JPH0129093B2 - - Google Patents
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- JPH0129093B2 JPH0129093B2 JP56084860A JP8486081A JPH0129093B2 JP H0129093 B2 JPH0129093 B2 JP H0129093B2 JP 56084860 A JP56084860 A JP 56084860A JP 8486081 A JP8486081 A JP 8486081A JP H0129093 B2 JPH0129093 B2 JP H0129093B2
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- 238000001514 detection method Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000010252 digital analysis Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000010223 real-time analysis Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はデジタル機器、特にロジツクアナライ
ザにおけるグリツチ検出回路に関する。
ザにおけるグリツチ検出回路に関する。
ロジツクアナライザは、デジタル機器のリアル
タイム（実時間）解析を行うために開発された装
置である。ロジツクアナライザはCRT（陰極線
管）上に、複数のデジタル信号を表示するという
点では、オシロスコープと類似するが、デジタル
情報、即ち、データワードを伝送する時間中の任
意の点における複数の信号の組合せを表示すると
という点でオシロスコープとは異なる。ロジツク
アナライザは、夫々の信号に対して、独立した入
力と記憶のためのチヤンネルを具えている。通
常、並列データビツトを同時に処理し、表示する
ため、そのデータワードの大きさに応じて複数の
チヤンネルが設けられている。夫々のチヤンネル
に入力されたデジタル信号は、内部基準クロツク
によつて定まる周期でサンプリングされる。デジ
タル信号は、本質的には一連のパルス信号である
から、サンプリングされた信号は高又低いずれか
のレベルである。
タイム（実時間）解析を行うために開発された装
置である。ロジツクアナライザはCRT（陰極線
管）上に、複数のデジタル信号を表示するという
点では、オシロスコープと類似するが、デジタル
情報、即ち、データワードを伝送する時間中の任
意の点における複数の信号の組合せを表示すると
という点でオシロスコープとは異なる。ロジツク
アナライザは、夫々の信号に対して、独立した入
力と記憶のためのチヤンネルを具えている。通
常、並列データビツトを同時に処理し、表示する
ため、そのデータワードの大きさに応じて複数の
チヤンネルが設けられている。夫々のチヤンネル
に入力されたデジタル信号は、内部基準クロツク
によつて定まる周期でサンプリングされる。デジ
タル信号は、本質的には一連のパルス信号である
から、サンプリングされた信号は高又低いずれか
のレベルである。
この信号中に、スプリアスすなわちランダムな
狭幅パルスやノイズスパイクが現れることがあ
る。これらは一般にグリツチと呼ばれ、データ読
み誤りや好ましくないトリガ動作、あるいは誤信
号発生等を生ずる。したがつて、グリツチに起因
するこれらの誤動作を排除あるいは訂正するため
にサンプリングクロツク周期内に生じるグリツチ
の検出が必要となる。従来のグリツチ検出回路は
複雑で、しかもすべてのクロツクサイクルにおけ
るグリツチの検出、及び二次的グリツチ（即ち同
一クロツク周期内に複数の過渡部を伴うもの）の
検出が不可能であるという制限があつた。
狭幅パルスやノイズスパイクが現れることがあ
る。これらは一般にグリツチと呼ばれ、データ読
み誤りや好ましくないトリガ動作、あるいは誤信
号発生等を生ずる。したがつて、グリツチに起因
するこれらの誤動作を排除あるいは訂正するため
にサンプリングクロツク周期内に生じるグリツチ
の検出が必要となる。従来のグリツチ検出回路は
複雑で、しかもすべてのクロツクサイクルにおけ
るグリツチの検出、及び二次的グリツチ（即ち同
一クロツク周期内に複数の過渡部を伴うもの）の
検出が不可能であるという制限があつた。
したがつて、本発明の第１の目的は、デジタル
解析装置における構成の簡単なグリツチ検出回路
を提供することである。
解析装置における構成の簡単なグリツチ検出回路
を提供することである。
本発明の第２の目的は、内部基準クロツのすべ
てのサイクルにおいて、また基準クロツク周期の
任意の点においてグリツチ検出が可能な回路を提
供することである。
てのサイクルにおいて、また基準クロツク周期の
任意の点においてグリツチ検出が可能な回路を提
供することである。
本発明の第３の目的は、一次的グリツチ、二次
的グリツチを共に検出可能なグリツチ検出回路を
提供することである。
的グリツチを共に検出可能なグリツチ検出回路を
提供することである。
本発明の他の目的及び効果は、添付した図面と
後述の説明により、当業者には明らかになるであ
ろう。
後述の説明により、当業者には明らかになるであ
ろう。
本発明によれば、データ解析及び表示装置にお
けるサンプリングクロツク間の任意の点で生じた
グリツチ（その極性、即ち変化方向は問わない）
を検出可能なグリツチ検出回路が得られる。この
グリツチ検出回路は、実際にはデータ取込みチヤ
ンネルのクロツク制御データラツチと並列に配置
される。データラツチは選択したクロツクエツジ
で入力信号の論理状態を記憶する。データラツチ
出力は、その記憶された論理状態に応じて、ラツ
チの入力側の相補データ線に接続されている第１
の一対の相補RS―フリツプフロツプ（以下フリ
ツプフロツプをFFという）のうちの一方を不動
作にする。入力信号の状態がラツチに記憶されて
いる状態から変化すると、エネーブルされた第１
の一対のRS―FFの１つがセツトされる。さらに
入力信号がラツチに記憶された状態に戻ると、第
２のRS―FFがセツトされ、グリツチの発生を示
す。次のクロツクエツジで、グリツチ表示信号が
出力端子に転送される。サンプリングクロツクの
すべてのサイクルでグリツチを検出できるよう
に、第１の一対のRS―FFと第２のRS―FFをリ
セツトするリセツト回路も用意されている。
けるサンプリングクロツク間の任意の点で生じた
グリツチ（その極性、即ち変化方向は問わない）
を検出可能なグリツチ検出回路が得られる。この
グリツチ検出回路は、実際にはデータ取込みチヤ
ンネルのクロツク制御データラツチと並列に配置
される。データラツチは選択したクロツクエツジ
で入力信号の論理状態を記憶する。データラツチ
出力は、その記憶された論理状態に応じて、ラツ
チの入力側の相補データ線に接続されている第１
の一対の相補RS―フリツプフロツプ（以下フリ
ツプフロツプをFFという）のうちの一方を不動
作にする。入力信号の状態がラツチに記憶されて
いる状態から変化すると、エネーブルされた第１
の一対のRS―FFの１つがセツトされる。さらに
入力信号がラツチに記憶された状態に戻ると、第
２のRS―FFがセツトされ、グリツチの発生を示
す。次のクロツクエツジで、グリツチ表示信号が
出力端子に転送される。サンプリングクロツクの
すべてのサイクルでグリツチを検出できるよう
に、第１の一対のRS―FFと第２のRS―FFをリ
セツトするリセツト回路も用意されている。
第１図に本発明によるグリツチ検出回路の代表
的な回路図が示される。各構成要素は標準的論理
記号を用いて図示されていて、市販の任意のもの
が使用できる。しかし全体の回路は、モノリシツ
クIC構成に適している。特に本発明の実施に際
し、ロジツクアナライザのような電子機器は、第
１図に示すデータチヤンネルを多数含むので、
IC化に適するこの回路が有効となる。サンプリ
ングクロツク周期より短い幅の信号を検出するの
がグリツチ検出回路の機能であるから、本発明の
実施には高速応答特性の論理回路を必要とする。
的な回路図が示される。各構成要素は標準的論理
記号を用いて図示されていて、市販の任意のもの
が使用できる。しかし全体の回路は、モノリシツ
クIC構成に適している。特に本発明の実施に際
し、ロジツクアナライザのような電子機器は、第
１図に示すデータチヤンネルを多数含むので、
IC化に適するこの回路が有効となる。サンプリ
ングクロツク周期より短い幅の信号を検出するの
がグリツチ検出回路の機能であるから、本発明の
実施には高速応答特性の論理回路を必要とする。
データチヤンネルは、入力端子１０、相補出力
を持つた差動増幅器１２、データラツチのための
Ｄ―FF１４、出力端子１６を具える。クロツク
信号は、クロツク入力端子１８とバツフア増幅器
２８を介して、データラツチ用Ｄ―FF１４のク
ロツク入力端に入る。FF１４のＤ入力端の信号
レベル（高又は低のいずれか）は、クロツク信号
のクロツクエツジでＱ出力端に転送される。
を持つた差動増幅器１２、データラツチのための
Ｄ―FF１４、出力端子１６を具える。クロツク
信号は、クロツク入力端子１８とバツフア増幅器
２８を介して、データラツチ用Ｄ―FF１４のク
ロツク入力端に入る。FF１４のＤ入力端の信号
レベル（高又は低のいずれか）は、クロツク信号
のクロツクエツジでＱ出力端に転送される。
グリツチ検出回路は、第１の二安定回路である
第１の一対のRS―FF２０，２２と、グリツチ検
知手段である一対のNORゲート２４，２６と第
２のRS―FF３０を有する。FF２０，２２の各
セツトＳ入力端は、夫々差動増幅器１２の相補出
力端に接続される。一方RS―FF２０の２個のリ
セツトＲ入力端の一方はデータラツチ用FF１４
のＱ出力端に接続され、RS―FF２２の２個のリ
セツトＲ入力端の一方は、データラツチ用FF１
４の出力端に接続される。図示した回路では、
正論理が用いられているから、“１”状態は高で
あり、正極性のパルスエツジを用いる。そこでＳ
入力端が高でないとき、FF２０，２２のいずれ
か一方のＲ入力端が高ならば出力は高となり、
夫夫対応するNORゲート２４または２６の出力
を低にする。RR２０または２２のいずれかのＳ
入力端が高の場合、そのFFのＲ入力が両方共低
のとき出力を低にする。このことからFF１４
のＱ出力データが高ならば、RS―FF２０とそれ
に対応するNORゲート２４は、RS―FF２２と
NORゲート２６が負のグリツチを検出する間、
不動作となるということが判る。同様に、FF１
４のＱ出力データが低の場合、RS―FF２２と
NORゲート２６は、RS―FF２０とNORゲート
２４が正のグリツチを検出する間、不動作にな
る。クロツクの１周期の間に、差動増幅器１２の
相補出力の一方が、低、高、低の順に変化して
も、１個のグリツチが検出される。初期状態は
夫々、エネーブルされたFF２０または２２のＳ
入力、及び両Ｒ入力が低、出力が高、対応する
NORゲート出力が低である。エネーブルされた
FFのＳ入力が低から高へ変化すると出力は低
となる。高から低へ変化するとき、出力は低の
まま変化せず、対応するNORゲートの両入力は
低、NORゲートの出力は高となり検出信号を発
生する。さらに、この信号はRS―FF３０のＲ入
力の１個を高にし、出力を高にする。第２の
RS―FF３０の出力が高のときエネーブルされ
た第１のRS―FF２０又は２２のＲ入力が高とな
り、RS―FF２０又は２２の出力は高に、RS
―FF３０のＲ入力は低となる。RS―FF３０の
Ｑ出力はリセツトされるまでの間高を保持し、こ
れがグリツチ表示信号となる。
第１の一対のRS―FF２０，２２と、グリツチ検
知手段である一対のNORゲート２４，２６と第
２のRS―FF３０を有する。FF２０，２２の各
セツトＳ入力端は、夫々差動増幅器１２の相補出
力端に接続される。一方RS―FF２０の２個のリ
セツトＲ入力端の一方はデータラツチ用FF１４
のＱ出力端に接続され、RS―FF２２の２個のリ
セツトＲ入力端の一方は、データラツチ用FF１
４の出力端に接続される。図示した回路では、
正論理が用いられているから、“１”状態は高で
あり、正極性のパルスエツジを用いる。そこでＳ
入力端が高でないとき、FF２０，２２のいずれ
か一方のＲ入力端が高ならば出力は高となり、
夫夫対応するNORゲート２４または２６の出力
を低にする。RR２０または２２のいずれかのＳ
入力端が高の場合、そのFFのＲ入力が両方共低
のとき出力を低にする。このことからFF１４
のＱ出力データが高ならば、RS―FF２０とそれ
に対応するNORゲート２４は、RS―FF２２と
NORゲート２６が負のグリツチを検出する間、
不動作となるということが判る。同様に、FF１
４のＱ出力データが低の場合、RS―FF２２と
NORゲート２６は、RS―FF２０とNORゲート
２４が正のグリツチを検出する間、不動作にな
る。クロツクの１周期の間に、差動増幅器１２の
相補出力の一方が、低、高、低の順に変化して
も、１個のグリツチが検出される。初期状態は
夫々、エネーブルされたFF２０または２２のＳ
入力、及び両Ｒ入力が低、出力が高、対応する
NORゲート出力が低である。エネーブルされた
FFのＳ入力が低から高へ変化すると出力は低
となる。高から低へ変化するとき、出力は低の
まま変化せず、対応するNORゲートの両入力は
低、NORゲートの出力は高となり検出信号を発
生する。さらに、この信号はRS―FF３０のＲ入
力の１個を高にし、出力を高にする。第２の
RS―FF３０の出力が高のときエネーブルされ
た第１のRS―FF２０又は２２のＲ入力が高とな
り、RS―FF２０又は２２の出力は高に、RS
―FF３０のＲ入力は低となる。RS―FF３０の
Ｑ出力はリセツトされるまでの間高を保持し、こ
れがグリツチ表示信号となる。
グリツチ出力回路は、第２の二安定回路である
グリツチラツチ用のＤ―FF３２を具えており、
そのＱ出力端は出力端子３４に接続されている。
Ｄ―FF３２のＤ入力端の論理状態は、クロツク
の正極性クロツクエツジを受けて、Ｑ出力端に転
送される。したがつてグリツチ発生を示す高は、
少なくともクロツクの１周期の間、出力端子３４
に保持される。
グリツチラツチ用のＤ―FF３２を具えており、
そのＱ出力端は出力端子３４に接続されている。
Ｄ―FF３２のＤ入力端の論理状態は、クロツク
の正極性クロツクエツジを受けて、Ｑ出力端に転
送される。したがつてグリツチ発生を示す高は、
少なくともクロツクの１周期の間、出力端子３４
に保持される。
リセツト回路は、ANDゲート３６とＤ―FF３
８を有する。グリツチのない初期状態では、FF
３８のＲ入力は高、したがつてＱ出力は低であ
る。グリツチを検出すると、上述したように、
RS―FF３０のＱ出力は低に、出力は高にな
る。そして次の正極性のクロツクエツジでグリツ
チデータの高がFF３２のＤ入力端からＱ出力端
に転送される。ANDゲート３６の両入力が高と
なつたとき、リセツトFF３８はクロツクエツジ
を受け、Ｄ入力端の高をＱ出力端に転送する。リ
セツトFF３８のＱ出力は第２のRS―FF３０の
Ｓ入力端に供給され、そのＱ出力を高にする。さ
らにRS―FF３０のＱ出力はリセツトFF３８の
Ｒ入力端に供給されＲ入力を高にする。同時に、
FF３０の出力は低となり、次のクロツク周期
のために第１のRS―FF２０及び２２をエネーブ
ルする。
８を有する。グリツチのない初期状態では、FF
３８のＲ入力は高、したがつてＱ出力は低であ
る。グリツチを検出すると、上述したように、
RS―FF３０のＱ出力は低に、出力は高にな
る。そして次の正極性のクロツクエツジでグリツ
チデータの高がFF３２のＤ入力端からＱ出力端
に転送される。ANDゲート３６の両入力が高と
なつたとき、リセツトFF３８はクロツクエツジ
を受け、Ｄ入力端の高をＱ出力端に転送する。リ
セツトFF３８のＱ出力は第２のRS―FF３０の
Ｓ入力端に供給され、そのＱ出力を高にする。さ
らにRS―FF３０のＱ出力はリセツトFF３８の
Ｒ入力端に供給されＲ入力を高にする。同時に、
FF３０の出力は低となり、次のクロツク周期
のために第１のRS―FF２０及び２２をエネーブ
ルする。
第１図の回路の動作を要約するために、第２図
に一例としての波形図を示す。ＡからＩまでの波
形参照点は第１図に示されている。この例におい
て、今、Ｂ点の入力データが低であると仮定す
る。クロツク信号（点Ａ）が高となるとデータ低
がデータラツチ用FF１４のＱ出力端（点Ｃ）に
転送される。データラツチ用FF１４の出力端
から高がRS―FF２２のＲ入力端の一方に送られ
る。このようにして、この例ではRS―FF２２が
不動作とされ、RS―FF２０が正のグリツチを検
出可能となる。次に正のグリツチが生じたとす
る。そのときＢ点の電圧、即ち、RS―FF２０の
Ｓ入力は高となり、FF２０の出力（Ｄ点）を
低にする。このデータが単に論理状態を変えただ
け、即ちグリツチでないならば、このときFF３
０のＲ入力端（Ｅ点）の論理状態は変化しないと
いうことに注意を要する。しかしながら、もし同
一クロツク周期中にＢ点のデータ電圧が低となつ
た、即ちグリツチが発生したとする。そうすれば
NORゲート２４の両入力は低したがつて、その
出力（Ｅ点）は高となり第２のRS―FF３０の
出力（Ｆ点）を高とし、第１のRS―FF２０をリ
セツトして、FF２０の出力（Ｄ点）を高に、
NORゲート２４の出力（Ｅ点）を低にする。こ
のようにしてグリツチが検出されるとグリツチ検
出回路は、クロツク周期の残りの間Ｂ点のデータ
入力が変化しても、もはや応答しない。その結
果、３個の論理状態を含む信号アベレーシヨン
（aberrations）即ち二次的グリツチは、２個の論
理状態を含む信号アベレーシヨン即ち一次的グリ
ツチとして検出される。第２のRS―FF３０の
出力端（Ｆ点）の高は、次の正極性のクロツクエ
ツジの前縁でグリツチラツチFF３２のＱ出力端
（Ｇ点）に転送される。ANDゲート３６の出力
（Ｈ点）は、高となり、FF３８にクロツクエツジ
を与え、そのＱ出力（Ｉ点）を高にする。Ｉ点の
高はRS―FF３０のＳ入力端に送られ、その出
力（Ｆ点）を低にして、第１のRS―FF２０，２
２のリセツトを解除する。同時に第２のRS―FF
３０のＱ出力は高となり、リセツトFF３８をリ
セツトし、そのＱ出力（Ｉ点）を低にする。出力
端子３４のグリツチ出力（Ｇ点）は、クロツク１
周期分の長さだけ高となる。しかしそのクロツク
周期間にはグリツチ検出回路は有効となつていて
新たなグリツチが検出できる。上記の説明からす
べてのクロツクサイクルにおいてグリツチ検出が
可能であることがわかる。
に一例としての波形図を示す。ＡからＩまでの波
形参照点は第１図に示されている。この例におい
て、今、Ｂ点の入力データが低であると仮定す
る。クロツク信号（点Ａ）が高となるとデータ低
がデータラツチ用FF１４のＱ出力端（点Ｃ）に
転送される。データラツチ用FF１４の出力端
から高がRS―FF２２のＲ入力端の一方に送られ
る。このようにして、この例ではRS―FF２２が
不動作とされ、RS―FF２０が正のグリツチを検
出可能となる。次に正のグリツチが生じたとす
る。そのときＢ点の電圧、即ち、RS―FF２０の
Ｓ入力は高となり、FF２０の出力（Ｄ点）を
低にする。このデータが単に論理状態を変えただ
け、即ちグリツチでないならば、このときFF３
０のＲ入力端（Ｅ点）の論理状態は変化しないと
いうことに注意を要する。しかしながら、もし同
一クロツク周期中にＢ点のデータ電圧が低となつ
た、即ちグリツチが発生したとする。そうすれば
NORゲート２４の両入力は低したがつて、その
出力（Ｅ点）は高となり第２のRS―FF３０の
出力（Ｆ点）を高とし、第１のRS―FF２０をリ
セツトして、FF２０の出力（Ｄ点）を高に、
NORゲート２４の出力（Ｅ点）を低にする。こ
のようにしてグリツチが検出されるとグリツチ検
出回路は、クロツク周期の残りの間Ｂ点のデータ
入力が変化しても、もはや応答しない。その結
果、３個の論理状態を含む信号アベレーシヨン
（aberrations）即ち二次的グリツチは、２個の論
理状態を含む信号アベレーシヨン即ち一次的グリ
ツチとして検出される。第２のRS―FF３０の
出力端（Ｆ点）の高は、次の正極性のクロツクエ
ツジの前縁でグリツチラツチFF３２のＱ出力端
（Ｇ点）に転送される。ANDゲート３６の出力
（Ｈ点）は、高となり、FF３８にクロツクエツジ
を与え、そのＱ出力（Ｉ点）を高にする。Ｉ点の
高はRS―FF３０のＳ入力端に送られ、その出
力（Ｆ点）を低にして、第１のRS―FF２０，２
２のリセツトを解除する。同時に第２のRS―FF
３０のＱ出力は高となり、リセツトFF３８をリ
セツトし、そのＱ出力（Ｉ点）を低にする。出力
端子３４のグリツチ出力（Ｇ点）は、クロツク１
周期分の長さだけ高となる。しかしそのクロツク
周期間にはグリツチ検出回路は有効となつていて
新たなグリツチが検出できる。上記の説明からす
べてのクロツクサイクルにおいてグリツチ検出が
可能であることがわかる。
上述の如くこの発明によれば、グリツチ検出に
必要な信号は、入力信号と、この入力信号をクロ
ツク信号でラツチした信号だけでよく、グリツチ
検出に要する信号が少なくて済む。また、必要と
する回路構成は、第１及び第２の二安定回路とグ
リツチ検出手段だけでよく、回路構成が非常に簡
単になる。
必要な信号は、入力信号と、この入力信号をクロ
ツク信号でラツチした信号だけでよく、グリツチ
検出に要する信号が少なくて済む。また、必要と
する回路構成は、第１及び第２の二安定回路とグ
リツチ検出手段だけでよく、回路構成が非常に簡
単になる。
以上は本発明の一実施例について図示説明した
が、本発明の趣旨を逸脱することなく種々の変更
及び変形がなし得ることは当業者には明白であろ
う。したがつて、本発明の技術的範囲には当然こ
れら変更変形をも包含するものと解すべきであ
る。
が、本発明の趣旨を逸脱することなく種々の変更
及び変形がなし得ることは当業者には明白であろ
う。したがつて、本発明の技術的範囲には当然こ
れら変更変形をも包含するものと解すべきであ
る。
第１図は、本発明の好適一実施例の回路図、第
２図は第１図に示した回路の動作説明に供するた
めの波形図である。 図中、２０又は２２は第１の二安定回路、２
４，３０又は２６，３０はグリツチ検知手段、３
２は第２の二安定回路を示す。
２図は第１図に示した回路の動作説明に供するた
めの波形図である。 図中、２０又は２２は第１の二安定回路、２
４，３０又は２６，３０はグリツチ検知手段、３
２は第２の二安定回路を示す。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号の１周期中に生じたデジタル入
力信号の２回以上の論理レベル変化であるグリツ
チを検出する回路であつて、 上記入力信号及び該入力信号が上記クロツク信
号でラツチされた信号によりセツト及びリセツト
が制御され、上記入力信号の上記２回以上の論理
レベル変化の第１の変化に応じて変化する出力信
号を発生する第１の二安定回路と、 該第１の二安定回路の出力信号及び上記入力信
号を受け、該入力信号の上記２回以上の論理レベ
ル変化の第２の変化に対応して、グリツチ検知信
号を出力するグリツチ検知手段と、 上記グリツチ検知信号に応じて、グリツチ発生
を示す出力信号を発生する第２の二安定回路と を具えたことを特徴とするグリツチ検出回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/155,363 US4353032A (en) | 1980-06-02 | 1980-06-02 | Glitch detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5725720A JPS5725720A (en) | 1982-02-10 |
| JPH0129093B2 true JPH0129093B2 (ja) | 1989-06-07 |
Family
ID=22555146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8486081A Granted JPS5725720A (en) | 1980-06-02 | 1981-06-02 | Glitch detecting circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4353032A (ja) |
| JP (1) | JPS5725720A (ja) |
Families Citing this family (31)
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- 1981-06-02 JP JP8486081A patent/JPS5725720A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5725720A (en) | 1982-02-10 |
| US4353032A (en) | 1982-10-05 |
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