JPH0631727B2 - ノイズ除去能力を有するパルス計測回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号の時間間隔を計測するパルス計測回
路に関し、特に入力信号に含まれているノイズの除去能
力にすぐれたパルス計測回路に関する。

従来の技術 従来この種のパルス計測回路は、入力信号をノイズ除去
回路に入力し、ノイズ除去回路の出力信号によってカウ
ンタの内容をキャプチャレジスタにラッチすると共に、
同じノイズ除去回路の出力信号によって割込みを発生
し、キャプチャしたデータをマイクロコンピュータが割
込み処理で読み出す構成となっていた。

第２図は従来のパルス計測回路の構成を示すブロック図
である。入力信号ＩＳはノイズ除去回路７に入力される
と、所定のパルス幅以下のノイズ成分が除去されてキャ
プチャ信号ＣＡＰとして出力される。カウンタ４はカウ
ントクロックＣＣＬＫをクロックとしてアップカウント
を行う。キャプチャレジスタ５はノイズ除去回路７から
出力されたキャプチャ信号ＣＡＰのアクティブエッジで
カウンタ４のカウント内容をラッチすなわちキャプチャ
する。また、キャプチャレジスタ５は、読み出し信号Ｒ
Ｄがアクティブの時に、バスライン６にその記憶してい
るデータを出力する。一方、ノイズ除去回路７から出力
されたキャプチャ信号ＣＡＰは、割込み回路３にも入力
され、キャプチャ信号ＣＡＰのアクティブエッジで割込
みが発生する。

発明が解決しようとする問題点 一般に、パルス計測回路の入力信号には多くのノイズ成
分が含まれている。従って、パルス計測回路の入力部
で、そのノイズ成分を除去して、本物の信号によっての
みキャプチャ動作が行われるようにしなければならな
い。

ここで、入力信号のノイズを除去するノイズ除去回路
は、入力信号を遅延する遅延回路と、入力信号と遅延回
路の出力信号とを入力とする信号判定回路とで構成して
いる。従って、ノイズ除去回路の出力信号は、入力信号
に対して、時間おくれを有する。特に、比較的パルス幅
の広いノイズ成分も除去するためには、遅延回路をディ
ジタルサンプリングによる遅延回路で構成するのが望ま
しいが、入力信号はディジタルサンプリングとは非同期
に変化するため、ノイズ除去回路の出力の時間おくれは
入力信号に対して一定ではないく、ジッタを生じてしま
う。

このように、入力信号に対して時間おくれが一定ではな
い信号によって、カウンタの内容をキャプチャしたとし
ても、キャプチャした値は真の値からずれているという
欠点があった。

ディジタルサンプリングの同期を短くすることもできる
が、そうした場合はパルス幅の広いノイズ成分を除去す
ることが不可能であるため、ノイズ成分によってキャプ
チャが行われる結果、誤動作を生じてしまう。

問題点を解決するための手段 上記問題点を解決するための本発明のパルス計測回路
は、入力信号のノイズを除去し割込み信号を出力する第
１のノイズ除去回路と、外割込み信号により割込みを発
生する割込み制御回路と、前記入力信号のノイズを除去
しキャプチャ信号を出力する第２のノイズ除去回路と、
クロック信号をカウントするカウンタと、前記キャプチ
ャ信号によって前記カウンタの内容をラッチするキャプ
チャレジスタとを具備している。

作用 本発明は、割込み信号を出力するノイズ除去回路とキャ
プチャ信号を出力するノイズ除去回路を分離したことを
特徴とする。

割込み信号を出力するノイズ除去回路は、ジッタはある
がノイズのパルス幅のいかんにかかわらず完全にノイズ
を除去できる構成となっている。これに対し、キャプチ
ャ信号を出力するノイズ除去回路は広いパルス幅のノイ
ズは除去できないが、ジッタのない信号を出力する構成
となっている。

ノイズの完全に除去された割込み信号を用いて割込みを
行うことにより誤りなくパルス間隔の測定を行うことが
できる。

実施例 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。入力信
号ＩＳは、第１のノイズ除去回路１と、第２のノイズ除
去回路２に同時に入力される。すると、第１のノイズ除
去回路１は入力のノイズ成分を除去して割込み信号ＩＮ
Ｔを割込み制御回路３に向けて出力する。一方、第２の
ノイズ除去回路２は入力のノイズ成分を除去してキャプ
チャ信号ＣＡＰを出力する。

カウンタ４はカウントクロックＣＣＬＫをクロックとし
てアップカウントを行っている。このカウンタ４のカウ
ント内容はキャプチャ信号ＣＡＰのアクティブエッジで
キャプチャレジスタ５にキャプチャされる。キャプチャ
レジスタ６は、読出し信号ＲＤにより、記憶しているデ
ータをバスライン６に出力する。

第３図は第１のノイズ除去回路１の詳細を示すブロック
図である。

入力信号ＩＳはまず第１のサンプル回路31に入力され
る。この第１のサンプル回路31は、サンプリングクロッ
クＳＣＬＫをクロック入力とし、入力信号ＩＳを遅延し
て第１のサンプル信号ＳＭＰ１を出力する。このサンプ
ル信号ＳＭＰ１が入力される第２のサンプル回路はサン
プリングクロックＳＣＬＫをクロック入力とし、第１の
サンプル信号ＳＭＰ１を遅延して第２のサンプル信号Ｓ
ＭＰ２を出力する。信号判定回路33は第１のサンプル信
号ＳＭＰ１及び第２のサンプル信号ＳＭＰ２を入力と
し、割込み信号ＩＮＴを出力する。

ここで第１及び第２のサンプル回路31、32は、サンプリ
ングクロックＳＣＬＫのたち上がりエッジで入力データ
をサンプルする。遅延時間は、おのおのサンプリングク
ロックＳＣＬＫの１周期分である。また、第１の信号判
定回路33は、２つの入力信号が共にハイレベルになった
時にハイレベルを出力し、その後、その状態を保持し、
２つの入力信号が共にロウレベルになった時にロウレベ
ルを出力し、その後その状態を保持するＲＳフリップフ
ロップ回路で構成している。

第４図は、入力信号ＩＳを入力として、入力のノイズ成
分を除去し、キャプチャ信号ＣＡＰを出力する第２のノ
イズ除去回路２の詳細を示すブロック図である。

入力信号ＩＳはまずアナグディレイ回路41に入力され
る。入力信号ＩＳは所定時間ｔ_ｄだけ遅延させられ、遅
延信号ＤＬとして出力される。第２の信号判定回路42は
入力信号ＩＳと遅延信号ＤＬとを入力とし、キャプチャ
信号ＣＡＰを出力する。

第２の信号判定回路42の動作は第１の信号判定回路33の
動作と同一である。本実施例のアナログディレイ回路41
の遅延時間ｔ_ｄは、前記サンプリングクロックＳＣＬＫ
の周期に比べてごく短く設定している。

第５図は、第３図の第１のノイズ除去回路１と第４図の
第２のノイズ除去回路２におけるノイズ除去のタイミン
グを示したタイムチャートである。以下このタイムチャ
ートを用いて上記ノイズ回路の動作を説明する。

第５図に示した入力信号ＩＳには第１の信号Ｓ１及び第
２の信号Ｓ２と、比較的パルス幅の広い第１のノイズＮ
１及びパルス幅の狭い第２のノイズＮ２とが含まれてい
る。

このときの第１のノイズ除去回路１の動作を以下に説明
する。

第１の信号Ｓ１及び第２の信号Ｓ２は、サンプリング周
期に比較してパルス幅が広い。このため第１のサンプリ
ング信号ＳＭＰ１と第２のサンプリング信号ＳＭＰ２と
が同時にハイレベルとなる時間があるので、割込み信号
ＩＮＴが出力される。ただし、割込み信号ＩＮＴは入力
信号ＩＳから最小でサンプリング周期の１倍から最大で
２倍まで遅延する。この値は一定ではないため、ジッタ
を生じる。

これに対し、第１のノイズＮ１及び第２のノイズＮ２は
サンプリング周期に比較してパルス幅が狭い。このため
第１のサンプリング信号ＳＭＰ１と第２のサンプリング
信号ＳＭＰ２とが同時にハイレベルとはならないので、
割込み信号ＩＮＴは出力されず、ノイズとして除去され
る。

次に第２のノイズ除去回路２の動作を以下に説明する。

第１の信号Ｓ１及び第１のノイズＮ１及び第２の信号Ｓ
２のパルス幅は、アナログディレイ回路41の遅延時間と
比べて広い。このため、第１の信号Ｓ１、第１のノイズ
Ｎ１及び第２の信号Ｓ２の３者と遅延信号ＤＬが同時に
ハイレベルとなる瞬間があるのでキャプチャ信号ＣＡＰ
が出力される。ここで、キャプチャ信号ＣＡＰは入力信
号ＩＳからアナログディレイ回路41の遅延時間分、すな
わちｔ_ｄだけ常に遅れているためジッタは生じない。

第２のノイズＮ２のパルス幅は、アナログディレイ回路
41の遅延時間と比べて狭いため、キャプチャ信号ＣＡＰ
は出力されず、ノイズとして除去される。

以上述べたように、本実施例においては、割込み信号Ｉ
ＮＴは入力信号ＩＳに対する遅れが一定でないためジッ
タがある。しかし、ノイズはそのパルス幅の広い狭いに
かかわりなく確実に除去されている。これとは反対に、
キャプチャ信号ＣＡＰからは、狭いパルス幅のノイズを
除くことはできるが広いパルス幅のノイズを除くことは
できない。しかしキャプチャ信号ＣＡＰは入力信号ＩＳ
に対する遅れが一定であるためジッタがない信号にする
ことができる。

第６図は本実施例のパルス計測回路の動作を示すタイム
チャートである。以下このタイムチャートを用いて本発
明のパルス計測回路の動作、すなわち第１の信号Ｓ１と
第２の信号Ｓ２との時間間隔ｔ_ｓを測る動作を説明す
る。

第２のノイズ除去回路２の出力であるキャプチャ信号Ｃ
ＡＰからは第２のノイズ除去回路２によって第２のノイ
ズＮ２が除去されている。このため第１の信号Ｓ１及び
第１のノイズＮ１及び第２の信号Ｓ２のたち上がりエッ
ジでカウンタ４のカウント内容がキャプチャレジスタ５
にラッチされる。ここで、第１の信号Ｓ１の時のカウン
タ４のカウントデータはｍ１、第１のノイズＮ１の時は
ｍ２、第２の信号Ｓ２の時はｍ３とする。

これに対し、第１のノイズ除去回路１の出力である割込
み信号ＩＮＴは、第１のノイズ除去回路１によって、第
１のノイズＮ１及び第２のノイズＮ２が除去されてい
る。このため第１の信号Ｓ１及び第２の信号Ｓ２のたち
上がりエッジで割込みを発生する。

次に本実施例のパルス計測回路を内蔵したマイクロコン
ピュータを例にして、そのプログラム処理について説明
する。

マイクロコンピュータは、第１の信号Ｓ１によって発生
した割込み信号ＩＮＴにより、割込み処理を開始する。
このときキャプチャレジスタ５のデータｍ１を読み出
し、メモリにそのデータを格納する。次に、第２の信号
Ｓ２によって発生した割込み信号ＩＮＴにより割込み処
理を開始する。今度はキャプチャレジスタ５のデータｍ
３を読み出す。先にメモリに格納したキャプチャデータ
ｍ１との差分である（ｍ３−ｍ１）を計算すれば、第１
の信号Ｓ１と第２の信号Ｓ２との時間間隔ｔ_ｓが求ま
る。

このとき第１のノイズＮ１によってキャプチャされたデ
ータｍ２は第１のノイズ除去回路１によって除去されて
いるので、割込み処理が行われないため無視される。従
ってこのようなノイズによって時間間隔ｔ_ｓが誤って測
定されることは起こりえない。

発明の効果 以上説明したように本発明は、割込み信号を出力する第
１のノイズ除去回路とキャプチャ信号を出力する第２の
ノイズ除去回路とを分離して、それぞれに最も適したノ
イズ除去回路の構成としてある。

第１のノイズ除去回路により完全にノイズを除去された
割込み信号を用いての割込み処理によってキャプチャデ
ータの差分を計算すればノイズによっても誤作動しない
パルス計測回路を構成することができる。

【図面の簡単な説明】

第１図は本発明のパルス計測回路のブロック図、第２図
は従来のパルス計測回路のブロック図、第３図及び第４
図は本発明のパルス計測回路に用いられるノイズ除去回
路のブロック図、第５図は本発明のノイズ除去回路の動
作を示すタイムチャート、第６図は本実施例のパルス計
測回路の動作を示すタイムチャートである。 （主な参照番号、符号） １……第１のノイズ除去回路、 ２……第２のノイズ除去回路、 ３……割込み制御回路、 ４……カウンタ、 ５……キャプチャレジスタ、 ６……バスライン、 ７……ノイズ除去回路、 31……第１のサンプル回路、 32……第２のサンプル回路、 33……第１の信号判定回路、 41……アナログディレイ回路、 42……第２の信号判定回路、 ＩＳ……入力信号、 ＩＮＴ……割込み信号、 ＣＡＰ……キャプチャ信号、 ＣＣＬＫ……カウントクロック、 ＲＤ……読み出し信号、 ＳＣＬＫ……サンプリングクロック、 ＳＭＰ１……第１のサンプル信号、 ＳＭＰ２……第２のサンプル信号、 ＤＬ……遅延信号、 Ｓ１……第１の信号、 Ｓ２……第２の信号、 Ｎ１……第１のノイズ、 Ｎ２……第２のノイズ、 ｔ_ｄ……遅延時間、 ｔ_ｓ……時間間隔、 ｍ１、ｍ２、ｍ３……カウントデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号のノイズを除去して第１および第
   ２の出力信号を発生するノイズ除去回路と、前記第１の
   出力信号により割込みを発生する割込み制御回路と、ク
   ロック信号をカウントするカウンタと、前記第２の出力
   信号によって前記カウンタの内容をラッチするキャプチ
   ャレジスタとを備え、前記ノイズ除去回路は、出力信号
   にジッタを含むが時間幅の広いノイズを除去する第１の
   ノイズ除去回路と、時間幅の広いノイズは除去できない
   が出力信号にジッタを含まない第２のノイズ除去回路か
   らなり、前記第１のノイズ除去回路が前記第１の出力信
   号を発生し、前記第２のノイズ除去回路が前記第２の出
   力信号を発生することを特徴とするパルス計測回路。