JPH05152974A - クロツクノイズ除去回路 - Google Patents
クロツクノイズ除去回路Info
- Publication number
- JPH05152974A JPH05152974A JP33574291A JP33574291A JPH05152974A JP H05152974 A JPH05152974 A JP H05152974A JP 33574291 A JP33574291 A JP 33574291A JP 33574291 A JP33574291 A JP 33574291A JP H05152974 A JPH05152974 A JP H05152974A
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- clock
- input
- signal
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Abstract
(57)【要約】
【目的】 ノイズによる影響を低減することができるＩ
Ｃ化に好適なクロックノイズ除去回路を提供する。 【構成】 入力クロック信号は、バッファ回路５６で所
定時間の遅延を受ける。この遅延クロック信号は、入力
クロック信号とともにＥＸ−ＯＲ回路５４に入力され、
ここで排他的論理和の演算が行われる。そして、その結
果に基づいてＤ−フリップフロップ５８で遅延クロック
信号がラッチされるとともに、このラッチ信号と遅延ク
ロック信号に対してＥＸ−ＮＯＲ回路６０で排他的論理
和の否定の演算が行われる。その後、この排他的論理和
の否定の演算結果に基づいてＤ−フリップフロップ６２
で入力クロック信号がラッチされ、ノイズが除去され
る。
Ｃ化に好適なクロックノイズ除去回路を提供する。 【構成】 入力クロック信号は、バッファ回路５６で所
定時間の遅延を受ける。この遅延クロック信号は、入力
クロック信号とともにＥＸ−ＯＲ回路５４に入力され、
ここで排他的論理和の演算が行われる。そして、その結
果に基づいてＤ−フリップフロップ５８で遅延クロック
信号がラッチされるとともに、このラッチ信号と遅延ク
ロック信号に対してＥＸ−ＮＯＲ回路６０で排他的論理
和の否定の演算が行われる。その後、この排他的論理和
の否定の演算結果に基づいてＤ−フリップフロップ６２
で入力クロック信号がラッチされ、ノイズが除去され
る。
Description
【０００１】
【産業上の利用分野】本発明はクロックノイズ除去回路
にかかり、たとえば、シリアルなデータ信号をクロック
信号を用いてパラレルなデータ信号に変換するシリアル
パラレル（直並列）変換回路（以下「Ｓ−Ｐ変換回路」
という）などに好適なクロックノイズ除去回路に関す
る。
にかかり、たとえば、シリアルなデータ信号をクロック
信号を用いてパラレルなデータ信号に変換するシリアル
パラレル（直並列）変換回路（以下「Ｓ−Ｐ変換回路」
という）などに好適なクロックノイズ除去回路に関す
る。
【０００２】
【従来の技術】適当なクロック信号を用いてデータ信号
のＳ−Ｐ変換を行う変換回路としては、たとえば図４
（Ａ）に示すものがある。同図において、入力端子１０
には外部からクロック信号CLKが入力されており、入力
端子１２には外部から変換対象のパルス信号DATAが入力
されている。入力端子１０，１２は、いずれも入力制御
回路１４に接続されている。入力制御回路１４の出力側
には、１６ビットのシフトレジスタ１６が接続されてお
り、このシフトレジスタ１６の並列出力側には１６ビッ
トのラッチ回路１８が接続されている。更に、ラッチ回
路１８の出力側には１６ビットのデータバッファ２０が
接続されている。
のＳ−Ｐ変換を行う変換回路としては、たとえば図４
（Ａ）に示すものがある。同図において、入力端子１０
には外部からクロック信号CLKが入力されており、入力
端子１２には外部から変換対象のパルス信号DATAが入力
されている。入力端子１０，１２は、いずれも入力制御
回路１４に接続されている。入力制御回路１４の出力側
には、１６ビットのシフトレジスタ１６が接続されてお
り、このシフトレジスタ１６の並列出力側には１６ビッ
トのラッチ回路１８が接続されている。更に、ラッチ回
路１８の出力側には１６ビットのデータバッファ２０が
接続されている。
【０００３】このようなＳ−Ｐ変換回路の動作を、同図
（Ｂ）のタイムチャートを参照しながら説明すると、入
力制御回路１４では、クロック信号CLKの立ち上がりの
タイミングでデータ信号DATAがシフトレジスタ１６に対
して出力される（同図ＴＡ，ＴＢ，……参照）。シフト
レジスタ１６では、入力データのシフト（転送）が順に
行われる。
（Ｂ）のタイムチャートを参照しながら説明すると、入
力制御回路１４では、クロック信号CLKの立ち上がりの
タイミングでデータ信号DATAがシフトレジスタ１６に対
して出力される（同図ＴＡ，ＴＢ，……参照）。シフト
レジスタ１６では、入力データのシフト（転送）が順に
行われる。
【０００４】そして、入力クロック信号CLKの立ち下が
り時にデータ信号DATAが論理値の「Ｈ」となったとき
（同図ＴＱ参照）、入力制御回路１４からラッチ回路１
８に対してラッチ動作が指示される。ラッチ回路１８で
は、このタイミングでシフトレジスタ１６に格納されて
並列に出力されているデータがラッチされ、それらのデ
ータは更にデータバッファ２０に対して出力されて格納
される。データバッファ２０に格納されたデータは、出
力端子Ｑ０〜Ｑ１５から図示しない適宜のマイクロコン
ピュータなどの装置に取り込まれる。
り時にデータ信号DATAが論理値の「Ｈ」となったとき
（同図ＴＱ参照）、入力制御回路１４からラッチ回路１
８に対してラッチ動作が指示される。ラッチ回路１８で
は、このタイミングでシフトレジスタ１６に格納されて
並列に出力されているデータがラッチされ、それらのデ
ータは更にデータバッファ２０に対して出力されて格納
される。データバッファ２０に格納されたデータは、出
力端子Ｑ０〜Ｑ１５から図示しない適宜のマイクロコン
ピュータなどの装置に取り込まれる。
【０００５】
【発明が解決しようとする課題】以上のように、クロッ
ク信号を用いるＳ−Ｐ変換回路では、入力クロック信号
CLKに基づいてシリアルパラレルの変換動作が行なわれ
るため、クロック信号CLKの正確さが直接データ変換に
影響する。
ク信号を用いるＳ−Ｐ変換回路では、入力クロック信号
CLKに基づいてシリアルパラレルの変換動作が行なわれ
るため、クロック信号CLKの正確さが直接データ変換に
影響する。
【０００６】たとえば、図２（Ａ）に示すように、クロ
ック信号CLKの伝送中に外部からノイズＳＮが混入した
とする。上述した入力制御回路１４では、たとえば所定
のスレッショールドレベルＳＬで入力クロック信号CLK
の論理値「Ｈ」，「Ｌ」が判別される。すると、入力制
御回路１４では、同図（Ｂ）に示すように擬似クロック
ＰＮが余計に入力されたと判断され、結果的にクロック
数が増えてシリアルパラレルの変換動作に誤りが生ずる
ことになる。
ック信号CLKの伝送中に外部からノイズＳＮが混入した
とする。上述した入力制御回路１４では、たとえば所定
のスレッショールドレベルＳＬで入力クロック信号CLK
の論理値「Ｈ」，「Ｌ」が判別される。すると、入力制
御回路１４では、同図（Ｂ）に示すように擬似クロック
ＰＮが余計に入力されたと判断され、結果的にクロック
数が増えてシリアルパラレルの変換動作に誤りが生ずる
ことになる。
【０００７】特に、Ｓ−Ｐ変換回路がＩＣ化されている
ような場合には、その動作速度が高くなるにつれてノイ
ズの影響も受けやすくなり、高速で正確にＳ−Ｐ変換を
行うデバイスの実現は困難である。本発明はそれらの点
に着目したもので、ノイズの影響を良好に低減すること
ができ、ＩＣ化にも好適なクロックノイズ除去回路を提
供することを、その目的とする。
ような場合には、その動作速度が高くなるにつれてノイ
ズの影響も受けやすくなり、高速で正確にＳ−Ｐ変換を
行うデバイスの実現は困難である。本発明はそれらの点
に着目したもので、ノイズの影響を良好に低減すること
ができ、ＩＣ化にも好適なクロックノイズ除去回路を提
供することを、その目的とする。
【０００８】
【課題を解決するための手段】本発明は、クロック信号
に含まれるノイズを除去するクロックノイズ除去回路に
おいて、前記クロック信号を所定時間遅延させて遅延ク
ロック信号を得る信号遅延回路と、遅延前のクロック信
号と遅延クロック信号に対して排他的論理和の演算を行
うＥＸ−ＯＲ回路と、これによる演算結果に基づいて遅
延クロック信号をラッチする第１のラッチ回路と、これ
によるラッチ出力と前記遅延クロック信号に対して排他
的論理和の否定の演算を行うＥＸ−ＮＯＲ回路と、これ
による演算結果に基づいて遅延前のクロック信号をラッ
チするとともにクロック信号として出力する第２のラッ
チ回路とを備えたことを特徴とする。
に含まれるノイズを除去するクロックノイズ除去回路に
おいて、前記クロック信号を所定時間遅延させて遅延ク
ロック信号を得る信号遅延回路と、遅延前のクロック信
号と遅延クロック信号に対して排他的論理和の演算を行
うＥＸ−ＯＲ回路と、これによる演算結果に基づいて遅
延クロック信号をラッチする第１のラッチ回路と、これ
によるラッチ出力と前記遅延クロック信号に対して排他
的論理和の否定の演算を行うＥＸ−ＮＯＲ回路と、これ
による演算結果に基づいて遅延前のクロック信号をラッ
チするとともにクロック信号として出力する第２のラッ
チ回路とを備えたことを特徴とする。
【０００９】
【作用】本発明によれば、クロック信号を所定の短時間
だけ遅延させて遅延クロック信号を形成し、遅延前後の
クロック信号に対して排他的論理和の演算が行われる。
そして、この排他的論理和の結果に基づいて遅延クロッ
ク信号がラッチされるとともに、ラッチ信号と遅延クロ
ック信号の排他的論理和の否定が演算される。その後、
その演算結果に基づいて遅延前のクロック信号がラッチ
されて、ノイズが除去されたクロックが得られる。この
クロックは、たとえばシリアルなデータ信号をパラレル
に変換する際に利用される。
だけ遅延させて遅延クロック信号を形成し、遅延前後の
クロック信号に対して排他的論理和の演算が行われる。
そして、この排他的論理和の結果に基づいて遅延クロッ
ク信号がラッチされるとともに、ラッチ信号と遅延クロ
ック信号の排他的論理和の否定が演算される。その後、
その演算結果に基づいて遅延前のクロック信号がラッチ
されて、ノイズが除去されたクロックが得られる。この
クロックは、たとえばシリアルなデータ信号をパラレル
に変換する際に利用される。
【００１０】
【実施例】以下、本発明によるクロックノイズ除去回路
の一実施例について、添付図面を参照しながら説明す
る。図１には、本実施例にかかるクロックノイズ除去回
路が示されている。この例は、上述したＳ−Ｐ変換回路
に適用したものである。
の一実施例について、添付図面を参照しながら説明す
る。図１には、本実施例にかかるクロックノイズ除去回
路が示されている。この例は、上述したＳ−Ｐ変換回路
に適用したものである。
【００１１】同図において、Ｓ−Ｐ変換回路３０の入力
制御回路１４の入力端子１０側には、クロックノイズ除
去回路５０が設けられている。このクロックノイズ除去
回路５０は、全体がディジタル回路で構成されており、
入力端子５２に外部からクロック信号CLKが入力される
ようになっている。この入力端子５２は、ＥＸ−ＯＲ回
路５４の一方の入力側，バッファ回路５６の入力側に各
々接続されている。
制御回路１４の入力端子１０側には、クロックノイズ除
去回路５０が設けられている。このクロックノイズ除去
回路５０は、全体がディジタル回路で構成されており、
入力端子５２に外部からクロック信号CLKが入力される
ようになっている。この入力端子５２は、ＥＸ−ＯＲ回
路５４の一方の入力側，バッファ回路５６の入力側に各
々接続されている。
【００１２】バッファ回路５６の出力側は、ＥＸ−ＯＲ
回路５４の他方の入力側，Ｄ−フリップフロップ５８の
Ｄ入力端子，及びＥＸ−ＮＯＲ回路６０の一方の入力側
に各々接続されている。また、ＥＸ−ＯＲ回路５４の出
力側は、Ｄ−フリップフロップ５８のクロック入力側に
接続されており、Ｄ−フリップフロップ５８のＱ出力端
子はＥＸ−ＮＯＲ回路６０の他方の入力側に接続されて
いる。更に、ＥＸ−ＮＯＲ回路６０の出力側は、Ｄ−フ
リップフップ６２のクロック入力側に接続されており、
このＤ−フリップフロップ６２のＤ入力側には上述した
入力端子５２が接続されている。そして、Ｄ−フリップ
フロップ６２のＱ出力側が、Ｓ−Ｐ変換回路３０の入力
制御回路１４の入力端子１０と接続されている。
回路５４の他方の入力側，Ｄ−フリップフロップ５８の
Ｄ入力端子，及びＥＸ−ＮＯＲ回路６０の一方の入力側
に各々接続されている。また、ＥＸ−ＯＲ回路５４の出
力側は、Ｄ−フリップフロップ５８のクロック入力側に
接続されており、Ｄ−フリップフロップ５８のＱ出力端
子はＥＸ−ＮＯＲ回路６０の他方の入力側に接続されて
いる。更に、ＥＸ−ＮＯＲ回路６０の出力側は、Ｄ−フ
リップフップ６２のクロック入力側に接続されており、
このＤ−フリップフロップ６２のＤ入力側には上述した
入力端子５２が接続されている。そして、Ｄ−フリップ
フロップ６２のＱ出力側が、Ｓ−Ｐ変換回路３０の入力
制御回路１４の入力端子１０と接続されている。
【００１３】以上の各部のうち、バッファ回路５６は遅
延回路として作用し、入力信号がΔｔの遅延を受けて出
力されるようになっている。また、ＥＸ−ＯＲ回路５４
は排他的論理和の演算結果をそのまま出力するものであ
るが、ＥＸ−ＮＯＲ回路６０は排他的論理和の否定を出
力するように構成されている。Ｄ−フリップフロップ５
８，６２は、いずれもクロック入力のタイミングでＤ入
力をラッチしてＱ出力とするラッチ回路として作用する
機能を有している。
延回路として作用し、入力信号がΔｔの遅延を受けて出
力されるようになっている。また、ＥＸ−ＯＲ回路５４
は排他的論理和の演算結果をそのまま出力するものであ
るが、ＥＸ−ＮＯＲ回路６０は排他的論理和の否定を出
力するように構成されている。Ｄ−フリップフロップ５
８，６２は、いずれもクロック入力のタイミングでＤ入
力をラッチしてＱ出力とするラッチ回路として作用する
機能を有している。
【００１４】次に、以上のように構成された実施例の動
作について、図２及び図３のタイムチャートを参照しな
がら説明する。なお、以下の説明では、クロックノイズ
除去回路５０を構成する各回路が図２に示したスレッシ
ョルドレベルＳＬで入力信号の論理値「Ｌ」，「Ｈ」を
判別するものとし、入力端子５２には同図（Ａ）に示す
ようなノイズＳＮを含むクロック信号が入力されたとす
る。すると、ＥＸ−ＯＲ回路５４，バッファ回路５６，
Ｄ−フリップフロップ６２には、同図（Ｂ）に示すよう
な擬似クロックＰＮが含まれたクロック信号が入力され
たことになる。図３（Ａ）には、このクロック信号ＳＡ
が示されている。
作について、図２及び図３のタイムチャートを参照しな
がら説明する。なお、以下の説明では、クロックノイズ
除去回路５０を構成する各回路が図２に示したスレッシ
ョルドレベルＳＬで入力信号の論理値「Ｌ」，「Ｈ」を
判別するものとし、入力端子５２には同図（Ａ）に示す
ようなノイズＳＮを含むクロック信号が入力されたとす
る。すると、ＥＸ−ＯＲ回路５４，バッファ回路５６，
Ｄ−フリップフロップ６２には、同図（Ｂ）に示すよう
な擬似クロックＰＮが含まれたクロック信号が入力され
たことになる。図３（Ａ）には、このクロック信号ＳＡ
が示されている。
【００１５】クロック信号ＳＡは、バッファ回路５６に
よって所定時間Δｔの遅延を受け（同図（Ｂ）参照）、
信号ＳＢがＥＸ−ＯＲ回路５４，６０の他方の入力側，
Ｄ−フリップフロップ５８のＤ入力側に各々供給され
る。まず、ＥＸ−ＯＲ回路５４では、同図（Ａ），
（Ｂ）の各信号ＳＡ，ＳＢに対して排他的論理和の演算
が行われる。その結果、同図（Ｃ）に示すような信号Ｓ
Ｃが得られる。このＥＸ−ＯＲ回路５４の出力信号は、
同図（Ａ）のパルス信号ＳＡにおける立ち上がり，立ち
下がりのタイミングを示す信号となる。これが、Ｄ−フ
リップフロップ５８のクロック入力側に供給される。
よって所定時間Δｔの遅延を受け（同図（Ｂ）参照）、
信号ＳＢがＥＸ−ＯＲ回路５４，６０の他方の入力側，
Ｄ−フリップフロップ５８のＤ入力側に各々供給され
る。まず、ＥＸ−ＯＲ回路５４では、同図（Ａ），
（Ｂ）の各信号ＳＡ，ＳＢに対して排他的論理和の演算
が行われる。その結果、同図（Ｃ）に示すような信号Ｓ
Ｃが得られる。このＥＸ−ＯＲ回路５４の出力信号は、
同図（Ａ）のパルス信号ＳＡにおける立ち上がり，立ち
下がりのタイミングを示す信号となる。これが、Ｄ−フ
リップフロップ５８のクロック入力側に供給される。
【００１６】次に、Ｄ−フリップフロップ５８では、同
図（Ｂ）の遅延クロック信号ＳＢが同図（Ｃ）の信号Ｓ
Ｃの立ち上がりのタイミングでラッチされる。このた
め、Ｄ−フリップフロップ５８の出力ＳＤは、同図
（Ｄ）に示すようになる。この第１のラッチ信号ＳＤと
遅延クロック信号ＳＢは、ＥＸ−ＮＯＲ回路６０に各々
入力され、ここで排他的論理和の否定の演算が行われて
信号ＳＥが出力される（同図（Ｅ）参照）。
図（Ｂ）の遅延クロック信号ＳＢが同図（Ｃ）の信号Ｓ
Ｃの立ち上がりのタイミングでラッチされる。このた
め、Ｄ−フリップフロップ５８の出力ＳＤは、同図
（Ｄ）に示すようになる。この第１のラッチ信号ＳＤと
遅延クロック信号ＳＢは、ＥＸ−ＮＯＲ回路６０に各々
入力され、ここで排他的論理和の否定の演算が行われて
信号ＳＥが出力される（同図（Ｅ）参照）。
【００１７】次に、Ｄ−フリップフロップ６２では、同
図（Ａ）のクロック信号ＳＡが同図（Ｅ）の信号ＳＥの
立ち上がりのタイミングでラッチされる。このため、Ｄ
−フリップフロップ６２の出力ＳＦは、同図（Ｆ）に示
すようになる。これによって、入力クロック信号ＳＡと
位相が同じで、ノイズによる擬似クロックＰＮが除去さ
れた本来のクロック信号が得られることになり、これが
Ｓ−Ｐ変換回路３０に入力されることになる。
図（Ａ）のクロック信号ＳＡが同図（Ｅ）の信号ＳＥの
立ち上がりのタイミングでラッチされる。このため、Ｄ
−フリップフロップ６２の出力ＳＦは、同図（Ｆ）に示
すようになる。これによって、入力クロック信号ＳＡと
位相が同じで、ノイズによる擬似クロックＰＮが除去さ
れた本来のクロック信号が得られることになり、これが
Ｓ−Ｐ変換回路３０に入力されることになる。
【００１８】このように、本実施例によれば、何らかの
理由でクロック信号ＳＡにノイズＳＮが混入しても、ク
ロックノイズ除去回路５０で良好に除去されたクロック
信号がＳ−Ｐ変換回路３０に供給されることになり、デ
ータ信号DATAは正確にＳ−Ｐ変換されることになる。ま
た、ノイズの影響が低減されるため、Ｓ−Ｐ変換動作の
高速化を図ることも可能となる。更に、クロックノイズ
除去回路５０全体がディジタル回路で構成されているの
で、ＩＣ化も容易となる。
理由でクロック信号ＳＡにノイズＳＮが混入しても、ク
ロックノイズ除去回路５０で良好に除去されたクロック
信号がＳ−Ｐ変換回路３０に供給されることになり、デ
ータ信号DATAは正確にＳ−Ｐ変換されることになる。ま
た、ノイズの影響が低減されるため、Ｓ−Ｐ変換動作の
高速化を図ることも可能となる。更に、クロックノイズ
除去回路５０全体がディジタル回路で構成されているの
で、ＩＣ化も容易となる。
【００１９】なお、本発明は、何ら上記実施例に限定さ
れるものではなく、たとえば次のようなものも含まれ
る。 （１）前記実施例は、本発明をＳ−Ｐ変換回路に適用し
たものであるが、クロックを扱うような回路であればど
のようなものでも本発明は適用可能である。 （２）周知のように、論理回路は入出力の関係が同様と
なるように種々の回路構成が可能であり、本発明におい
ても同様であって前記実施例に限定されるものではな
い。
れるものではなく、たとえば次のようなものも含まれ
る。 （１）前記実施例は、本発明をＳ−Ｐ変換回路に適用し
たものであるが、クロックを扱うような回路であればど
のようなものでも本発明は適用可能である。 （２）周知のように、論理回路は入出力の関係が同様と
なるように種々の回路構成が可能であり、本発明におい
ても同様であって前記実施例に限定されるものではな
い。
【００２０】
【発明の効果】以上説明したように、本発明によるクロ
ックノイズ除去回路によれば、入力信号に対して所定の
時間遅延を行うとともに、この遅延前後の信号を用いて
排他的論理和とラッチの処理を行うこととしたので、ノ
イズが良好に除去されるという効果がある。また、ディ
ジタル回路で構成したため、ＩＣ化も容易となる。
ックノイズ除去回路によれば、入力信号に対して所定の
時間遅延を行うとともに、この遅延前後の信号を用いて
排他的論理和とラッチの処理を行うこととしたので、ノ
イズが良好に除去されるという効果がある。また、ディ
ジタル回路で構成したため、ＩＣ化も容易となる。
【図１】本発明の一実施例にかかるクロックノイズ除去
回路を示す構成図である。
回路を示す構成図である。
【図２】クロック信号に対するノイズの混入とクロック
の増大を示す説明図である。
の増大を示す説明図である。
【図３】前記実施例の作用を示すタイムチャートであ
る。
る。
【図４】Ｓ−Ｐ変換回路の例とその動作を示す説明図で
ある。
ある。
【符号の説明】 １０，１２，５２…入力端子、１４…入力制御回路、１
６…シフトレジスタ、１８…ラッチ回路、２０…データ
バッファ、５０…クロックノイズ除去回路、５４…ＥＸ
−ＯＲ回路、５６…バッファ回路（信号遅延回路）、５
８，６２…Ｄ−フリップフロップ（第１及び第２のラッ
チ回路）、６０…ＥＸ−ＮＯＲ回路、ＰＮ…疑似クロッ
ク、ＳＡ〜ＳＦ…各部の信号、ＳＬ…スレッショルドレ
ベル、ＳＮ…ノイズ。
６…シフトレジスタ、１８…ラッチ回路、２０…データ
バッファ、５０…クロックノイズ除去回路、５４…ＥＸ
−ＯＲ回路、５６…バッファ回路（信号遅延回路）、５
８，６２…Ｄ−フリップフロップ（第１及び第２のラッ
チ回路）、６０…ＥＸ−ＮＯＲ回路、ＰＮ…疑似クロッ
ク、ＳＡ〜ＳＦ…各部の信号、ＳＬ…スレッショルドレ
ベル、ＳＮ…ノイズ。
Claims (1)
- 【請求項１】 クロック信号に含まれるノイズを除去す
るクロックノイズ除去回路において、前記クロック信号
を所定時間遅延させて遅延クロック信号を得る信号遅延
回路と、遅延前のクロック信号と遅延クロック信号に対
して排他的論理和の演算を行うＥＸ−ＯＲ回路と、これ
による演算結果に基づいて遅延クロック信号をラッチす
る第１のラッチ回路と、これによるラッチ出力と前記遅
延クロック信号に対して排他的論理和の否定の演算を行
うＥＸ−ＮＯＲ回路と、これによる演算結果に基づいて
遅延前のクロック信号をラッチするとともにクロック信
号として出力する第２のラッチ回路とを備えたことを特
徴とするクロックノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33574291A JPH05152974A (ja) | 1991-11-25 | 1991-11-25 | クロツクノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33574291A JPH05152974A (ja) | 1991-11-25 | 1991-11-25 | クロツクノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152974A true JPH05152974A (ja) | 1993-06-18 |
Family
ID=18291970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33574291A Pending JPH05152974A (ja) | 1991-11-25 | 1991-11-25 | クロツクノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290960B1 (ko) * | 1994-09-14 | 2001-09-17 | 윤종용 | 클럭노이즈를제거하기위한글리치필터회로 |
-
1991
- 1991-11-25 JP JP33574291A patent/JPH05152974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290960B1 (ko) * | 1994-09-14 | 2001-09-17 | 윤종용 | 클럭노이즈를제거하기위한글리치필터회로 |
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