JP2562995B2 - データ処理回路の制御方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理回路の制御方法に関し、更に詳述
すれば、二つのデータラッチ回路の間に論理回路を介在
させたデータ処理回路を高速動作させるための制御方法
に関する。

〔従来の技術〕

第２図は従来の一般的なデータ処理回路の構成例を示
す回路図である。この従来例のデータ処理回路は、二つ
のデータラッチ回路の間に論理回路が直列に接続されて
おり、それぞれのデータラッチ回路が異なる２相クロッ
クに同期して動作する。

第２図において、入力端子１へはデータ処理の対象と
なるデータ信号が入力される。第１のデータラッチ回路
２は入力端子１から入力されたデータ信号をクロックφ
１に同期してサンプリングしてラッチする。論理回路３
は第１のデータラッチ回路２が出力しているデータ信号
を論理処理し、その結果のデータ信号を第２のデータラ
ッチ回路４へ出力する。第２のデータラッチ回路４は論
理回路３が出力しているデータ信号をクロックφ２に同
期してサンプリングしてラッチし、出力端子５へ出力す
る。

第１のデータラッチ回路２の構成は以下の如くであ
る。

入力端子１は第１のゲートであるトランスミッション
ゲート（Nchトランジスタ）2aの入力端に接続されてお
り、トランスミッションゲート2aの出力端はインバータ
2bの入力端に接続されている。インバータ2bの出力端は
インバータ2cの入力端に接続されており、このインバー
タ2cの出力端はトランスミッションゲート2dの入力端に
接続されると共に論理回路３への出力ラインになってい
る。そして、トランスミッションゲート2dの出力端がト
ランスミッションゲート2aの出力端とインバータ2bと入
力端との間に接続されている。

なお、両トランスミッションゲート2a,2dのゲート端
子にはクロックφ１が与えられている。また、両インバ
ータ2b,2cはバッファ回路を構成している。

論理回路３は複数のNANDゲート3a,3b,3cにて構成され
ており、第１のデータラッチ回路２の出力端がNANDゲー
ト3aの一方の入力端に、このNANDゲート3aの出力端がNA
NDゲート3bの一方の入力端に、このNANDゲート3bの出力
端がNANDゲート3cの一方の入力端にそれぞれ接続され、
NANDゲート3cの出力端が第２のデータラッチ回路４への
出力ラインになっている。そして、論理回路３は第１の
データラッチ回路２がラッチしているデータ信号を入力
してNANDゲート3a,3b,3cにて所定の論理処理を施した結
果のデータ信号を第２のデータラッチ回路４へ出力す
る。

第２のデータラッチ回路４の構成は以下の如くであ
る。

論理回路３の出力はトランスミッションゲート（Nch
トランジスタ）4aの入力端に接続されており、トランス
ミッションゲート4aの出力端はインバータ4bの入力端に
接続されているい。インバータ4bの出力端はインバータ
4cの入力端に接続されており、このインバータ4cの出力
端はトランスミッションゲート4dの入力端に接続されつ
と共に出力バッファ4eの入力端に接続されている。この
出力バッファ4eの出力端が第２のデータラッチ回路４の
出力ラインになっていて出力端子５に接続されている。
そして、トランスミッションゲート4dの出力端がトラン
スミッションゲート4aの出力端とインバータ4bの入力端
との間に接続されている。

なお、両トランスミッションゲート4a,4dのゲート端
子にはクロックφ２が与えられている。また、両インバ
ータ4b,4cはバッファ回路を構成している。

このような従来のデータ処理回路の動作は以下の如く
である。

第１のデータラッチ回路２は、入力端子１へ与えられ
ているデータ信号をクロックφ１がハイレベルである期
間においてサンプリングしてクロックφ１が次にハイレ
ベルになるまでラッチしている。そして、論理回路３は
第１のデータラッチ回路２が出力しているデータ信号を
クロックφ２が次にハイレベルになるまでの間に処理し
て出力する。第２のデータラッチ回路４では、クロック
φ２が次にハイレベルに転じた時点で論理回路３が出力
しているデータをサンプリングしてクロックφ２が次に
ハイレベルなるまでラッチし、出力端子５へ出力する。

即ち、第２図に示されているデータ処理回路は、クロ
ックφ１がハイレベルである期間の入力端子１への入力
データ信号をサンプリングし、論理処理を施し、クロッ
クφ２の次のローレベルからハイレベルへの立上がりに
同期して出力端子５へ出力する。

次にデータラッチ回路の動作を第１のデータラッチ回
路２を例として説明する。

クロックφ１がハイレベルである期間はトランスミッ
ションゲート2aはアクティブになっており、入力端子１
に与えられているデータ信号はトランスミッションゲー
ト2aを通過してインバータ2bへ伝えられる。そして、イ
ンバータ2bはトランスミッションゲート2aを通過して伝
えられたデータ信号を反転して出力するので、インバー
タ2cへはデータ信号の負論理が伝えられる。更に、イン
バータ2cはインバータ2bから伝えられたデータ信号を反
転して出力するので、インバータ2cの出力はデータ信号
の正論理になり、これが第１のデータラッチ回路２の出
力になる。

またこのクロックφ１がハイレベルである期間はトラ
ンスミッションゲート2dはノンアクティブになってお
り、インバータ2cの出力がインバータ2bの入力端へ戻さ
れることはない。従って、インバータ2cの出力がトラン
スミッションゲート2aの出力と衝突するという事態は生
じない。

クロックφ１が次にハイレベルからローレベルに転じ
ると、トランスミッションゲート2aはノンアクティブに
なり、トランスミッションゲート2dはアクティブにな
る。従って、入力端子１へ入力されるデータ信号には拘
わらず、インバータ2cの出力がトランスミッションゲー
ト2dを経由してインバータ2bの入力端へ戻されるので、
インバータ2cの出力、即ち第１のデータラッチ回路２の
出力はクロックφ１がローレベルに転じる以前の状態に
維持される。換言すれば、クロックφ１がハイレベルで
あった期間に入力端子１へ入力されていたデータ信号が
第１のデータラッチ回路２によりラッチされる。

クロックφ１が次にローレベルからハイレベルへ立上
がる時点で上述の状態は解消され、第１のデータラッチ
回路２は入力端子１へ入力されているデータ信号を再び
論理回路３へ出力する状態になる。

第２のデータラッチ回路４の動作も同様である。

次に、第２図に示されている回路を50MHzの基本クロ
ックで動作させた場合のタイミングについて、第３図の
タイミングチャートを参照して説明する。なお、データ
信号が論理ゲートを１段通過するために必要な時間を2n
sとする。

第３図において、（ａ）に示す基本クロックは50MHz
であるので、その１サイクルは20nsである。また、
（ｂ）及び（ｃ）に示すクロックφ１とφ２とは共に基
本クロックを分周したノンオーバラップクロックとして
生成されており、１サイクルは共に40nsである。

第３図（ｄ）は、入力端子１と第１のデータラッチ回
路２との間のノード31におけるデータの波形、同（ｅ）
は第１のデータラッチ回路２と論理回路３との間のノー
ド32における第１のデータラッチ回路２の出力波形、同
（ｆ）は論理回路３と第２のデータラッチ回路４との間
のノード33における論理回路３の出力波形、同（ｇ）は
第２のデータラッチ回路４と出力端子５との間のノード
34における第２のデータラッチ回路４の出力波形であ
る。

クロックφ１の立上がり時点で入力端子１に与えられ
ているノード31のデータ信号の波形（ｄ）は6ns後に第
１のデータラッチ回路２から出力され、ノード32の波形
（ｅ）となる。このノード32の波形（ｅ）は6ns後のク
ロックφ１がローレベルに転じた後の期間において論理
回路３から出力され、ノード33の波形（ｆ）になる。

ここで、論理回路３のNANDゲート3a,3b,3cの他方の入
力へは全てハイレベルの信号が入力されているものとす
る。

クロックφ２がローレベルからハイレベルに転じた時
点で、論理回路３が出力しているデータ信号は第２のデ
ータラッチ回路４に取込まれ、クロックφ２の立上がり
から8ns後にノード34の波形（ｇ）を出力する。

〔発明が解決しようとする課題〕

以上のように、従来のデータ処理回路においては、入
力端子１はクロックφ１がハイレベルである期間におい
て、論理回路３はクロックφ１、φ２が共にローレベル
である期間において、第２のデータラッチ回路４はクロ
ックφ２がローレベルである期間においてそれぞれ動作
するようにクロックの期間が割当てられている。従っ
て、データ処理回路は基本クロックの２クロックサイク
ルにつき１データを処理することになる。

ところで、このようなデータ処理回路を高速で動作さ
せるためにはクロックの周波数を高くする必要がある。
しかし、近年では可能な限りクロック周波数は高くされ
ており、現状以上にクロック周波数を高くすることは事
実上困難になっている。しかも、高周波数のクロックは
システム設計の面においても困難を伴う。

本発明はこのような事情に鑑みてなされたものであ
り、クロック周波数を高くすることなく、データ処理回
路を高速動作させることを可能とした制御方法の提供を
目的とする。

〔課題を解決するための手段〕

本発明のデータ処理回路の制御方法は、第１のデータ
ラッチ回路がラッチしたデータ信号が入力されて、デー
タ処理を行う論理回路の出力端へその出力信号が伝えら
れる時点までに、論理回路の出力信号をラッチする第２
のデータラッチ回路の第２のクロックを、前記出力信号
をラッチする所定レベルにするよう制御する。

〔作用〕

本発明では、第１のデータラッチ回路から論理回路へ
入力されたデータ信号を論理回路がデータ処理を行う。
論理回路の出力信号をその出力端に伝えられる時点まで
に、前記出力信号をラッチする第２のデータラッチ回路
の第２のクロックレベルが、前記出力信号をラッチする
所定レベルになる。

これにより、論理回路の出力端に出力信号が伝えられ
た時点から、その出力信号が第２のデータラッチ回路か
ら出力されるまでの時間を短縮出来る。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述
する。

本発明のデータ処理回路の制御方法について説明す
る。

本発明のデータ処理回路の制御方法は第４図に示した
従来のデータ処理回路に対して適用される。

以下、本発明のデータ処理回路の制御方法を第４図に
示されているデータ処理回路に適用した場合の波形を示
す第１図のタイミングチャートを参照して説明する。

本発明では、第１図（ｂ）及び（ｃ）に示す如くクロ
ックφ１及びクロックφ２の周期は第１図（ａ）に示さ
れている基本クロックと同一であり、クロックφ１は基
本クロックに対する位相差が０、クロックφ２は基本ク
ロック及びクロックφ１に対する位相差が90゜となって
いる。

クロックφ１のローレベルからハイレベルへの立上が
りにおいて、入力端子１へ入力されている第１図（ｄ）
に示すノード31の波形は6ns後に第１のデータラッチ回
路２から出力されて第１図（ｅ）に示すノード32の波形
になる。この第１のデータラッチ回路２から出力された
波形は、6ns後のクロックφ１がローレベルになってい
る期間において論理回路３から出力されて第１図（ｆ）
に示すノード33の波形になる。

この時点ではクロックφ２は既にハイレベルになって
おり、第２のデータラッチ回路４は論理回路３が出力し
ているノード33における波形をサンプリングして8ns後
に第１図（ｇ）に示すノード34における波形を出力す
る。

ここで、NANDゲート3a,3b,3cの他方の入力は全てハイ
レベルであるとする。

従来例では、入力端子１へのデータ信号の入力から出
力端子５へのデータ信号の出力までに28nsを要し、基本
クロックの２サイクルを必要としていた。しかし、本発
明のデータ処理回路の制御方法によれば、入力端子１へ
のデータ信号の入力から出力端子５へのデータ信号の出
力までは20nsで済み、基本クロックの１サイクルで１デ
ータの処理を完了することが出来る。

〔発明の効果〕

以上に詳述した如く、本発明の第１の発明のデータ処
理回路の制御方法によれば、従来のデータラッチ回路及
びそれを使用したデータ処理回路を従来に比して２倍の
速度で動作させることが可能になる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理回路の制御方法を実施
した場合のデータ処理回路の動作状態を示すタイミング
チャート、第２図は従来のデータ処理回路を示す回路
図、第３図はその動作状態を示すタイミングチャートで
ある。 2,4……データラッチ回路、３……論理回路 2a,2d,4a,4d……トランスミッションゲート 2b,2c,4b,4c……インバータ なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】処理対象のデータ信号を第１のクロックに
   同期してサンプリングしてラッチする第１のデータラッ
   チ回路と、 該第１のデータラッチ回路がラッチしているデータ信号
   を入力してデータ処理を行う論理回路と、 該論理回路の出力信号を第２のクロックが所定レベルに
   ある期間にサンプリングしラッチして出力する第２のデ
   ータラッチ回路とを備えたデータ処理回路の制御方法に
   おいて、 前記データ信号が前記論理回路の出力端へ伝えられる時
   点までに、前記第２のクロックのレベルを所定レベルに
   することを特徴とするデータ処理回路の制御方法。