JP2562995B2 - データ処理回路の制御方法 - Google Patents
データ処理回路の制御方法Info
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- JP2562995B2 JP2562995B2 JP2326869A JP32686990A JP2562995B2 JP 2562995 B2 JP2562995 B2 JP 2562995B2 JP 2326869 A JP2326869 A JP 2326869A JP 32686990 A JP32686990 A JP 32686990A JP 2562995 B2 JP2562995 B2 JP 2562995B2
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- Japan
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- output
- clock
- data
- circuit
- latch circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理回路の制御方法に関し、更に詳述
すれば、二つのデータラッチ回路の間に論理回路を介在
させたデータ処理回路を高速動作させるための制御方法
に関する。
すれば、二つのデータラッチ回路の間に論理回路を介在
させたデータ処理回路を高速動作させるための制御方法
に関する。
第2図は従来の一般的なデータ処理回路の構成例を示
す回路図である。この従来例のデータ処理回路は、二つ
のデータラッチ回路の間に論理回路が直列に接続されて
おり、それぞれのデータラッチ回路が異なる2相クロッ
クに同期して動作する。
す回路図である。この従来例のデータ処理回路は、二つ
のデータラッチ回路の間に論理回路が直列に接続されて
おり、それぞれのデータラッチ回路が異なる2相クロッ
クに同期して動作する。
第2図において、入力端子1へはデータ処理の対象と
なるデータ信号が入力される。第1のデータラッチ回路
2は入力端子1から入力されたデータ信号をクロックφ
1に同期してサンプリングしてラッチする。論理回路3
は第1のデータラッチ回路2が出力しているデータ信号
を論理処理し、その結果のデータ信号を第2のデータラ
ッチ回路4へ出力する。第2のデータラッチ回路4は論
理回路3が出力しているデータ信号をクロックφ2に同
期してサンプリングしてラッチし、出力端子5へ出力す
る。
なるデータ信号が入力される。第1のデータラッチ回路
2は入力端子1から入力されたデータ信号をクロックφ
1に同期してサンプリングしてラッチする。論理回路3
は第1のデータラッチ回路2が出力しているデータ信号
を論理処理し、その結果のデータ信号を第2のデータラ
ッチ回路4へ出力する。第2のデータラッチ回路4は論
理回路3が出力しているデータ信号をクロックφ2に同
期してサンプリングしてラッチし、出力端子5へ出力す
る。
第1のデータラッチ回路2の構成は以下の如くであ
る。
る。
入力端子1は第1のゲートであるトランスミッション
ゲート(Nchトランジスタ)2aの入力端に接続されてお
り、トランスミッションゲート2aの出力端はインバータ
2bの入力端に接続されている。インバータ2bの出力端は
インバータ2cの入力端に接続されており、このインバー
タ2cの出力端はトランスミッションゲート2dの入力端に
接続されると共に論理回路3への出力ラインになってい
る。そして、トランスミッションゲート2dの出力端がト
ランスミッションゲート2aの出力端とインバータ2bと入
力端との間に接続されている。
ゲート(Nchトランジスタ)2aの入力端に接続されてお
り、トランスミッションゲート2aの出力端はインバータ
2bの入力端に接続されている。インバータ2bの出力端は
インバータ2cの入力端に接続されており、このインバー
タ2cの出力端はトランスミッションゲート2dの入力端に
接続されると共に論理回路3への出力ラインになってい
る。そして、トランスミッションゲート2dの出力端がト
ランスミッションゲート2aの出力端とインバータ2bと入
力端との間に接続されている。
なお、両トランスミッションゲート2a,2dのゲート端
子にはクロックφ1が与えられている。また、両インバ
ータ2b,2cはバッファ回路を構成している。
子にはクロックφ1が与えられている。また、両インバ
ータ2b,2cはバッファ回路を構成している。
論理回路3は複数のNANDゲート3a,3b,3cにて構成され
ており、第1のデータラッチ回路2の出力端がNANDゲー
ト3aの一方の入力端に、このNANDゲート3aの出力端がNA
NDゲート3bの一方の入力端に、このNANDゲート3bの出力
端がNANDゲート3cの一方の入力端にそれぞれ接続され、
NANDゲート3cの出力端が第2のデータラッチ回路4への
出力ラインになっている。そして、論理回路3は第1の
データラッチ回路2がラッチしているデータ信号を入力
してNANDゲート3a,3b,3cにて所定の論理処理を施した結
果のデータ信号を第2のデータラッチ回路4へ出力す
る。
ており、第1のデータラッチ回路2の出力端がNANDゲー
ト3aの一方の入力端に、このNANDゲート3aの出力端がNA
NDゲート3bの一方の入力端に、このNANDゲート3bの出力
端がNANDゲート3cの一方の入力端にそれぞれ接続され、
NANDゲート3cの出力端が第2のデータラッチ回路4への
出力ラインになっている。そして、論理回路3は第1の
データラッチ回路2がラッチしているデータ信号を入力
してNANDゲート3a,3b,3cにて所定の論理処理を施した結
果のデータ信号を第2のデータラッチ回路4へ出力す
る。
第2のデータラッチ回路4の構成は以下の如くであ
る。
る。
論理回路3の出力はトランスミッションゲート(Nch
トランジスタ)4aの入力端に接続されており、トランス
ミッションゲート4aの出力端はインバータ4bの入力端に
接続されているい。インバータ4bの出力端はインバータ
4cの入力端に接続されており、このインバータ4cの出力
端はトランスミッションゲート4dの入力端に接続されつ
と共に出力バッファ4eの入力端に接続されている。この
出力バッファ4eの出力端が第2のデータラッチ回路4の
出力ラインになっていて出力端子5に接続されている。
そして、トランスミッションゲート4dの出力端がトラン
スミッションゲート4aの出力端とインバータ4bの入力端
との間に接続されている。
トランジスタ)4aの入力端に接続されており、トランス
ミッションゲート4aの出力端はインバータ4bの入力端に
接続されているい。インバータ4bの出力端はインバータ
4cの入力端に接続されており、このインバータ4cの出力
端はトランスミッションゲート4dの入力端に接続されつ
と共に出力バッファ4eの入力端に接続されている。この
出力バッファ4eの出力端が第2のデータラッチ回路4の
出力ラインになっていて出力端子5に接続されている。
そして、トランスミッションゲート4dの出力端がトラン
スミッションゲート4aの出力端とインバータ4bの入力端
との間に接続されている。
なお、両トランスミッションゲート4a,4dのゲート端
子にはクロックφ2が与えられている。また、両インバ
ータ4b,4cはバッファ回路を構成している。
子にはクロックφ2が与えられている。また、両インバ
ータ4b,4cはバッファ回路を構成している。
このような従来のデータ処理回路の動作は以下の如く
である。
である。
第1のデータラッチ回路2は、入力端子1へ与えられ
ているデータ信号をクロックφ1がハイレベルである期
間においてサンプリングしてクロックφ1が次にハイレ
ベルになるまでラッチしている。そして、論理回路3は
第1のデータラッチ回路2が出力しているデータ信号を
クロックφ2が次にハイレベルになるまでの間に処理し
て出力する。第2のデータラッチ回路4では、クロック
φ2が次にハイレベルに転じた時点で論理回路3が出力
しているデータをサンプリングしてクロックφ2が次に
ハイレベルなるまでラッチし、出力端子5へ出力する。
ているデータ信号をクロックφ1がハイレベルである期
間においてサンプリングしてクロックφ1が次にハイレ
ベルになるまでラッチしている。そして、論理回路3は
第1のデータラッチ回路2が出力しているデータ信号を
クロックφ2が次にハイレベルになるまでの間に処理し
て出力する。第2のデータラッチ回路4では、クロック
φ2が次にハイレベルに転じた時点で論理回路3が出力
しているデータをサンプリングしてクロックφ2が次に
ハイレベルなるまでラッチし、出力端子5へ出力する。
即ち、第2図に示されているデータ処理回路は、クロ
ックφ1がハイレベルである期間の入力端子1への入力
データ信号をサンプリングし、論理処理を施し、クロッ
クφ2の次のローレベルからハイレベルへの立上がりに
同期して出力端子5へ出力する。
ックφ1がハイレベルである期間の入力端子1への入力
データ信号をサンプリングし、論理処理を施し、クロッ
クφ2の次のローレベルからハイレベルへの立上がりに
同期して出力端子5へ出力する。
次にデータラッチ回路の動作を第1のデータラッチ回
路2を例として説明する。
路2を例として説明する。
クロックφ1がハイレベルである期間はトランスミッ
ションゲート2aはアクティブになっており、入力端子1
に与えられているデータ信号はトランスミッションゲー
ト2aを通過してインバータ2bへ伝えられる。そして、イ
ンバータ2bはトランスミッションゲート2aを通過して伝
えられたデータ信号を反転して出力するので、インバー
タ2cへはデータ信号の負論理が伝えられる。更に、イン
バータ2cはインバータ2bから伝えられたデータ信号を反
転して出力するので、インバータ2cの出力はデータ信号
の正論理になり、これが第1のデータラッチ回路2の出
力になる。
ションゲート2aはアクティブになっており、入力端子1
に与えられているデータ信号はトランスミッションゲー
ト2aを通過してインバータ2bへ伝えられる。そして、イ
ンバータ2bはトランスミッションゲート2aを通過して伝
えられたデータ信号を反転して出力するので、インバー
タ2cへはデータ信号の負論理が伝えられる。更に、イン
バータ2cはインバータ2bから伝えられたデータ信号を反
転して出力するので、インバータ2cの出力はデータ信号
の正論理になり、これが第1のデータラッチ回路2の出
力になる。
またこのクロックφ1がハイレベルである期間はトラ
ンスミッションゲート2dはノンアクティブになってお
り、インバータ2cの出力がインバータ2bの入力端へ戻さ
れることはない。従って、インバータ2cの出力がトラン
スミッションゲート2aの出力と衝突するという事態は生
じない。
ンスミッションゲート2dはノンアクティブになってお
り、インバータ2cの出力がインバータ2bの入力端へ戻さ
れることはない。従って、インバータ2cの出力がトラン
スミッションゲート2aの出力と衝突するという事態は生
じない。
クロックφ1が次にハイレベルからローレベルに転じ
ると、トランスミッションゲート2aはノンアクティブに
なり、トランスミッションゲート2dはアクティブにな
る。従って、入力端子1へ入力されるデータ信号には拘
わらず、インバータ2cの出力がトランスミッションゲー
ト2dを経由してインバータ2bの入力端へ戻されるので、
インバータ2cの出力、即ち第1のデータラッチ回路2の
出力はクロックφ1がローレベルに転じる以前の状態に
維持される。換言すれば、クロックφ1がハイレベルで
あった期間に入力端子1へ入力されていたデータ信号が
第1のデータラッチ回路2によりラッチされる。
ると、トランスミッションゲート2aはノンアクティブに
なり、トランスミッションゲート2dはアクティブにな
る。従って、入力端子1へ入力されるデータ信号には拘
わらず、インバータ2cの出力がトランスミッションゲー
ト2dを経由してインバータ2bの入力端へ戻されるので、
インバータ2cの出力、即ち第1のデータラッチ回路2の
出力はクロックφ1がローレベルに転じる以前の状態に
維持される。換言すれば、クロックφ1がハイレベルで
あった期間に入力端子1へ入力されていたデータ信号が
第1のデータラッチ回路2によりラッチされる。
クロックφ1が次にローレベルからハイレベルへ立上
がる時点で上述の状態は解消され、第1のデータラッチ
回路2は入力端子1へ入力されているデータ信号を再び
論理回路3へ出力する状態になる。
がる時点で上述の状態は解消され、第1のデータラッチ
回路2は入力端子1へ入力されているデータ信号を再び
論理回路3へ出力する状態になる。
第2のデータラッチ回路4の動作も同様である。
次に、第2図に示されている回路を50MHzの基本クロ
ックで動作させた場合のタイミングについて、第3図の
タイミングチャートを参照して説明する。なお、データ
信号が論理ゲートを1段通過するために必要な時間を2n
sとする。
ックで動作させた場合のタイミングについて、第3図の
タイミングチャートを参照して説明する。なお、データ
信号が論理ゲートを1段通過するために必要な時間を2n
sとする。
第3図において、(a)に示す基本クロックは50MHz
であるので、その1サイクルは20nsである。また、
(b)及び(c)に示すクロックφ1とφ2とは共に基
本クロックを分周したノンオーバラップクロックとして
生成されており、1サイクルは共に40nsである。
であるので、その1サイクルは20nsである。また、
(b)及び(c)に示すクロックφ1とφ2とは共に基
本クロックを分周したノンオーバラップクロックとして
生成されており、1サイクルは共に40nsである。
第3図(d)は、入力端子1と第1のデータラッチ回
路2との間のノード31におけるデータの波形、同(e)
は第1のデータラッチ回路2と論理回路3との間のノー
ド32における第1のデータラッチ回路2の出力波形、同
(f)は論理回路3と第2のデータラッチ回路4との間
のノード33における論理回路3の出力波形、同(g)は
第2のデータラッチ回路4と出力端子5との間のノード
34における第2のデータラッチ回路4の出力波形であ
る。
路2との間のノード31におけるデータの波形、同(e)
は第1のデータラッチ回路2と論理回路3との間のノー
ド32における第1のデータラッチ回路2の出力波形、同
(f)は論理回路3と第2のデータラッチ回路4との間
のノード33における論理回路3の出力波形、同(g)は
第2のデータラッチ回路4と出力端子5との間のノード
34における第2のデータラッチ回路4の出力波形であ
る。
クロックφ1の立上がり時点で入力端子1に与えられ
ているノード31のデータ信号の波形(d)は6ns後に第
1のデータラッチ回路2から出力され、ノード32の波形
(e)となる。このノード32の波形(e)は6ns後のク
ロックφ1がローレベルに転じた後の期間において論理
回路3から出力され、ノード33の波形(f)になる。
ているノード31のデータ信号の波形(d)は6ns後に第
1のデータラッチ回路2から出力され、ノード32の波形
(e)となる。このノード32の波形(e)は6ns後のク
ロックφ1がローレベルに転じた後の期間において論理
回路3から出力され、ノード33の波形(f)になる。
ここで、論理回路3のNANDゲート3a,3b,3cの他方の入
力へは全てハイレベルの信号が入力されているものとす
る。
力へは全てハイレベルの信号が入力されているものとす
る。
クロックφ2がローレベルからハイレベルに転じた時
点で、論理回路3が出力しているデータ信号は第2のデ
ータラッチ回路4に取込まれ、クロックφ2の立上がり
から8ns後にノード34の波形(g)を出力する。
点で、論理回路3が出力しているデータ信号は第2のデ
ータラッチ回路4に取込まれ、クロックφ2の立上がり
から8ns後にノード34の波形(g)を出力する。
以上のように、従来のデータ処理回路においては、入
力端子1はクロックφ1がハイレベルである期間におい
て、論理回路3はクロックφ1、φ2が共にローレベル
である期間において、第2のデータラッチ回路4はクロ
ックφ2がローレベルである期間においてそれぞれ動作
するようにクロックの期間が割当てられている。従っ
て、データ処理回路は基本クロックの2クロックサイク
ルにつき1データを処理することになる。
力端子1はクロックφ1がハイレベルである期間におい
て、論理回路3はクロックφ1、φ2が共にローレベル
である期間において、第2のデータラッチ回路4はクロ
ックφ2がローレベルである期間においてそれぞれ動作
するようにクロックの期間が割当てられている。従っ
て、データ処理回路は基本クロックの2クロックサイク
ルにつき1データを処理することになる。
ところで、このようなデータ処理回路を高速で動作さ
せるためにはクロックの周波数を高くする必要がある。
しかし、近年では可能な限りクロック周波数は高くされ
ており、現状以上にクロック周波数を高くすることは事
実上困難になっている。しかも、高周波数のクロックは
システム設計の面においても困難を伴う。
せるためにはクロックの周波数を高くする必要がある。
しかし、近年では可能な限りクロック周波数は高くされ
ており、現状以上にクロック周波数を高くすることは事
実上困難になっている。しかも、高周波数のクロックは
システム設計の面においても困難を伴う。
本発明はこのような事情に鑑みてなされたものであ
り、クロック周波数を高くすることなく、データ処理回
路を高速動作させることを可能とした制御方法の提供を
目的とする。
り、クロック周波数を高くすることなく、データ処理回
路を高速動作させることを可能とした制御方法の提供を
目的とする。
本発明のデータ処理回路の制御方法は、第1のデータ
ラッチ回路がラッチしたデータ信号が入力されて、デー
タ処理を行う論理回路の出力端へその出力信号が伝えら
れる時点までに、論理回路の出力信号をラッチする第2
のデータラッチ回路の第2のクロックを、前記出力信号
をラッチする所定レベルにするよう制御する。
ラッチ回路がラッチしたデータ信号が入力されて、デー
タ処理を行う論理回路の出力端へその出力信号が伝えら
れる時点までに、論理回路の出力信号をラッチする第2
のデータラッチ回路の第2のクロックを、前記出力信号
をラッチする所定レベルにするよう制御する。
本発明では、第1のデータラッチ回路から論理回路へ
入力されたデータ信号を論理回路がデータ処理を行う。
論理回路の出力信号をその出力端に伝えられる時点まで
に、前記出力信号をラッチする第2のデータラッチ回路
の第2のクロックレベルが、前記出力信号をラッチする
所定レベルになる。
入力されたデータ信号を論理回路がデータ処理を行う。
論理回路の出力信号をその出力端に伝えられる時点まで
に、前記出力信号をラッチする第2のデータラッチ回路
の第2のクロックレベルが、前記出力信号をラッチする
所定レベルになる。
これにより、論理回路の出力端に出力信号が伝えられ
た時点から、その出力信号が第2のデータラッチ回路か
ら出力されるまでの時間を短縮出来る。
た時点から、その出力信号が第2のデータラッチ回路か
ら出力されるまでの時間を短縮出来る。
以下、本発明をその実施例を示す図面に基づいて詳述
する。
する。
本発明のデータ処理回路の制御方法について説明す
る。
る。
本発明のデータ処理回路の制御方法は第4図に示した
従来のデータ処理回路に対して適用される。
従来のデータ処理回路に対して適用される。
以下、本発明のデータ処理回路の制御方法を第4図に
示されているデータ処理回路に適用した場合の波形を示
す第1図のタイミングチャートを参照して説明する。
示されているデータ処理回路に適用した場合の波形を示
す第1図のタイミングチャートを参照して説明する。
本発明では、第1図(b)及び(c)に示す如くクロ
ックφ1及びクロックφ2の周期は第1図(a)に示さ
れている基本クロックと同一であり、クロックφ1は基
本クロックに対する位相差が0、クロックφ2は基本ク
ロック及びクロックφ1に対する位相差が90゜となって
いる。
ックφ1及びクロックφ2の周期は第1図(a)に示さ
れている基本クロックと同一であり、クロックφ1は基
本クロックに対する位相差が0、クロックφ2は基本ク
ロック及びクロックφ1に対する位相差が90゜となって
いる。
クロックφ1のローレベルからハイレベルへの立上が
りにおいて、入力端子1へ入力されている第1図(d)
に示すノード31の波形は6ns後に第1のデータラッチ回
路2から出力されて第1図(e)に示すノード32の波形
になる。この第1のデータラッチ回路2から出力された
波形は、6ns後のクロックφ1がローレベルになってい
る期間において論理回路3から出力されて第1図(f)
に示すノード33の波形になる。
りにおいて、入力端子1へ入力されている第1図(d)
に示すノード31の波形は6ns後に第1のデータラッチ回
路2から出力されて第1図(e)に示すノード32の波形
になる。この第1のデータラッチ回路2から出力された
波形は、6ns後のクロックφ1がローレベルになってい
る期間において論理回路3から出力されて第1図(f)
に示すノード33の波形になる。
この時点ではクロックφ2は既にハイレベルになって
おり、第2のデータラッチ回路4は論理回路3が出力し
ているノード33における波形をサンプリングして8ns後
に第1図(g)に示すノード34における波形を出力す
る。
おり、第2のデータラッチ回路4は論理回路3が出力し
ているノード33における波形をサンプリングして8ns後
に第1図(g)に示すノード34における波形を出力す
る。
ここで、NANDゲート3a,3b,3cの他方の入力は全てハイ
レベルであるとする。
レベルであるとする。
従来例では、入力端子1へのデータ信号の入力から出
力端子5へのデータ信号の出力までに28nsを要し、基本
クロックの2サイクルを必要としていた。しかし、本発
明のデータ処理回路の制御方法によれば、入力端子1へ
のデータ信号の入力から出力端子5へのデータ信号の出
力までは20nsで済み、基本クロックの1サイクルで1デ
ータの処理を完了することが出来る。
力端子5へのデータ信号の出力までに28nsを要し、基本
クロックの2サイクルを必要としていた。しかし、本発
明のデータ処理回路の制御方法によれば、入力端子1へ
のデータ信号の入力から出力端子5へのデータ信号の出
力までは20nsで済み、基本クロックの1サイクルで1デ
ータの処理を完了することが出来る。
以上に詳述した如く、本発明の第1の発明のデータ処
理回路の制御方法によれば、従来のデータラッチ回路及
びそれを使用したデータ処理回路を従来に比して2倍の
速度で動作させることが可能になる。
理回路の制御方法によれば、従来のデータラッチ回路及
びそれを使用したデータ処理回路を従来に比して2倍の
速度で動作させることが可能になる。
第1図は本発明に係るデータ処理回路の制御方法を実施
した場合のデータ処理回路の動作状態を示すタイミング
チャート、第2図は従来のデータ処理回路を示す回路
図、第3図はその動作状態を示すタイミングチャートで
ある。 2,4……データラッチ回路、3……論理回路 2a,2d,4a,4d……トランスミッションゲート 2b,2c,4b,4c……インバータ なお、図中、同一符号は同一、又は相当部分を示す。
した場合のデータ処理回路の動作状態を示すタイミング
チャート、第2図は従来のデータ処理回路を示す回路
図、第3図はその動作状態を示すタイミングチャートで
ある。 2,4……データラッチ回路、3……論理回路 2a,2d,4a,4d……トランスミッションゲート 2b,2c,4b,4c……インバータ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項1】処理対象のデータ信号を第1のクロックに
同期してサンプリングしてラッチする第1のデータラッ
チ回路と、 該第1のデータラッチ回路がラッチしているデータ信号
を入力してデータ処理を行う論理回路と、 該論理回路の出力信号を第2のクロックが所定レベルに
ある期間にサンプリングしラッチして出力する第2のデ
ータラッチ回路とを備えたデータ処理回路の制御方法に
おいて、 前記データ信号が前記論理回路の出力端へ伝えられる時
点までに、前記第2のクロックのレベルを所定レベルに
することを特徴とするデータ処理回路の制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326869A JP2562995B2 (ja) | 1990-11-27 | 1990-11-27 | データ処理回路の制御方法 |
US07/791,806 US5268596A (en) | 1990-11-27 | 1991-11-13 | Method and apparatus for latching data around a logical data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326869A JP2562995B2 (ja) | 1990-11-27 | 1990-11-27 | データ処理回路の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04192059A JPH04192059A (ja) | 1992-07-10 |
JP2562995B2 true JP2562995B2 (ja) | 1996-12-11 |
Family
ID=18192642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2326869A Expired - Lifetime JP2562995B2 (ja) | 1990-11-27 | 1990-11-27 | データ処理回路の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5268596A (ja) |
JP (1) | JP2562995B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19624498A1 (de) * | 1996-06-19 | 1998-01-29 | Siemens Ag | Transparent schaltbarer Signalspeicher und synchrones Schaltwerk mit derartigen Signalspeichern |
TW200535857A (en) * | 2004-04-20 | 2005-11-01 | Innolux Display Corp | Dynamic shift register |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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1991
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