JPH04192059A - データ処理回路の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理回路の制御方法及びそれに使用する
データラッチ回路に関し、更に詳述すれば、二つのデー
タラッチ回路の間に論理回路を介在させたデータ処理回
路を高速動作させるための制御方法及びそれ自身高速動
作するデータラッチ回路の構成に関する。

〔従来の技術〕

第４図は従来の一般的なデータ処理回路の構成例を示す
回路図である。この従来例のデータ処理回路は、二つの
データラッチ回路の間に論理回路が直列に接続されてお
り、それぞれのデータラッチ回路が異なる２相クロツク
に同期して動作する。

第４図において、入力端子１へはデータ処理の対象とな
るデータ信号が入力される。第１のデータラッチ回路２
は入力端子１から入力されたデータ信号をクロックφ１
に同期してサンプリングしてラッチする。論理回路３は
第１のデータラッチ回路２が出力しているデータ信号を
論理処理し、その結果のデータ信号を第２のデータラッ
チ回路４へ出力する。第２のデータラッチ回路４は論理
回路３が出力しているデータ信号をクロックφ２に同期
してサンプリングしてラッチし、出力端子５へ出力する
。

第１のデータラッチ回路２の構成は以下の如（である。

入力端子１は第１のゲートであるトランスミッションゲ
ート（Ｎｃｈ　）ランジスタ）　２ａの入力端に接続さ
れており、トランスミッションゲート２ａの出力端はイ
ンバータ２ｂの入力端に接続されている。

インバータ２ｂの出力端はインバータ２Ｃの入力端に接
続されており、このインバータ２Ｃの出力端はトランス
ミッションゲー）２ｄの入力端に接続されると共に論理
回路３への出力ラインになっている。

そして、トランスミッションゲート２ｄの出力端がトラ
ンスミッションゲート２ａの出力端とインバータ２ｂの
入力端との間に接続されている。

なお、両トランスミッションゲー）２ａ、　２ｄのゲー
ト端子にはクロックφ１が与えられている。また、両イ
ンバータ２ｂ、　２ｃはバッファ回路を構成している。

論理回路３は複数のＮＡＮＤゲート３ａ、　８ｂ、　３
ｃにて構成されており、第１のデータラッチ回路２の出
力端がＮＡＮＤゲート３ａの一方の入力端に、このＮＡ
ＮＤゲート３ａの出力端がＮＡＮＤゲート３ｂの一方の
入力端に、このＮＡＮＤゲー）３ｂの出力端がＮＡＮＤ
ゲート３Ｃの一方の入力端にそれぞれ接続され、ＮＡＮ
Ｄゲー）３ｃの出力端が第２のデータラッチ回路４への
出力ラインになっている。そして、論理回路３は第１の
データラッチ回路２がラッチしているデータ信号を入力
してＮＡＮＤゲー）３ａ、　３ｂ、　３ｃにて所定の論
理処理を施した結果のデータ信号を第２のデータラッチ
回路４へ出力する。

第２のデータラッチ回路４の構成は以下の如くである。

論理回路３の出力はトランスミッションゲート（Ｎｃｈ
　）ランジスタ）　４ａの入力端に接続されており、ト
ランスミッションゲート４ａの出力端はインバータ４ｂ
の入力端に接続されている。インバータ４ｂの出力端は
インバータ４Ｃの入力端に接続されており、このインバ
ータ４Ｃの出力端はトランスミッションゲート４ｄの入
力端に接続されつと共に出力バッファ４ｅの入力端に接
続されている。この出力バッファ４ｅの出力端が第２の
データラッチ回路４の出力ラインになっていて出力端子
５に接続されている。

そして、トランスミッションゲー）４ｄの出力端がトラ
ンスミッションゲート４ａの出力端とインバータ４ｂの
入力端との間に接続されている。

なお、両トランスミッションゲート４ａ、　４ｄのゲー
ト端子にはクロックφ２が与えられている。また、両イ
ンバータ４ｂ、　４ｃはバッファ回路を構成している。

このような従来のデータ処理回路の動作は以下の如くで
ある。

第１のデータラッチ回路２は、入力端子１へ与えられて
いるデータ信号をクロックφ１がハイレベルである期間
においてサンプリングしてクロックφ１が次にハイレベ
ルになるまでラッチしている。そして、論理回路３は第
１のデータラッチ回路２が出力しているデータ信号をク
ロックφ２が次にハイレベルになるまでの間に処理して
出力する。第２のデータラッチ回路４では、クロックφ
２が次にハイレベルに転じた時点で論理回路３が出力し
ているデータをサンプリングしてクロックφ２が次にハ
イレベルになるまでラッチし、出力端子５へ出力する。

即ち、第４図に示されているデータ処理回路は、クロッ
クφ１がハイレベルである期間の入力端子１へへの入力
データ信号をサンプリングし、論理処理を施し、クロッ
クφ２の次のローレベルからハイレベルの立上がりに同
期して出力端子５へ出力する。

次にデータラッチ回路の動作を第１のデータラッチ回路
２を例として説明する。

クロックφ１がハイレベルである期間はトランスミッシ
ョンゲー）２ａはアクティブになっており、入力端子１
に与えられているデータ信号はトランスミッションゲー
ト２ａを通過してインバータ２ｂへ伝えられる。そして
、インバータ２ｂはトランスミッションゲー）２ａを通
過して伝えられたデータ信号を反転して出力するので、
インバータ２ｃへはデータ信号の負論理が伝えられる。

更に、インバータ２ｃはインバータ２ｂから伝えられた
データ信号を反転して出力するので、インバータ２ｃの
出力はデータ信号の正論理になり、これが第１のデータ
ラッチ回路２の出力になる。

またこのクロックφ１がハイレベルである期間はトラン
スミッションゲー）２ｄはノンアクティブになっており
、インバータ２ｃの出力がインバータ２ｂの入力端へ戻
されることはない。従って、インバータ２ｃの出力がト
ランスミッションゲート２ａの出力と衝突するという事
態は生じない。

クロックφ１が次にハイレベルからローレベルに転じる
と、トランスミッションゲート２ａはノンアクティブに
なり、トランスミッションゲート２ｄはアクティブにな
る。従って、入力端子１へ入力されるデータ信号には拘
わらず、インバータ２ｃの出力がトランスミッションゲ
ート２ｄを経由してインバータ２ｂの入力端へ戻される
ので、インバータ２Ｃの出力、即ち第１のデータラッチ
回路２の出力はクロックφｌがローレベルに転ｑる以前
の状態に維持される。換言すれば、クロックφ１がハイ
レベルであった期間に入力端子１へ入力されていたデー
タ、信号が第１のデータラッチ回路２によりラッチされ
る。

クロックφ１が次にローレベルからハイレベルへ立上が
る時点で上述の状態は解消され、第１のデータラッチ回
路２は入力端子１へ入力されているデータ信号を再び論
理回路３へ出力する状態になる。

第２のデータラッチ回路４の動作も同様である。

次に、第４図に示されている回路を５０ＭＨｚの基本ク
ロックで動作させた場合のタイミングについて、第５図
のタイミングチャートを参照して説明する。なお、デー
タ信号が論理ゲートを１段通過するために必要な時間を
２ｎｓとする。

第５図において、（ａ）に示す基本クロックは５０ＭＨ
ｚであるので、その１サイクルは２０ｎｓである。また
、（ｂ）及び（Ｃ）に示すクロックφ１とφ２とは共に
基本クロックを分周したノンオーバラップクロックとじ
て生成されており、１サイクルは共に４０ｎｓである。

第５図（ｄ）は、入力端子１と第１のデータラッチ回路
２との間のノード３１におけるデータの波形、同（ｅ）
は第１のデータラッチ回路２と論理回路３との間のノー
ド３２における第１のデータラッチ回路２の出力波形、
同（ｆ）は論理回路３と第２のデータラッチ回路４との
間のノード３３における論理回路３の出力波形、同（ｊ
）は第２のデータラッチ回路４と出力端子５との間のノ
ード３４における第２のデータラッチ回路４の出力波形
である。

クロックφ１の立上がり時点で入力端子１に与えられて
いるノード３１のデータ信号の波形（ｄ）はＧｎｓ後に
第１のデータラッチ回路２から出力され、ノード３２の
波形（ｅ）となる。このノード３２の波形（ｅ）は６ｎ
ｓ後のクロックφ１がローレベルに転じた後の期間にお
いて論理回路３から出力され、ノード３３の波形（ｆ）
になる。

ここで、論理回路３のＮＡＮＤゲー）３ａ、　３ｂ、　
３ｃの他方の入力へは全てハイレベルの信号が入力され
ているものとする。

クロックφ２がローレベルからハイレベルに転じた時点
で、論理回路３が出力しているデータ信号は第２のデー
タラッチ回路４に取込まれ、クロックφ２の立上がりか
ら８ｎｓ後にノード３４の波形（ｊ）を出力する。

〔発明が解決しようとする課題〕

以上のように、従来のデータ処理回路においては、入力
端子１はクロックφ１がハイレベルである期間において
、論理回路３はクロックφ１１φ２が共にローレベルで
ある期間において、第２のデータラッチ回路４はクロッ
クφ２がローレベルである期間においてそれぞれ動作す
るようにクロックの期間が割当てられている。従って、
データ処理回路は基本クロックの２クロツクサイクルに
つき１データを処理することになる。

ところで、このようなデータ処理回路を高速で動作させ
るためにはクロックの周波数を高くする必要がある。し
かし、近年では可能な限りクロック周波数は高（されて
おり、現状以上にクロック周波数を高くすることは事実
上困難になっている。

しかも、高周波数のクロックはシステム設計の面におい
ても困難を伴う。

本発明はこのような事情に鑑みてなされたものであり、
クロック周波数を高くすることなく、データ処理回路を
高速動作させることを可能とした制御方法及び高速動作
可能なデータ処理回路を実現するためのデータラッチ回
路の提供を目的とする。

〔課題を解決するための手段〕

本発明の第１の発明であるデータ処理回路の制御方法は
、論理回路の入力側と出力側それぞれに接続されている
データラッチ回路を個別に制御するクロック双方のレベ
ルを、両データラッチ回路が共に入力信号をサンプリン
グするレベルに所定期間にわたって維持するように制御
する。

また、本発明の第２の発明であるデータラッチ回路は、
入力信号を回路内へ導通させるか否かを制御する第１の
ゲートの出力端をそのまま出力端とし、データ信号をラ
ッチするためのバッファ回路の入力端とこのバッファ回
路の出力を導通させる第２のゲートの出力端とを第１の
ゲートの出力端に接続する構成を採っている。

〔作用〕

本発明のデータ処理回路の制御方法では、論理回路の入
出力両側に接続されているデータラッチ回路が所定期間
にわたって同時に入力信号をサンプリングする状態にな
るため、所定の期間の内に、入力側のデータラッチ回路
がサンプリングした信号が論理回路により処理され、出
力側のデータラッチ回路にラッチされて出力される。

また本発明のデータラッチ回路では、入力信号を回路内
へ導通させる第１のゲートの出力端がそのまま出力端に
なっているので、データ信号のサンプリング時には入力
されたデータ信号が第１のゲートによる遅延のみでその
まま出力され、データ信号のラッチ時にはバッファ回路
にラッチされた信号が第２のゲートから出力される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

まず、第１の発明であるデータ処理回路の制御方法につ
いて説明する。

この第１の発明のデータ処理回路の制御方法は第４図に
示した従来のデータ処理回路に対して適用される。

以下、第１の発明のデータ処理回路の制御方法を第４図
に示されているデータ処理回路に適用した場合の波形を
示す第１図のタイミングチャートを参照して説明する。

本発明では、第１図（ｂ）及び（Ｃ）に示す如くクロッ
クφ１及びクロックφ２の周期は第１図（ａ）に示され
ている基本クロックと同一であり、クロックφｌは基本
クロックに対する位相差が０、クロックφ２は基本クロ
ック及びクロックφ１に対する位相差が９０°となって
いる。

クロックφ１のローレベルからハイレベルへの立上がり
において、入力端子１へ入力されている第１図（ｄ）に
示すノード３１の波形はｅｎｓ後に第１のデータラッチ
回路２から出力されて第１図（ｅ）に示すノード３２の
波形になる。この第１のデータラッチ回路２から出力さ
れた波形は、Ｓｎｓ後のクロックφ１がローレベルにな
っている期間において論理回路３から出力されて第１図
げ）に示すノード３３の波形になる。

この時点ではクロックφ２は既にハイレベルになってお
り、第２のデータラッチ回路４は論理回路３が出力して
いるノード３３における波形をサンプリングしＢｎｓ後
に第１図（ｇ）に示すノード３４における波形を出力す
る。

ここで、ＮＡＮＤゲート３ａ、　３ｂ、　３ｃの他方の
入力は全てハイレベルであるとする。

従来例では、入力端子１へのデータ信号の入力から出力
端子５へのデータ信号の出力までに２８ｎｓを要し、基
本クロックの２サイクルを必要としていた。しかし、本
発明のデータ処理回路の制御方法によれば、入力端子１
へのデータ信号の入力から出力端子５へのデータ信号の
出力までは２０ｎｓで済み、基本クロックの１サイクル
で１データの処理を完了することが出来る。

次に、本発明の第２の発明であるデータラッチ回路につ
いて説明する。

第２図は本発明のデータラッチ回路である第１のデータ
ラッチ回路２及び第２のデータラッチ回路４と前述の第
４図に示されている従来例と同様の論理回路３とを用い
てデータ処理回路を構成した場合の回路図であり、第５
図に示したクロックφ１またはクロックφ２のいずれか
一方と同一のクロックに同期して動作する。

なお、第２図中、第４図の従来例と同一符号は同一、又
は相当部分を示す。

第２図において、入力端子１へはデータ処理の対象とな
るデータ信号が人力される。本発明のデータラッチ回路
である第１のデータラッチ回路２は入力端子１から入力
されたデータ信号をクロックφ１のタイミングでサンプ
リングしてラッチする。論理回路３は第１のデータラッ
チ回路２にラッチされているデータ信号を論理処理し、
処理結果のデータ信号を本発明のデータラッチ回路であ
る第２のデータラッチ回路４へ出力する。第２のデータ
ラッチ回路４では論理回路３が出力したデータ信号をク
ロックφ１のタイミングでラッチして出力端子５へ出力
する。

本発明４のデータラッチ回路である第１のデータラッチ
回路２の構成は以下の如（である。

入力端子１は第１のゲートであるトランスミッションゲ
ー）　（Ｎｃｈ　）ランジスタ）　２ａの入力端に接続
されており、トランスミッションゲー）２ａの出力端は
そのまま論理回路３への出力ラインになっている。そし
てこのトランスミッションゲート２ａの出力端と論理回
路３とを接続するラインの論理回路８寄りがインバータ
２ｂの入力端に接続されている。インバータ２ｂの出力
端はインバータ２Ｃの入力端に接続されており、このイ
ンバータ２Ｃの出力端が第２にゲートであるトランスミ
ッションゲー）２ｄの入力端に接続されており、同出力
端がトランスミッションゲー）２ａの出力端と論理回路
３とを接続するラインのトランスミッションゲート２ａ
寄りに接続されている。

なお、両トランスミッションゲー）２ａ、　２ｄのゲー
ト端子にはクロックφ１が与えられている。また、両イ
ンバータ２ｂ、　２ｃはバッファ回路を構成している。

論理回路３は従来例同様に複数のＮＡＮＤゲート３ａ。

３ｂ＋　３ｃ等にて構成されており、第１のデータラッ
チ回路２の出力端がＮＡＮＤゲー）３ａの一方の入力端
に、このＮＡＮＤゲート３ａの出力端がＮＡＮＤゲート
３ｂの一方の入力端に、このＮＡＮＤゲート３ｂの出力
端がＮＡＮＤゲー）３ｃの一方の入力端にそれぞれ接続
され、ＮＡＮＤゲート３ｃの出力端が第２のデータラッ
チ回路４への出力ラインになっている。そして、論理回
路３は第１のデータラッチ回路２がラッチしているデー
タ信号を人力してＮＡＮＤゲート３ａ、　３ｂ、　３ｃ
にて所定の論理処理を施した結果のデータ信号を第２の
データラッチ回路４へ出力する。

第２のデータラッチ回路４の構成は以下の如くである。

論理回路３の出力は第１のトランスミッションゲー）　
（Ｎｃｈ　）ランジスタ）　４ａの入力端に接続されて
おり、トランスミッションゲート４ａの出力端は出力バ
ッファ４ｅの入力端に接続されている。そして、出力バ
ッファ４ｅの入力端にはインバータ４ｂの入力端が接続
されている。インバータ４ｂの出力端はインバータ４Ｃ
の入力端に接続されており、このインバータ４Ｃの出力
端は第２のトランスミッションゲート４ｄの入力端に接
続されている。このトランスミッションゲー）４ｄの出
力端がトランスミッションゲー）４ａの出力端に接続さ
れている。

なお、両トランスミッションゲート４ａ、　４ｄのゲー
ト端子にはクロックφ１が与えられており、また、両イ
ンバータ２ｂ、　２ｃはバッファ回路を構成している。

そして、第２のデータラッチ回路４の出力側に出力バッ
ファ４ｅが接続されている以外は第１のデータラッチ回
路２と第２のデータラッチ回路４との構成は同一である
。

次に本発明のデータラッチ回路の動作を第１のデータラ
ッチ回路２を例として説明する。

クロックφ１がハイレベルである期間はトランスミッシ
ョンゲート２ａはアクティブになっており、入力端子１
に与えられているデータ信号はトランスミッションゲー
ト２ａを通過して論理回路３へそのまま伝えられると共
にインバータ２ｂへも伝えられる。インバータ２ｂはト
ランスミッションゲート２ａを通過して伝えられたデー
タ信号を反転して出力するので、インバータ２Ｃへはデ
ータ信号の負論理が伝えられる。インバータ２Ｃはイン
バータ２ｂから伝えられたデータ信号を反転して出力す
るので、インバータ２Ｃの出力はデータ信号の正論理に
なり、これがトランスミッションゲート２ｄへ伝えられ
る。

しかし、クロックφ１がハイレベルであるのでトランス
ミッションゲート２ｄはノンアクティブである。このた
めトランスミッションゲート２ａの出力がトランスミッ
ションゲー）２ｄを経由してトランスミッションゲート
２ａの出力端へ戻されることはな（、従ってトランスミ
ッションゲート２ｄの出力とトランスミッションゲート
２ａの出力とが衝突するという事態は生じない。

クロックφｌが次にハイレベルからローレベルに転じる
と、トランスミッションゲート２ａはノンアクティブに
なり、トランスミッションゲート２ｄはアクティブにな
る。従って、入力端子１へ入力されるデータ信号には拘
わらず、インバータ２Ｃの出力がトランスミッションゲ
ー）２ｄを経由してトランスミッションゲート２ａの出
力端へ戻されるので、トランスミッションゲー）２ａの
出力、即ち第１のデータラッチ回路２の出力はクロック
φ１がローレベルに転じる以前の状態に維持される。換
言すれば、クロックφ１がハイレベルであった期間に入
力端子１へ入力されていたデータ信号が第１のデータラ
ッチ回路２によりラッチされる。

クロックφ１が次にローレベルからハイレベルへ立上が
る時点で上述の状態は解消され、第１のデータラッチ回
路２は入力端子１へ入力されているデータ信号を再び論
理回路３へ出力する状態になる。

第２のデータラッチ回路４の動作も同様である。

このような本発明のデータラッチ回路である第１のデー
タラッチ回路２及び第２のデータラッチ回路４の間にデ
ータ処理回路を介装させたデータ処理回路の動作は以下
の如くである。

第１のデータラッチ回路２は、入力端子１へ与えられて
いるデータ信号をクロックφ１がハイレベルである期間
においてはトランスミッションゲート２ａのみを通過さ
せて論理回路３へ出力する。

この第１のデータラッチ回路２をデータ信号が通過する
のに要する時間は２ｎｓである。

そして、論理回路８は第１のデータラッチ回路２が出力
しているデータ信号を８個のＮＡＮＤゲート３ａ、　３
ｂ、　３ｃにより処理して出力する。この論理回路３で
のデータ処理に要する時間は６ｎｓである。

この時点でクロックφ１はまだハイレベルであるので、
第２のデータラッチ回路４では、論理回路３が出力して
いるデータをトランスミッションゲート４ａ及び出力バ
ッファ４ｅを通じてａカ端子５へ出力する。従って、デ
ータ信号が入力端子１に入力された時点から出力端子５
へ出力されるまでに要する時間は１２ｎＳである。

即ち、第２図に示されているデータ処理回路は、クロッ
ク−φ１がハイレベルでる間の出力端子５からの入力信
号をサンプリングし、論理処理を施し、クロックφ２が
次にローレベルからハイレベルに立上がるまでに出力端
子５へ出力する。このため、第２図に示されているデー
タ処理回路が複数直列接続されているような場合には、
次段のデータ処理回路がクロックφ２がハイレベルに転
じた時点でデータ信号をサンプリングすることが可能に
なり、また更に次段のデータ処理回路はクロックφ１が
次にハイレベルに転じた時点でデータ信号をサンプリン
グすることが可能になる。

次に、第２図に示されている回路を５０ＭＨ２の基本ク
ロックで動作させた場合のタイミングについて、第３図
のタイミングチャートを参照して説明する。なお、デー
タ信号が論理ゲートを１段通過するために必要な時間を
２ｎｓとする。

第８図において、（ａ）に示す基本クロックは５０ＭＨ
ｚであるので、その１サイクルは２Ｏｎｓ幅である。

また、（ｂ）及び（Ｃ）に示すクロックφ１とφ２とは
共に基本クロックを分周したノンオーバラップクロック
として生成されており、１サイクルは４０ｎｓ幅である
。

第３図（ｄ）は、入力端子１と第１のデータラッチ回路
２との間のノード３１におけるデータの波形、同（ｅ）
は第１のデータラッチ回路２と論理回路３との間のノー
ド３２における第１のデータラッチ回路２の出力波形、
同げ）は論理回路３と第２のデータラッチ回路４との間
のノード３３における論理回路３の出力波形、同（ｌは
第２のデータラッチ回路４と出力端子５との間のノード
３４における第２のデータラッチ回路４の出力波形であ
る。

クロックφ１の立上がり時点で入力端子１に与えられて
いるノード３１のデータ信号の波形（ｄ）は第１のデー
タラッチ回路２内においてはトランスミッションゲート
２ａのみを通過してＺｎｓ後に第１のデータラッチ回路
２から出力され、ノード３２の波形（ｅ）となる。この
ノード３２の波形（ｄ）はｅｎｓ後のクロックφ１がロ
ーレベルに転じた後の期間において論理回路３から出力
され、ノード３３の波形（ｆ）になる。

ここで、論理回路３のＮＡＮＤゲー）３ａ、　３ｂ、　
３ｃの他方の入力へは全てハイレベルの信号が入力され
ているものとする。

この時点でクロックφ１はまだハイレベルであるので、
第２のデータラッチ回路４では、論理回路３が出力して
いるデータをトランスミッションゲー）４ａ及び出力バ
ッファ４ｅを通じて出力端子５ヘノード３４の波形（ｊ
）を出力する。この第２のデータラッチ回路４を信号が
通過するのに要する時間は４ｎｓである。従って、デー
タ信号が入力端子ｌに入力された時点から出力端子５へ
出力されるまでに要する時間は１２ｎｓである。

即ち、第２図に示されているデータ処理回路は、クロッ
クφ１がハイレベルでる間の出力端子５からの入力信号
をサンプリングし、論理処理を施し、クロックφ２が次
にローレベルがらハイレベルに立上がるまでに出力端子
５へ出力する。このため、第２図に示されているデータ
処理回路が複数直列接続されているような場合には、次
段のデータ処理回路がクロックφ２がハイレベルに転じ
た時点でデータ信号をサンプリングすることが可能にな
り、また更に次段のデータ処理回路はクロックφ１が次
にハイレベルに転じた時点でデータ信号をサンプリング
することが可能になる。

〔発明の効果〕

以上に詳述した如く、本発明の第１の発明のデータ処理
回路の制御方法によれば、従来のデータラッチ回路及び
それを使用したデータ処理回路を従来に比して２倍の速
度で動作させることが可能になる。

また本発明の第２の発明のデータラッチ回路によれば、
基本クロックの１サイクルの間に１データの処理が可能
になる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理回路の制御方法を実施
した場合のデータ処理回路の動作状態を示すタイミング
チャート、第２図は本発明のデータラッチ回路を用いて
データ処理回路を構成した場合の回路図、第３図はその
動作状態を示すタイミングチャート、第４図は従来のデ
ータラッチ回路を用いて構成されているデータ処理回路
を示す回路図、第５図はその動作状態を示すタイミング
チャートである。 ２．４・・・データラッチ回路　　３・・・論理回路２
ａ、　２ｄ、　４ａ、　４ｄ・・・トランスミッション
ゲート２ｂ、　２ｃ、　４ｂ、　４ｃ・・・インバータ
なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）処理対象のデータ信号を第１のクロックに同期し
   てサンプリングしてラッチする第１のデータラッチ回路
   と、 該第１のデータラッチ回路がラッチしているデータ信号
   を入力してデータ処理を行う論理回路と、 該論理回路の出力信号を第２のクロックに同期してサン
   プリングしてラッチして出力する第２のデータラッチ回
   路とを備えたデータ処理回路の制御方法において、 前記データ信号が少なくとも前記論理回路の入力端から
   出力端へ伝えられるために必要な時間以上に亙って、前
   記両クロックをレベルに維持することを特徴とするデー
   タ処理回路の制御方法。
2. （２）制御信号のレベルに応じて入力信号の導通を制御
   する第１のゲートと、 入力端が前記第１のゲートの出力端に接続され、出力端
   が前記制御信号のレベルに応じて前記第１のゲートとは
   逆論理で信号の導通を制御する第２のゲートを介して前
   記第１のゲートの出力端に接続されたバッファ回路とを
   備え、 前記第１のゲートが導通状態である間は入力信号を前記
   第１のゲートを介してサンプリングして出力し、前記第
   １のゲートが非導通状態に転じた場合にその時点の入力
   信号のレベルを前記バッファ回路及び導通状態に転じた
   前記第２のゲートを介して出力すべくなしてあるデータ
   処理回路に使用するデータラッチ回路において、 前記第１のゲートの出力端を自身の出力端としてあるこ
   とを特徴とするデータ処理回路に使用するデータラッチ
   回路。