KR20040001093A

KR20040001093A - 펄스형 노이즈 제거용 디지털 회로

Info

Publication number: KR20040001093A
Application number: KR1020020036175A
Authority: KR
Inventors: 최충현
Original assignee: 엘지전자 주식회사
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2004-01-07

Abstract

본 발명은 목적은 외부 또는 내부의 노이즈에 민감하게 반응하는 회로에 대해 클럭 타이밍 및 디지털 로직을 이용하여 해당 노이즈를 제거하기 위한 것으로, 기본 클럭의 타이밍을 설정된 지연시간만큼 지연시키기 위한 다수개의 클럭지연 수단과; 각 클럭지연 수단에 의해 지연된 클럭 타이밍에 각각 맞춰 외부에서 입력되는 신호를 래치시키기 위한 다수개의 신호 래치 수단과; 각 신호 래치 수단에 의해 래치된 신호들의 조합을 논리곱 연산하기 위한 다수개의 논리곱 연산 수단과; 논리곱 연산 수단들의 연산 결과를 논리합 연산하기 위한 논리합 연산 수단과; 논리합 연산 수단의 연산 결과를 래치시켜 외부의 신호처리부로 전달하기 위한 최종단 신호 래치 수단을 포함하여 이루어지며, 클럭 타이밍에 발생할 수 있는 내/외부의 펄스형 노이즈에 영향을 받지 않는 신호처리가 가능하게 된다.

Description

펄스형 노이즈 제거용 디지털 회로 {Digital circuit to remove pulse-type noises}

본 발명은 입력신호의 노이즈(Noise) 제거 회로에 관한 것으로, 보다 상세하게는 외부 또는 내부의 노이즈에 민감하게 반응하는 회로에서 노이즈를 제거하기에 적당하도록 한 펄스형 노이즈 제거용 디지털 회로에 관한 것이다.

일반적으로 입력되는 신호를 시스템 내부의 클럭에 동기시켜 처리하는 회로 구성은 통신시스템 등에 널리 쓰이는데, 이 회로는 내부 또는 외부의 노이즈에 민감한 경우가 많다.

도1은 종래기술에 따른 신호처리시 동기를 위한 클럭 처리 디지털 회로의 블록도이다. 도1에서 ⓐ는 입력신호이고, ⓑ는 동기 클럭이며, ⓒ는 래치된 신호이다.

이러한 구성에 따르면, 신호 입력시 내부에서 사용하는 동기클럭(ⓑ)으로 동작하는 D-플립플롭(10)을 이용하여 입력신호(ⓐ)를 래치하고, 이후 신호처리부(20)에서 시스템 내부의 동기 클럭(ⓑ)에 맞추어 래치된 신호(ⓒ)를 처리한다.

도2는 펄스형 노이즈 발생으로 인해 그릇된 정보가 래치되는 경우를 예시한 것이다.

만일 클럭(ⓑ)의 상승 에지, 즉 D-플립플롭(10)이 입력신호(ⓐ)를 래치하는 시점에서 입력신호(ⓐ)에 순간적인 펄스형 노이즈('A')가 첨가된다면, D-플립플롭(10)은 그릇된 정보('B')를 래치하게 되며, 이후의 신호처리부(20) 또한 그릇된 정보를 전달받게 되어 신호처리에 오류가 발생한다.

이처럼 종래기술은 내부 또는 외부에서 펄스형 노이즈가 첨가될 때 입력신호를 그릇되게 래치하게 됨으로써 신호처리에 오류가 발생되는 문제가 있다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 외부 또는 내부의 노이즈에 민감하게 반응하는 회로에 대해 클럭 타이밍 및 디지털 로직을 이용하여 해당 노이즈를 제거하도록 된 펄스형 노이즈 제거용 디지털 회로를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 펄스형 노이즈 제거용 디지털 회로는, 기본 클럭의 타이밍을 설정된 지연시간만큼 지연시키기 위한 다수개의 클럭지연 수단과; 상기 각 클럭지연 수단에 의해 지연된 클럭 타이밍에 각각 맞춰 외부에서 입력되는 신호를 래치시키기 위한 다수개의 신호 래치 수단과; 상기 각 신호 래치 수단에 의해 래치된 신호들의 조합을 논리곱 연산하기 위한 다수개의 논리곱 연산 수단과; 상기 논리곱 연산 수단들의 연산 결과를 논리합 연산하기 위한 논리합 연산 수단과; 상기 논리합 연산 수단의 연산 결과를 래치시켜 외부의 신호처리부로 전달하기 위한 최종단 신호 래치 수단을 포함하는 것을 그 특징으로 한다.

도1은 종래기술에 따른 클럭 처리용 디지털 회로의 블록도.

도2는 종래기술에 따른 펄스형 노이즈 발생시 신호 타이밍도.

도3은 본 발명의 실시예에 따른 펄스형 노이즈 제거용 디지털 회로의 블록도.

도4는 본 발명의 실시예에 따른 펄스형 노이즈 발생시 신호 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

51, 52, 53 : 지연버퍼 54, 55, 56, 61 : D-플립플롭

57, 58, 59 : 논리곱 게이트 60 : 논리합 게이트

62 : 신호처리부

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

도3은 본 발명의 실시예에 따른 펄스형 노이즈 제거용 디지털 회로의 블록도이다.

도3에 따르면, 본 실시예의 회로는 클럭 타이밍을 지연시키는 3개의 지연버퍼(51, 52, 53), 입력되는 신호를 인가되는 클럭 타이밍에 맞춰 래치시키는 4개의 D-플립플롭(54, 55, 56, 61), 입력되는 신호들을 논리곱 연산하는 논리곱 게이트(57, 58, 59), 입력되는 신호들을 논리합 연산하는 논리합 게이트(60)로 구성되어 입력신호에 첨가된 펄스형 노이즈를 제거한다. 펄스형 노이즈가 제거된 신호는 최종적으로 신호처리부(62)로 전달되어 이후의 처리과정에 따라 처리된다.

각 D-플립플롭(54, 55, 56, 61)은 포지티브 에지 트리거드 D-타입 플립플롭으로 구현하며, 각 논리곱 게이트(57, 58, 59)는 2입력형으로 구현하고, 논리합 게이트(60)는 3입력형으로 구현한다.

내부에서 사용하는 클럭을 2개의 지연버퍼(51, 52)를 거치게 함으로써, 서로 다른 클럭 타이밍을 가지는 3개의 클럭(CLK1, CLK2, CLK3)을 생성한다. CLK1은 내부에서 사용하는 기본 클럭으로 지연되지 않은 것이고, CLK2는 하나의 지연버퍼(51)를 거친 클럭이며, CLK3은 2개의 지연버퍼(51)(52)를 거친 클럭이다.

이러한 지연의 결과로 CLK2의 클럭 타이밍이 CLK1과 비교할 때 지연버퍼의 특성에 따른 지연시간만큼 늦게 되고, 마찬가지로 CLK3은 CLK2에 비해 지연시간만큼 늦은 클럭 타이밍을 갖게 된다.

입력되는 신호(ⓘ)를 서로 다른 3개의 클럭(CLK1, CLK2, CLK3)으로 각각 동작하는 3개의 D-플립플롭(54, 55, 56)을 이용하여 래치하게 되면, 그 결과로 3개의 래치된 신호(ⓗ, ⓚ, ⓜ)가 만들어진다.

래치된 신호(ⓗ, ⓚ, ⓜ)의 조합이 3개의 논리곱 게이트(57, 58, 59)를 거치도록 한다. 제1 논리곱 게이트(57)는 제1 D-플립플롭(54)과 제2 D-플립플롭(55)에서 각각 래치된 신호(ⓗ, ⓚ)를 논리곱 연산하고, 제2 논리곱 게이트(58)는 제2 D-플립플롭(55)과 제3 D-플립플롭(56)의 출력(ⓚ, ⓜ)을 논리곱 연산하며, 제3 논리곱 게이트(59)는 제1 D-플립플롭(54)과 제3 D-플립플롭(56)의 출력(ⓗ, ⓜ)을 논리곱 연산한다.

3개의 논리곱 게이트(57, 58, 59)에서 각각 연산된 결과는 논리합게이트(60)에 의해 논리합 연산된다. 그러면 래치된 신호들(ⓗ, ⓚ, ⓜ) 중에서 다른 두 신호와 일치하지 않는 신호(즉, 두 신호는 로직 하이이나 한 신호가 로직 로우이거나 또는 그 반대의 경우)는 배제된 신호(ⓝ)가 발생된다. 따라서 논리합 게이트(60)의 출력(ⓝ)은 입력신호(ⓘ)에 첨가된 노이즈가 제거된 상태로 된다.

논리합 게이트의 출력(ⓝ)을 최적의 타이밍을 갖도록 지연시킨 클럭(CLK4)으로 동작하는 제4 D-플립플롭(60)에 의해 래치시킨다. 이처럼 래치된 신호(ⓟ)를 신호처리부(62)가 처리하며, 이때 신호처리부(62)도 CLK4에 맞춰 동작한다.

여기서 최적의 타이밍을 갖도록 지연시킨 클럭이란, 신호들이 3개의 논리곱 게이트(57, 58, 59)와 논리합 게이트(60)를 거치면서 발생되는 지연을 고려하여 제4 D-플립플롭(60)이 노이즈가 제거된 신호(ⓝ)를 정확히 래치할 수 있도록 CLK3을 적절한 지연시간을 가지는 제3 지연버퍼(53)를 거치게 한 후의 클럭(CLK4)을 말한다.

어느 시점에 순간적인 펄스형 노이즈가 발생했다고 가정할 때, 3개의 서로 다른 클럭 타이밍을 가지는 3개의 D-플립플롭(54, 55, 56)에서 입력신호(ⓘ)를 각각 래치하고, 래치된 신호들(ⓗ, ⓚ, ⓜ)을 서로 비교하여 잘못된 입력신호(노이즈가 발생한 시점에서 래치된 신호)는 무시한다. 그러면 최종적으로 노이즈가 제어된 올바른 신호가 이후의 신호처리부(62)로 전달됨으로써 펄스형 노이즈로 인한 신호처리 오류를 방지할 수 있다.

도4는 입력신호에 펄스형 노이즈가 발생된 경우에 대한 각 신호의 타이밍을 예시한 것이다.

도4에 따르면, 입력신호(ⓘ)의 'A' 지점에 펄스형 노이즈가 첨가되어 있는 경우, 3개의 클럭(CLK1, CLK2, CLK3) 중에서 'A' 지점에서 상승 에지를 갖는 클럭(CLK3)으로 래치된 신호(ⓜ)는 그릇된 신호이다.

이로써 제1, 제2, 제3 논리곱 게이트(57)(58)(59)의 출력은 각각 로직 로우, 로직 로우, 로직 하이가 되며, 이 출력들의 논리합 결과는 로직 로우가 됨으로써 입력신호에 첨가된 펄스형 노이즈가 제거된다. 최적의 타이밍을 갖는 클럭(CLK4)으로 노이즈 제거된 신호(ⓝ)를 래치시키고 처리함으로써 펄스형 노이즈 발생시에도 신호처리 오류는 발생되지 않는다.

이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.

본 발명의 펄스형 노이즈 제거용 디지털 회로에 따르면, 클럭 타이밍에 발생할 수 있는 내/외부의 펄스형 노이즈에 영향을 받지 않는 신호처리가 가능하게 된다.

Claims

기본 클럭의 타이밍을 설정된 지연시간만큼 지연시키기 위한 다수개의 클럭지연 수단과;

상기 각 클럭지연 수단에 의해 지연된 클럭 타이밍에 각각 맞춰 외부에서 입력되는 신호를 래치시키기 위한 다수개의 신호 래치 수단과;

상기 각 신호 래치 수단에 의해 래치된 신호들의 조합을 논리곱 연산하기 위한 다수개의 논리곱 연산 수단과;

상기 논리곱 연산 수단들의 연산 결과를 논리합 연산하기 위한 논리합 연산 수단과;

상기 논리합 연산 수단의 연산 결과를 래치시켜 외부의 신호처리부로 전달하기 위한 최종단 신호 래치 수단을 포함하는 것을 특징으로 하는 펄스형 노이즈 제거용 디지털 회로.
제 1항에 있어서,

상기 기본 클럭을 상기 외부에서 입력되는 신호가 상기 각 논리곱 연산 수단과 논리합 연산 수단을 거치는 동안의 지연시간만큼 지연시켜 상기 최종단 신호 래치 수단 및 상기 신호처리부의 동기 클럭으로 공급하기 위한 최종단 클럭지연 수단을 더 포함하는 것을 특징으로 하는 펄스형 노이즈 제거용 디지털 회로.