KR910007809B1 - 디지탈 데이타의 왜곡 보상회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 데이타의 왜곡 보상회로

제1도는 본 발명의 구체회로도.

제2도는 제1도의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

CMP : 비교기 JK1-JK2,DF1-DF2 : 플립플롭

B1-B5 : 버퍼 OG : 오아게이트

AG : 앤드게이트 IG : 인버터

본 발명은 디지탈 데이타 처리 시스템에서 변형된 디지탈 데이타를 보상하는 회로에 관한 것으로, 특히 진폭 왜곡 또는 타이밍 지연등에 의해 변형된 디지탈 데이타를 본래의 디지탈 데이타로 보상할 수 있는 회로에 관한 것이다.

일반적으로 디지탈 데이타 처리시, 여러단의 신호처리과정을 거치면서 본래의 디지탈 데이타에 노이즈 성분이 혼입되거나 진폭 왜곡(amplitude distortion) 또는 타이밍지연(timing delay)등에 의해 디지탈 데이타가 변형되는 경우가 발생될 수 있다. 이때 상기 디지탈 데이타내에 펄스형의 노이즈가 포함될시 이를 제거하는 방법은 본원 출원인에 의해 선출원된 실용실안 등록출원 제88-6134호 개시되어 있다.

그러나 상기 개시내용은 디지탈 데이타내에 포함된 노이즈 성분은 제거할 수 있으나, 디지탈 데이타에 진폭 왜곡이나 타이밍 지연등의 왜곡에 의해 데이타가 변형된 경우에는 이를 보상할 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 진폭 왜곡 및 타이밍 지연에 의한 왜곡에 의해 디지탈 데이타가 변형되었을 시 이를 본래의 디지탈 데이타로 보상할 수 있는 회로를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 구체회로도로서, 플립플롭(JK1-JK2) 및 버퍼(B1-B3)로 구성되어 소정 배수의 샘플링 주파수를 갖는 클럭을 입력하여 샘플링 주파수를 갖는 제1클럭과 상기 제1클럭에 선행되는 제2클럭 및 지연되는 제3클럭을 발생하는 클럭 발생수단과, 비교기(CMP)로서 현재 입력되는 왜곡상태의 데이타와 왜곡이 보상된 1비트 이전의 소정 출력 디지탈 데이타의 상태를 비교 출력하는 비교수단과, 플립플롭(DF1-DF3)으로 구성되어 상기 제1-제3클럭에 의해 상기 비교수단의 출력을 각각 래치하는 데이타 래치 수단과, 오아게이트(OG) 및 앤드게이트(AG)로 구성되어 상기 래치 데이타들을 논리합 및 논리곱 연산하는 연산수단과, 버퍼(B4-B5), 인버터(IG)로 구성되어 상기 출력 디지탈 데이타가 제1상태일시 상기 논리합 연산출력을 선택하고 제2상태일시 상기 논리곱 연산출력을 선택하는 선택수단과, 플립플롭(DF4)로서 상기 제1클럭에 의해 상기 선택수단의 출력을 래치함으로서 1비트 지연되어 왜곡 보상된 상기 출력 디지탈 데이타를 발생하는 출력수단으로 구성한다.

제2도는 상기 제1도의 각부 동작파형도로서, 현재 입력되는 왜곡된 데이타와 왜곡이 보상된 1비트 이전의 데이타 상태를 비교한 후, 샘플링클럭 및 1/4비트 주기를 앞서거나 뒤진 클럭 등 3상태의 클럭으로 상기 비교데이타를 래치하며, 상기 래치데이타들을 논리합 및 논리곱 연산처리하고, 상기 연산데이타를 1비트 이전의 출력데이타 상태에 따라 선택 출력함하으로서 진폭 왜곡이나 타이밍 지연 왜곡에 의해 변형된 디지탈 데이타를 본래의 데이타로 보상할 수 있음을 도시하고 있다.

상술한 구성에 의거 본 발명을 제2도의 파형도를 참조하여 상세히 설명한다.

먼저 비교기(CMP)의 비반전단자로 인가되는 디지탈 데이타는 제2도의 (X)와 같은 형태로서, 상기 제2도의 (X)와 같은 데이타가 여러단의 신호 처리과정을 거치면서 진폭 왜곡 및 타이밍 지연 왜곡에 의해 (a)와 같이 변형되었다고 가정한다. 이때 상기 비교기(CMP)는 (a)와 같은 왜곡된 데이타를 비반전단자로 입력하고, (1)과 같이 1비트 지연되어 왜곡이 보상된 출력 디지탈 데이타를 제한하여 반전단자로 입력한다. 그러므로 비교기(CMP)는 상기 두 입력 신호를 비교하여 (b)와 같이 왜곡된 디지탈 데이타값이 클때는 "하이"신호를 출력하고, 왜곡이 보상된 출력디지탈 데이타값이 클때는 "로우"신호를 발생하여 일정한 진폭을 갖는 형태로 변형된다.

이후 디지탈 데이타의 샘플링 주파수와 동일한 제1클럭, 이 샘플링 주파수에 1/4주기 앞서는 제2클럭 및 1/4주기 지연된 제3클럭을 발생하여 상기 비교기(CMP)의 출력을 각각 래치하는데, 상기 제1-제3클럭 발생과정을 살펴본다. 먼저(C)와 같은 2배의 샘플링 주파수를 갖는 신호를 클럭으로 입력하는 J-K플립플롭(JK1-JK2)은 J-K양 입력이 공급전원(VCC)에 연결되어 있으므로 입력클럭에 따라 토글(toggle) 동작을 수행하게 된다.

즉 플립플롭(JK1)은 상기 (C)와 같은 클럭의 하강변이(negative edge)에서 동작되어 전상태의 출력에 반전된 신호를 출력하므로 제2도의 (d)와 같은 2분주 신호를 발생하는데, 이 신호는 샘플링 주파수와 동일한 제1클럭이 된다. 또한 플립플롭(JK2)은 상기 (C)와 같은 클럭의 상승변이(positive edge)에서 동작되어 2분주된 신호를 발생하는데, 출력단자(Q6) 및 반전출력단자(

)로는 제2도의 (e) 및 (f)와 같이 상기 제1클럭과 1/4주기 앞서거나 지연된 제2클럭 및 제3클럭이 발생된다.

상기 제1-3클럭은 각각 버퍼(B1-B3)를 통해 플립플롭(DF1-DF3)의 클럭으로 인가되는데, 상기 플립플롭(DF1-DF3)은 상기 비교기(CMP)의 출력을 데이타로 입력하므로서 상기 제1-제3클럭의 상태에 따라 제2도의 (g)(h)(i)와 같이 각각 데이타를 래치하게 된다. 상기 플립플롭(DF1-DF3)의 출력데이타의 상태를 살펴보면, 상기 비교기(CMP)를 통한 데이타가 왜곡되어 펄수폭이 샘플링 주기보다 크거나 작더라도 일단 상기 제1-제3클럭의 발생 시점에 따라 샘플링주기와 일치되는 펄스크기로 정형하게 된다. 이후 상기 래치데이타들은 각각 오아게이트(OG) 및 앤드게이트(AG)에 인가되어 연산되는데, 상기 오아게이트(OG)는 3상의 래치데이타들을 논리합하여 (j)과 같이 출력하고, 상기 앤드게이트(AG)는 3상태 래치 래치데이타들을 논리곱하여 (k)와 같이 출력한다.

이후 상기 오아게이트(OG) 및 앤드게이트(AG)의 출력을 최종 출력의 상태에 따라 선택하여 출력하게되는데, 먼저 최종 출력이 제1상태("로우"상태)일시에는 오아게이트(OG)의 출력을 선택하고, 제2상태("하이"상태)일시에는 앤드게이트(AG)의 출력을 선택하면 정확하게 진폭 및 타이밍 왜곡이 보상된 데이타를 선택할 수 있다. 상기와 같은 동작은 3상태 버퍼(B4,B5) 및 인버터(IG)를 이용하여 수행되는데, 상기 버퍼(B4)는 최종 데이타 출력이 "로우"상태에서 인에이블되므로 상기 오아게이트 (OG)의 출력을 플립플롭(DF4)으로 인가하며, 상기 버퍼(B5)는 최종데이타 출력이 "하이"상태일시 인버터(IG)에 의해 "로우"상태로 반전되므로 이로 인해 인에블되어 상기 앤드게이트(AG)의 출력을 플립플롭(DF4)으로 인가한다. 그러면 플립플롭(DF4)은 상기 버퍼(B1)를 통한 제1클럭이 하강변이(negative edge)에서 동작하므로 상기 비교기(CMP)로 입력되는 디지탈 데이타가 1비트 지연되어 출력하게 된다.

그러므로 상기 플립플롭(DF4)는 상기 제1클럭의 하강변이에 동기되어 진폭 및 타이밍 왜곡이 보상된 원래의 디지털 데이타를 출력하게 되는데, 이 데이타는 1비트 지연된 데이타로 다시 상기 비교기(CMP)의 진폭기준신호 및 버퍼(B4,B5)의 인에이블 신호로 인가된다.

이때 제2도에서 도시된 바와 같이(X)와 같은 본래의 디지탈 데이타와 (I)와 같은 보상 디지탈데이타간에는 1비트의 지연이 발생되는데, 이는 시스템을 통하는 전 데이타에 대해서 발생되는 것이기 때문에 데이타 처리시에 아무런 문제가 되지 않는다.

상술한 바와 같이 디지탈 데이타가 여러단의 신호처리를 거치는 과정에서 진폭이나 타이밍적으로 왜곡이 발생되어 데이타가 변형되더라도 본래의 디지탈 데이타로 보상할 수 있으므로서, 데이타 처리시 발생할 수 있는 오동작을 미연에 방지할 수 있어 시스템의 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims (1)

1. 디지탈 데이타를 처리하는 시스템에 있어서, 진폭 및 타이밍 왜곡된 입력데이타 및 왜곡 보상된 소정 출력 디지탈 데이타의 상태를 비교하여 일정 진폭으로 된 디지탈 데이타를 발생하는 비교수단과, 소정 배수의 샘플링 데이타를 분주하여 샘플링 주파수와 동일한 제1클럭 및 상기 제1클럭에 앞서거나 뒤서는 제2 및 제3클럭을 발생하는 클럭발생 수단과, 상기 제1-제3클럭에 상기 비교수단의 출력을 동기시켜 샘플링 펄스주기를 갖도록 각각 래치하는 데이타 래치수단과, 상기 래치 데이타들을 논리합 및 논리곱 연산하는 연산수단과, 상기 출력 디지탈 데이타가 제1상태일시 상기 논리합 연산출력을 선택하고, 제2상태일시 상기 논리곱 연산출력을 선택하는 선택수단과, 상기 제1클럭에 동기시켜 상기 선택수단의 출력을 래치함으로서 진폭 및 타이밍 왜곡이 보상된 상기 출력 디지탈 데이타를 출력하는 출력수단으로 구성됨을 특징으로 하는 디지탈 데이타의 왜곡 보상회로.

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