KR100366793B1 - 쉬프트 레지스터를 이용한 펄스열 생성장치 - Google Patents

Abstract

본 발명은 N 비트 쉬프트 레지스터와 N-1 비트 쉬프트 레지스터를 이용하여 펄스 폭이 T인 단일 펄스 또는 임의 주기를 갖는 펄스열로부터 주기가 N(N-1)T인 펄스열을 생성하기에 적당하도록 한 쉬프트 레지스터를 이용한 펄스열 생성장치를 제공하기 위한 것으로, 비트 쉬프트 제어단과 비스 쉬프트단을 구비한 장치에 있어서, 비트 쉬프트 제어단은 입력되는 펄스열을 기준클럭에 따라 리타이밍하는 제1 D-플립플롭과; 특정 논리값을 상기 리타이밍된 펄스열의 일정위치에서 반전시켜 출력하는 제2 D-플립플롭 및 논리부정 게이트와; 상기 제1 D-플립플롭에서 출력되는 펄스열과 상기 제2 D-플립플롭 및 논리부정 게이트에서 출력되는 논리값을 논리곱 연산한 결과로 쉬프트 시작위치를 지정하는 논리곱 게이트을 포함하여 이루어져, 펄스열 생성을 위한 장치의 설계시 게이트의 수를 줄일 수 있고 동기식 광전송 시스템에서 프레임 펄스로부터 시스템 제어에 필요한 각종의 펄스열을 용이하게 생성하며, 단일 펄스 또는 임의 주기의 펄스열을 이용하여 다양한 주기의 펄스열을 생성할 수 있다.

Description

쉬프트 레지스터를 이용한 펄스열 생성장치 {Apparatus for pulse sequence generation using Shift Register}

본 발명은 펄스열 생성장치에 관한 것으로, 특히 N 비트 쉬프트 레지스터(Shift Register)와 N-1 비트 쉬프트 레지스터를 이용하여 펄스 폭이 T인 단일 펄스 또는 임의 주기를 갖는 펄스열로부터 주기가 N(N-1)T인 펄스열을 생성하기에 적당하도록 한 쉬프트 레지스터를 이용한 펄스열 생성장치에 관한 것이다.

일반적으로 디지털 회로에서 펄스열들은 각종 제어신호 또는 기준신호 등으로 이용된다.

이러한 펄스열 생성에 대한 종래기술을 설명한다.

먼저, 도1은 종래기술에 의한 펄스열 생성장치의 블록구성도이고, 도2는 도1에 의한 장치의 각 신호 타이밍도이다.

종래에는 기준클럭을 적정 주기를 갖는 저속 클럭으로 분주하는 클럭분주 회로를 이용한다.

즉, 상기 도1에 도시된 바와 같이 구성되는 펄스열 생성장치에서 클럭분주단(10)을 이용하여 입력되는 클럭을 분주하게 된다. 상기 클럭분주단(10)은 운용환경에 따라 다양하게 적용 가능한 것으로, 도1에서는 4분주하는 경우를 대표적으로 예시한 것이다.

클럭분주단(10)의 클럭분주는 다수의 D-플립플롭(11)(12)에 의해 이루어진다.

그래서 펄스열 생성장치는, 기준클럭(CLK)과 제2 D-플립플롭(12)의 반전 출력()을 클럭단자(C)와 입력단자(D)로 각각 입력받는 제1 D-플립플롭(11)과; 기준클럭(CLK)과 제1 D-플립플롭(11)의 비반전 출력(Q)을 클럭단자(C)와 입력단자(D)로각각 입력받는 제2 D-플립플롭(12)과; 기준클럭(CLK)과 제2 D-플립플롭(12)의 비반전 출력(Q)을 클럭단자(C)와 입력단자(D)로 각각 입력받는 제3 D-플립플롭(21)과; 기준클럭(CLK)과 제3 D-플립플롭(21)의 비반전 출력(Q)을 클럭단자(C)와 입력단자(D)로 각각 입력받는 제4 D-플립플롭(22)과; 제3 D-플립플롭(21)의 비반전 출력(Q)과 제4 D-플립플롭(22)의 비반전 출력(Q)을 입력받아 배타적 논리합(XOR) 연산하는 논리게이트(23)와; 클럭단자로 입력되는 기준클럭(CLK)에 따라 논리게이트(23)의 출력을 입력받아 비반전 출력단자(Q)를 통해 펄스열(PS)을 출력하는 제5 D-플립플롭(24)으로 구성된다.

상기에서 제3 D-플립플롭(21)과 제5 D-플립플롭(24)은 각각 분주클럭과 펄스열을 리타이밍하기 위한 것이다.

이처럼 구성되는 장치의 동작을 구체적으로 설명한다.

우선, 각 D-플립플롭(11)(12)(21)(22)(24)의 클럭단자로 기준클럭(CLK)이 입력된다.

도2에는 펄스열 생성과정에 대한 각 신호의 타이밍이 도시되어 있다. 상기 도2에서 기준클럭(CLK)은 A1이다.

그러면 제1 D-플립플롭(11)의 비반전 출력(Q)은 제2 D-플립플롭(12)의 입력단자로 입력되고, 제2 D-플립플롭(12)의 반전 출력()은 제1 D-플립플롭(11)의 입력단자로 괘환된다. 상기 괘환된 신호는 제1 D-플립플롭(11)과 제2 D-플립플롭(12)에 의해 기준클럭(A1)의 두 클럭만큼 지연되어 다시 제2 D-플립플롭(12)의 출력에 반영되어 나온다.

이렇게 클럭분주단(10)은 기준클럭(A1)을 4분주하여 제2 D-플립플롭(12)의 비반전 단자(Q)를 통해 출력하게 된다.

클럭분주단(10)에서 4분주된 클럭 A2는 제3 D-플립플롭(21)에 의해 기준클럭에 리타이밍되어 A3이 된다. 상기 A3은 논리게이트(23)와 제4 D-플립플롭(22)의 입력단자(D)로 입력된다.

제4 D-플립플롭(22)은 A3을 기준클럭 주기만큼 지연시킨 A4를 출력한다.

상기 제4 D-플립플롭(22)에서 출력되는 A4와 제3 D-플립플롭(21)의 리타이밍된 A3은 논리게이트(23)로 입력되어 배타적 논리합 연산됨으로써, 주기가 기준클럭의 4배인 펄스열 A5를 출력하게 된다.

논리게이트(23)에서 출력되는 A5는 제5 D-플립플롭(24)에 의해 기준클럭(A1)에 리타이밍된 후 비반전 단자(Q)를 통해 최종 펄스열(PS)인 A6로써 출력되는 것이다.

그러나 상기 설명한 종래의 장치는, 최종 생성하는 펄스열의 주기가 기준클럭 보다 매우 커지는 경우에 클럭분주단의 회로가 복잡해지고 많은 수의 플립플롭이 요구되는 단점이 있었다.

예를 들어 고속의 51.84MHz인 기준클럭으로부터 8kHz 펄스열을 생성하려면, 기준클럭을 6480 분주하여야 하기 때문에 클럭분주를 위한 D-플립플롭이 3240개 필요하게 된다.

따라서 종래장치를 고속 기준클럭으로부터 저속의 펄스열을 생성하는 환경에는 적용하기 어려웠던 것이다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 펄스열 생성장치에 있어서, N 비트 쉬프트 레지스터(Shift Register)와 N-1 비트 쉬프트 레지스터를 이용하여 펄스폭이 T인 단일 펄스 또는 임의 주기를 갖는 펄스열로부터 주기가 N(N-1)T인 펄스열을 생성하기에 적당하도록 한 쉬프트 레지스터를 이용한 펄스열 생성장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 쉬프트 레지스터를 이용한 펄스열 생성장치는, 펄스열의 쉬프트 시작위치를 지정하는 비트 쉬프트 제어단과, 상기 지정된 쉬프트 시작위치에서부터 상기 펄스열을 비트 쉬프트시켜 일정 주기의 펄스열을 생성하는 비트 쉬프트단을 구비하는 장치에 있어서, 상기 비트 쉬프트 제어단은 입력되는 펄스열을 기준클럭에 따라 리타이밍하는 제1 D-플립플롭과; 특정 논리값을 상기 리타이밍된 펄스열의 일정위치에서 반전시켜 출력하는 제2 D-플립플롭 및 논리부정 게이트와; 상기 제1 D-플립플롭에서 출력되는 펄스열과 상기 제2 D-플립플롭 및 논리부정 게이트에서 출력되는 논리값을 논리곱 연산한 결과로 쉬프트 시작위치를 지정하는 논리곱 게이트를 포함하는 것을 그 특징으로 한다.

도1은 종래기술에 의한 펄스열 생성장치의 블록구성도이고,

도2는 도1에 의한 장치의 각 신호 타이밍도이며,

도3은 본 발명의 일실시예에 의한 쉬프트 레지스터를 이용한 펄스열 생성장치의 블록구성도이고,

도4는 도3에 의한 장치의 각 신호 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

31, 32, 40 : D-플립플롭 33 : 논리부정 게이트

34, 39 : 논리곱 게이트 35, 36 : 논리합 게이트

37, 38 : 쉬프트 레지스터

이하, 상기와 같은 쉬프트 레지스터를 이용한 펄스열 생성장치의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 설명한다.

먼저, 도3은 본 발명의 일실시예에 의한 쉬프트 레지스터를 이용한 펄스열 생성장치의 블록구성도이고, 도4는 도3에 의한 장치의 각 신호 타이밍도이다.

상기 도3에 도시된 바와 같이 본 발명의 적절한 실시예는, 비트 쉬프트 제어단(31, 32, 33, 34)의 경우, 기준클럭(CLK)과 입력펄스(PULSE)를 입력받는 제1 D-플립플롭(31)과; 제1 D-플립플롭(31)의 비반전 출력(Q)과 로직1을 각각 클럭단자와입력단자로 입력받는 제2 D-플립플롭(32)과; 제2 D-플립플롭(32)의 비반전 출력(Q)을 반전시키는 논리부정 게이트(33)와; 논리부정 게이트(33)의 출력과 제1 D-플립플롭(31)의 비반전 출력(Q)을 논리곱 연산하는 제1 논리곱 게이트(34)를 포함하고,

비트 쉬프트단(35, 36, 37, 38, 39)의 경우, 제1 논리곱 게이트(34)의 출력과 N-1 비트 쉬프트 레지스터(37)의 출력을 입력받아 논리합 연산하는 제1 논리합 게이트(35)와; 제1 논리곱 게이트(34)의 출력과 N 비트 쉬프트 레지스터(38)의 출력을 입력받아 논리합 연산하는 제2 논리합 게이트(36)와; 제1 논리합 게이트(35)의 출력과 기준클럭(CLK)을 입력받는 N-1 비트 쉬프트 레지스터(37)와; 제2 논리합 게이트(36)의 출력과 기준클럭(CLK)을 입력받는 N 비트 쉬프트 레지스터(38)와; N-1 비트 쉬프트 레지스터(37)와 N 비트 쉬프트 레지스터(38)의 출력을 논리곱 연산하는 제2 논리곱 게이트(39)를 포함하며,

제2 논리곱 게이트(39)의 출력을 기준클럭(CLK)에 따라 리타이밍하여 최종 펄스열(PS)을 출력하는 제3 D-플립플롭(40)으로 이루어진다.

이와 같은 구성에 따른 장치의 동작을 설명하면 다음과 같다.

본 발명은 클럭분주단을 사용하지 않고 쉬프트 레지스터(Shift Register)를 사용함으로써, 펄스열의 주기가 기준클럭에 비해 매우 커지는 경우에도 클럭분주를 위한 회로구성이 복잡해지지 않도록 한다.

그래서 본 발명이 제시하는 장치는 기준클럭을 분주한 클럭을 사용하지 않고 펄스폭이 기준클럭의 주기와 같은 단일 펄스 또는 기준클럭의 주기와 동일한 임의주기의 펄스열을 이용한다.

또한, N 비트 쉬프트 레지스터와 N-1 비트 쉬프트 레지스터를 이용한다. 이때 N과 N-1은 서로 소인수인 관계가 있으므로 최소 공배수가 N(N-1)이 되는 점을 이용한다.

도4에는 N=3이고 임의주기의 펄스열이 입력되는 경우의 타이밍도가 도시되어 있다.

상기 도4에서 기준클럭은 B1이며 입력되는 펄스열(PULSE)은 B2와 같다. 이때 입력되는 펄스열(PULSE)은 기준클럭의 주기와 같은 주기를 갖는 단일 펄스일수도 있고 주기가 다른 임의의 펄스열일수도 있다. 여기서는 임의의 펄스열이 입력되는 경우를 설명한다.

입력되는 펄스열(PULSE) B2는 제1 D-플립플롭(31)에 의해 기준클럭(B1)에 리타이밍되어 B3로써 제2 D-플립플롭(32)과 제1 논리곱 게이트(34)로 출력된다.

그러면 제2 D-플립플롭(32)의 입력단자로 입력되는 B4는 리타이밍된 B3의 첫 번째 하강에지(Falling Edge)일 때 논리부정 게이트(33)를 통해 로직1에서 로직0으로 반전된다.

상기 로직0으로 반전된 B4는 그 상태를 계속 유지하게 된다. 그러므로 제1 논리곱 게이트(34)의 출력 B5는 제1 D-플립플롭(31)에서 리타이밍된 B3의 첫 번째 펄스 동안에만 로직1이 된다.

이러한 이유로 펄스열이 아닌 단일 펄스가 입력되는 경우에도 동일한 동작결과를 얻을 수 있다.

그리고 N-1 비트 쉬프트 레지스터(37)와 N 비트 쉬프트 레지스터(38)의 출력은 각각 B6과 B7과 같다. 이때 여섯 개의 기준클럭마다 B6 및 B7이 동시에 로직1이 됨을 확인할 수 있다.

상기 N-1 비트 쉬프트 레지스터(37)와 N 비트 쉬프트 레지스터(38)의 출력인 B6과 B7이 제2 논리합 게이트(39)로 입력되어 논리합 연산이 수행된 결과는 B8과 같다.

제2 논리합 게이트(39)의 출력 B8은 그 주기가 기준클럭(B1)의 여섯 배인 펄스열이 되며, 이러한 B8은 제3 D-플립플롭(40)에 의해 기준클럭(B1)에 따라 리타이밍되어 B9와 같이 된다.

상기 B9는 최종 펄스열(PS)로써 본 발명에 의한 펄스열 생성장치의 최종 출력이다.

한편, N이 아닌 경우에도 상기 설명한 바와 그 동작원리는 같다.

또한, 단일 펄스 또는 임의 주기의 펄스열의 입력을 사용하지 못하는 경우에는, 초기 상태에서 두 쉬프트 레지스터(37)(38) 각각에 최선두의 한 비트만 로직1이고 나머지 모든 비트는 로직0인 값을 로딩함으로써 주기가 기준클럭 주기의 N(N-1)배인 펄스열을 생성할 수 있는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 발명에 의한 쉬프트 레지스터를 이용한 펄스열 생성장치는, 고속의 기준클럭으로부터 펄스열 생성시 종래 다수의 D-플립플롭으로 구성된 클럭분주 회로를 사용하는 경우에 비해 장치를 간단하게 구성할 수 있는 장점이 있다.

즉, 펄스열 생성을 위한 장치의 설계시 게이트의 수를 줄일 수 있으며, 동기식 광전송 시스템에서 프레임 펄스로부터 시스템 제어에 필요한 각종의 펄스열을 용이하게 생성할 수 있는 효과가 있다.

그리고 하나의 장치내에서 단일 펄스 또는 임의 주기의 펄스열을 모두 수용하여 다양한 주기의 펄스열을 생성할 수 있으며, 단일 펄스 또는 임의 주기의 펄스열이 없는 시스템에서도 N-1 비트 쉬프트 레지스터와 N 비트 쉬프트 레지스터를 이용하여 기준클럭 주기의 N(N-1)배 주기를 갖는 펄스열을 생성할 수 있는 효과가 있다.

또한, 본 발명에 의한 장치는 개발되고 있는 E1T1U내의 FPGA 등에 적용될 수 있다.

Claims (6)

1. 삭제
2. 삭제
3. 펄스열의 쉬프트 시작위치를 지정하는 비트 쉬프트 제어단과, 상기 지정된 쉬프트 시작위치에서부터 상기 펄스열을 비트 쉬프트시켜 일정 주기의 펄스열을 생성하는 비트 쉬프트단을 구비하는 장치에 있어서,

   상기 비트 쉬프트 제어단은, 입력되는 펄스열을 기준클럭에 따라 리타이밍하는 제1 D-플립플롭과; 특정 논리값을 상기 리타이밍된 펄스열의 일정위치에서 반전시켜 출력하는 제2 D-플립플롭 및 논리부정 게이트와; 상기 제1 D-플립플롭에서 출력되는 펄스열과 상기 제2 D-플립플롭 및 논리부정 게이트에서 출력되는 논리값을 논리곱 연산한 결과로 쉬프트 시작위치를 지정하는 논리곱 게이트를 포함하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 펄스열 생성장치.
4. 제 3항에 있어서, 상기 비트 쉬프트단은,

   복수개의 쉬프트 레지스터를 구비하여, 상기 비트 쉬프트 제어단이 지정하는 쉬프트 시작위치에서부터 입력펄스를 각각 N 비트 및 N-1 비트 쉬프트시킴으로써 최종 생성되는 펄스열이 기준클럭의 N(N-1)배 주기를 갖도록 하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 펄스열 생성장치.
5. 제 3항에 있어서, 상기 비트 쉬프트단은,

   쉬프트 시키는 비트수가 서로 소가 되도록 된 쉬프트 레지스터를 복수개 구비하고, 상기 각 쉬프트 레지스터의 출력을 논리곱 연산하여 펄스열을 생성함으로써, 상기 생성되는 펄스열이 각 쉬프트 레지스터의 쉬프트 비트수의 최소공배수와 기준클럭의 곱에 해당하는 주기를 갖도록 하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 펄스열 생성장치.
6. 제 4항에 있어서, 상기 비트 쉬프트단은,

   상기 비트 쉬프트 제어단의 출력과 N-1 비트 쉬프트 레지스터의 출력을 입력받아 논리합 연산하는 제1 논리합 게이트와; 상기 비트 쉬프트 제어단의 출력과 N 비트 쉬프트 레지스터의 출력을 입력받아 논리합 연산하는 제2 논리합 게이트와;

   상기 제1 논리합 게이트의 출력을 기준클럭에 따라 N-1 비트 쉬프트시키는 N-1 비트 쉬프트 레지스터와; 상기 제2 논리합 게이트의 출력을 기준클럭에 따라 N 비트 쉬프트시키는 N 비트 쉬프트 레지스터와;

   상기 N-1 비트 쉬프트 레지스터와 N 비트 쉬프트 레지스터의 출력을 논리곱 연산하는 논리곱 게이트를 포함하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 펄스열 생성장치.