KR100723537B1 - 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치 - Google Patents

클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치 Download PDF

Info

Publication number
KR100723537B1
KR100723537B1 KR1020060088186A KR20060088186A KR100723537B1 KR 100723537 B1 KR100723537 B1 KR 100723537B1 KR 1020060088186 A KR1020060088186 A KR 1020060088186A KR 20060088186 A KR20060088186 A KR 20060088186A KR 100723537 B1 KR100723537 B1 KR 100723537B1
Authority
KR
South Korea
Prior art keywords
clock signal
pulse
reference clock
frequency
target
Prior art date
Application number
KR1020060088186A
Other languages
English (en)
Inventor
차치호
진훈상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060088186A priority Critical patent/KR100723537B1/ko
Application granted granted Critical
Publication of KR100723537B1 publication Critical patent/KR100723537B1/ko
Priority to US11/853,087 priority patent/US20080061855A1/en
Priority to JP2007236767A priority patent/JP5367968B2/ja
Priority to US13/153,718 priority patent/US8806260B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 클럭 신호 발생 방법 및 장치에 관한 것으로서, 특히 소스가 되는 기준 클럭 신호로부터 해당 기기에서 필요로 하는 다양한 주파수의 클럭 신호를 발생시키는 방법 및 장치에 관한 것이다.
본 발명의 제1실시 예에 의한 클럭 신호 발생 방법은 (a) 평균적으로 목표 주파수가 되도록 기준 클럭 신호에서의 제거할 특정 주기 당 클럭 펄스의 개수를 결정하는 단계; (b) 상기 단계(a)에서 결정된 특정 주기 당 클럭 펄스의 개수를 제거하기 위한 마스킹 패턴을 생성시키는 단계; 및 (c) 상기 마스킹 패턴을 이용하여 상기 기준 클럭 신호의 일부 클럭 펄스를 제거하여 목표 주파수의 클럭 신호를 생성시키는 단계를 포함함을 특징으로 한다.
클럭, 주파수, 펄스, 평균, 균등, 비균등

Description

클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수 제어 방법 및 장치{Method and apparatus for generating clock signal and method and apparatus for controlling clock frequency using the same}
도 1은 본 발명의 일 실시 예에 따른 클럭 신호 발생 장치의 구성도이다.
도 2는 도 1에 도시된 마스킹 패턴 발생기의 세부 구성도이다.
도 3은 본 발명에 적용되는 매핑 테이블의 일 예를 도시한 것이다.
도 4는 본 발명의 다른 실시 예에 따른 클럭 신호 발생 장치의 구성도이다.
도 5는 본 발명에 따른 클럭 주파수 제어 장치의 구성도이다.
도 6은 본 발명의 일 실시 예에 따른 클럭 신호 발생 방법의 흐름도이다.
도 7은 본 발명의 다른 실시 예에 따른 클럭 신호 발생 방법의 흐름도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 클럭 신호 발생 방법의 흐름도이다.
도 9는 본 발명에 따른 클럭 주파수 제어 방법의 흐름도이다.
도 10은 본 발명의 일 실시 예에 따른 주요 신호들의 타이밍도이다.
도 11은 본 발명의 다른 실시 예에 따른 주요 신호들의 타이밍도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 주요 신호들의 타이밍도이다.
본 발명은 클럭 신호 발생 방법 및 장치에 관한 것으로서, 특히 소스가 되는 기준 클럭 신호로부터 해당 기기에서 필요로 하는 다양한 주파수의 클럭 신호를 발생시키는 방법 및 장치에 관한 것이다.
본 발명의 기술과 관련되어 공지된 기술 문헌으로는 대한민국 공개특허공보 2000-65911호 및 일본 공개특허공보 2001-209454호 등이 있다.
대한민국 공개특허공보 2000-65911호에는 클럭 신호를 발생시키는 과정에서 지연 요소에 관계없이 글리치(glitch)가 발생되는 것을 방지하는 기술이 제시되어 있으며, 일본 공개특허공보 2001-209454호에는 다상 클럭을 생성시키는 회로를 이용하여 기준 클럭의 정수비에 관계없는 클럭을 생성시키는 기술이 제시되어 있다.
일반적으로 클럭 신호 발생기는 반도체를 포함하는 전자 기기 분야에서 데이터 처리에 있어서 특정한 주파수의 클럭 신호가 요구되는 회로 설계 분야에서 사용된다. 경우에 따라서는 하나의 기준 클럭 신호를 분주하여 여러 주파수의 클럭 신호를 생성시키는 수단이다.
종래의 기술에 따르면, 하나의 기준 클럭 신호를 정수배 분주하여 클럭 신호들을 생성시킨다. 즉, 일 예로서 기준 클럭 신호의 주파수가 100MHz인 경우에 정수배 분주하면, 50MHz, 25MHz, 12.5MHz, .... 의 주파수를 갖는 클럭 신호들을 생성시킬 수 있다. 그런데, 75MHz의 클럭 신호를 필요로 하는 경우에는 새로운 기준 클럭 소스를 필요로 한다. 즉, 이 경우에는 100MHz와 75MHz의 최소 공배수인 300MHz 의 새로운 기준 클럭 신호가 필요하게 된다.
이에 따라서 정수배 분주 방식에 의하여 클럭 신호를 생성시키는 기술에 의하면 발생시킬 수 있는 클럭 신호의 주파수가 제한되어 있으므로 현실적으로 여러개의 기준 클럭 소스를 필요하게 된다.
물론, PLL(Phase Locked Loop) 회로를 이용하여 다양한 주파수 형태의 클럭 신호를 생성시킬 수 있으나, PLL 회로를 이용하는 경우에는 안정화 시간(phase locking time)이 과도하게 길어지는 단점이 있다.
또한, 소스 클럭 신호로부터 파생되는 여러 주파수의 클럭 신호들 간의 동기가 맞지 않아 데이터 처리에 있어서 동기화 회로가 추가되어야 하는 단점이 있었다. 그리고, 동기화 회로가 추가됨으로써 데이터 처리 속도가 낮아지게 되는 문제점도 있었다.
본 발명이 이루고자하는 기술적 과제는 단일의 기준 클럭 신호로부터 다양한 주파수의 클럭 신호들을 비교적 간단한 회로를 이용하여 생성시키기 위한 클럭 신호 발생 방법 및 장치와 클럭 신호의 주파수를 적응적으로 가변시키기 위한 클럭 주파수 제어 방법 및 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제1실시 예에 의한 클럭 신호 발생 방법은 (a) 평균적으로 목표 주파수가 되도록 기준 클럭 신호에서의 제거할 특정 주기 당 클럭 펄스의 개수를 결정하는 단계; (b) 상기 단계(a)에서 결정된 특정 주기 당 클럭 펄스의 개수를 제거하기 위한 마스킹 패턴을 생성시키는 단계; 및 (c) 상기 마스킹 패턴을 이용하여 상기 기준 클럭 신호의 일부 클럭 펄스를 제거하여 목표 주파수의 클럭 신호를 생성시키는 단계를 포함함을 특징으로 한다.
본 발명에서 상기 단계(a)는 (a1) 상기 기준 클럭 신호의 주파수와 상기 목표 주파수의 최대 공약수를 구하는 단계; (a2) 상기 단계(a1)에서 구한 최대 공약수로 상기 기준 클럭 신호의 주파수와 상기 목표 주파수를 각각 나누는 연산을 실행하는 단계; 및 (a3) 상기 특정 주기는 상기 기준 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값에 해당되는 개수의 기준 클럭 펄스를 포함하는 구간 길이로 결정하고, 상기 기준 클럭 신호에서의 특정 주기 당 제거할 클럭 펄스의 개수는 상기 기준 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값에서 상기 목표 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값을 감산한 값으로 결정하는 단계를 포함하도록 설계하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제2실시 예에 의한 클럭 신호 발생 방법은 (a) 생성시킬 목표 클럭 신호의 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하는 단계; (b) 상기 단계(a)에서 계산된 펄스 검출 위치에 근접한 기준 클럭 신호의 펄스를 검출하는 단계; 및 (c) 상기 단계(b)에서 검출된 기준 클럭 신호의 펄스로 목표 클럭 신호를 생성시키는 단계를 포함함을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제3실시 예에 의한 클럭 신호 발생 방법은 (a) 외부로부터 목표 주파수를 갖는 펄스 검출용 클럭 신호를 입력 받는 단계; (b) 상기 펄스 검출용 클럭 신호의 펄스 발생 위치에서 근접한 기준 클럭 신호의 펄스를 검출하는 단계; 및 (c) 상기 단계(b)에서 검출된 기준 클럭 신호로 목표 클럭 신호를 생성시키는 단계를 포함함을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 의한 클럭 주파수 제어 방법은 (a) 기준 클럭 신호로부터 평균적으로 목표 주파수를 갖는 어플리케이션용 클럭 신호를 생성시키는 단계; (b) 상기 어플리케이션용 클럭 신호를 이용하여 데이터를 처리하는 프로세스에서 데이터 처리 진척도를 산출하는 단계; (c) 상기 단계(a)에서 산출된 데이터 처리 진척도와 해당 어플리케이션의 목표 진척도 차를 연산하는 단계; 및 (d) 상기 단계(c)에서 연산된 진척도의 차에 근거하여 상기 어플리케이션용 클럭 신호의 목표 주파수를 가변시키는 단계를 포함함을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명의 제1실시 예에 의한 클럭 신호 발생 장치는 기준 클럭 신호를 발생시키는 기준 클럭 발생기; 상기 기준 클럭 신호로부터 평균적으로 목표 주파수를 생성시키도록 일부 클럭 펄스를 추려내기 위한 마스킹 패턴을 생성시키는 마스킹 패턴 발생기; 및 상기 기준 클럭 신호와 상기 마스킹 패턴을 논리적으로 곱하여 어플리케이션용 클럭 신호를 생성시키는 AND 게이트를 포함함을 특징으로 한다.
본 발명에서 상기 마스킹 패턴 발생기는 기준 클럭을 카운팅하는 카운터; 및 상기 카운터의 카운팅 값에 대응하여 상기 기준 클럭 신호의 주파수와 상기 목표 주파수의 비율에 근거하여 0과 1의 논리값을 갖도록 매핑된 논리 값의 신호를 출력 시키는 매핑부를 포함하도록 설계하는 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명의 제2실시 예에 의한 클럭 신호 발생 장치는 기준 클럭 신호를 발생시키는 기준 클럭 발생기; 어플리케이션용 클럭 신호의 목표 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하는 마이크로프로세서; 및 상기 펄스 검출 위치에 근접하여 발생되는 기준 클럭 신호의 펄스를 검출하여 어플리케이션용 클럭 신호를 생성시키는 펄스 검출기를 포함함을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명에 의한 클럭 주파수 제어 장치는 기준 클럭 신호로부터 평균적으로 목표 주파수를 갖는 어플리케이션용 클럭 신호를 생성시키는 클럭 신호 발생 회로; 상기 어플리케이션 클럭 신호를 이용하여 데이터를 처리하는 어플리케이션 회로; 및 상기 어플리케이션 회로의 데이터 처리 진척도를 산출하고, 산출된 데이터 처리 진척도와 해당 어플리케이션의 목표 진척도의 차에 근거하여 상기 클럭 신호 발생 회로의 목표 주파수를 가변시키도록 제어하는 마이크로프로세서를 포함함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
본 발명에서는 클럭 신호를 생성시키기 위하여 다음과 같은 2가지 방식을 제안한다.
첫 번째 방식은 기준 클럭 신호의 일부 클럭 펄스를 추려내어 목표 주파수를 갖는 목표 클럭 신호를 생성시키는 원리이다. 즉, 목표 주파수에 맞추기 위하여 일 부 클럭 펄스를 삭제시키는 원리이다. 이 경우에 펄스 간격은 균등하지 않지만 전체적으로 보면 평균 주파수는 목표 주파수로 맞출 수 있다.
예를 들어, 100MHz의 기준 클럭 신호에서 70MHz의 목표 클럭을 생성시키고자 하는 경우에, 기준 클럭 신호의 10개 펄스 단위로 3개 펄스를 추려내면 70MHz의 목표 클럭을 생성시킬 수 있게 된다.
두 번째 방식은 목표 주파수에 대응되는 펄스 검출 위치를 계산하고, 계산된 위치에 근접한 기준 클럭 신호의 클럭 펄스를 검출하는 방식으로 목표 클럭 신호를 생성시키는 원리이다.
본 발명에서 제안한 위의 2가지 방식 모두 목표 클럭 신호의 에지 위치는 기준 클럭의 에지 위치와 일치하게 된다.
그러면, 본 발명에서 제안한 위의 2가지 방식을 구현하기 위한 실시 예들에 대하여 상세히 설명하기로 한다.
우선 본 발명에서 제안한 첫 번째 방식을 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 클럭 신호 발생 장치는 기준 클럭 발생기(110), 마스킹 패턴 발생기(120) 및 AND 게이트(130)로 구성된다.
기준 클럭 발생기(110)는 크리스탈, 세라믹 등과 같은 발진 소자를 이용하여 전자 기기에서 이용하는 소스(source) 클럭인 기준 클럭 신호를 발생시킨다. 전자 기기에서는 기준 클럭 신호를 이용하여 각 어플리케이션에서 필요로 하는 파생 클럭 신호들을 생성시킨다. 따라서, 기준 클럭 신호의 주파수는 파생될 클럭 신호의 주파수에 비하여 높은 주파수로 설계한다.
마스킹 패턴 발생기(120)는 기준 클럭 신호로부터 평균적으로 목표 주파수를 생성시키도록 기준 클럭 신호의 일부 클럭 펄스를 추려내기 위한 마스킹 패턴을 생성시킨다. 마스킹 패턴 발생기(120)의 세부적인 회로 구성의 예를 도 2에 도시하였다.
도 2에 도시된 바와 같이, 마스킹 패턴 발생기(120)는 카운터(120-1), 매핑 테이블을 저장하는 메모리(120-2) 및 매핑부(120-3)로 구성된다.
카운터(120-1)는 N(N은 정수임)진 카운터로 기준 클럭 신호의 주파수 및 생성시킬 클럭의 목표 주파수에 따라 결정된다. 즉, N 값은 기준 클럭 신호의 주파수와 목표 주파수의 최대 공약수로 기준 클럭 신호의 주파수를 나눈 값으로 결정할 수 있다.
예를 들어, 기준 클럭 신호의 주파수가 100MHz이고, 파생시킬 클럭 신호의 목표 주파수가 70MHz이라 하자. 그러면, 최대 공약수는 10,000,000이 되고, 최대 공약수로 기준 클럭 신호의 주파수를 나누면 10이 된다. 이에 따라서, N=10이 된다. 즉, 이 경우에 카운터(120-1)는 10진 카운터로 설정된다.
메모리(120-2)에는 카운터(120-1)에서 출력되는 값에 따라서 0 또는 1의 논리값을 매핑시키는 매핑 테이블이 저장된다. 본 발명에서 매핑 테이블의 매핑 원리는 기준 클럭 신호의 주파수와 파생시킬 클럭의 목표 주파수의 비율로 0과 1의 논리값을 갖도록 매핑시킨다.
일 예로서, 기준 클럭 신호의 주파수가 100MHz이고, 파생시킬 클럭 신호의 목표 주파수가 70MHz인 경우에 7/10의 비율로 0과 1의 논리값을 갖도록 매핑시킨다. 즉, 매핑 테이블은 10진 카운터 값의 0~9까지의 10개의 값에서 7개를 1로 할당하고, 3개를 0으로 할당하도록 설계한다. 이 경우의 매핑 테이블의 예를 도 3에 도시하였다. 도 3에서는 10진 카운터의 값이 0, 8, 9일 때 0으로 매핑되고, 나머지 값에서는 1로 매핑됨을 보여준다.
본 발명에서 매핑 테이블 설계 시에 0과 1로 매핑되는 개수에만 의미가 있으며, 0 또는 1에 매핑되는 카운터 출력 값은 다르게 결정하여도 상관없다. 즉, 10진 카운터의 값 0,8,9에서 0으로 매핑시키고, 나머지 카운팅 값에서 1로 매핑시키는 경우와, 10진 카운터의 1,3,5에서 0으로 매핑시키고, 나머지 카운팅 값에서 1로 매핑시키는 경우에 있어서 생성되는 클럭의 평균적인 주파수는 동일하게 된다.
매핑부(120-3)는 메모리(120-2)에 저장된 매핑 테이블을 이용하여 카운터(120-1)에서 출력되는 값에 매핑되는 0 또는 1의 논리 값에 상응하는 신호인 마스킹 패턴을 생성시킨다.
기준 클럭 신호(a)의 주파수가 100MHz이고, 파생시킬 목표 클럭 신호(c)의 주파수가 70MHz인 경우에, 도 3에 도시된 바와 같은 매핑 테이블을 이용하면 도 10에 도시된 바와 같은 마스킹 패턴(b)이 생성된다.
다시 도 1을 참조하면, 기준 클럭 발생기(110)에서 생성된 기준 클럭 신호(a)와 마스킹 패턴 발생기(120)에서 생성된 마스킹 패턴(b)은 AND 게이트(130)에 입력된다. 이에 따라서, AND 게이트(130)는 기준 클럭 신호(a)와 마스킹 패턴(b)의 논리 곱 연산 결과에 상응하는 신호가 출력된다. AND 게이트(130)에서 출력되는 신 호는 기준 클럭 신호로부터 생성시키고자 하는 주파수를 갖는 목표 클럭 신호(c)가 된다.
도 10을 참조하면, 기준 클럭 신호(a)의 주파수가 100MHz이고, 도 3에 도시된 바와 같은 매핑 테이블을 이용하여 마스킹 패턴(b)이 생성시키면 평균적으로 70MHz의 주파수를 목표 클럭 신호(c)가 생성됨을 알 수 있다.
본 발명의 제1실시 예에 따르면, 목표 클럭 신호(c)의 펄스들 간격이 균등하지는 않으나, 기준 클럭 신호의 10개 펄스 단위로 3개의 펄스를 삭제시킴으로써 평균적으로 목표로 하는 클럭 주파수 70MHz를 생성시킬 수 있게 된다. 또한, 목표 클럭 신호(c)의 펄스 에지가 기준 클럭 신호의 펄스 에지와 정확하게 일치되어 별도의 동기화 회로가 필요하지 않게 된다.
다음으로, 본 발명의 일 실시 예에 따른 클럭 신호 발생 방법에 대하여 도 6의 흐름도를 참조하여 설명하기로 한다.
우선, 소스 클럭 신호인 기준 클럭 신호로부터 생성시킬 목표 클럭 신호의 주파수에 근거하여 기준 클럭 신호에서 제거할 특정 주기당 클럭 펄스의 개수의 결정한다(S610). 여기에서, 특정 주기 및 특정 주기당 제거할 클럭 펄스의 개수는 구체적으로 다음과 같이 결정한다.
즉, 기준 클럭 신호의 주파수와 목표 클럭 신호의 주파수의 최대 공약수를 구한다. 이렇게 구해낸 최대 공약수로 기준 클럭 신호의 주파수와 목표 주파수를 각각 나눈다. 그리고 나서, 기준 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값에 해당되는 개수의 기준 클럭 펄스를 포함하는 구간 길이로 특정 주기로 결정하 고, 기준 클럭 신호의 주파수를 최대 공약수로 나눈 값에서 목표 클럭 신호의 주파수를 최대 공약수로 나눈 값을 감산한 값으로 특정 주기 당 제거할 클럭 펄스의 개수를 결정한다.
예를 들어, 기준 클럭 신호의 주파수가 100MHz이고, 생성시킬 목표 클럭 신호의 목표 주파수가 70MHz이라 하자. 그러면, 최대 공약수는 10,000,000이 된다. 이에 따라서, 최대 공약수로 기준 클럭 신호의 주파수를 나누면 10이 되고, 최대 공약수로 목표 클럭 신호의 주파수를 나누면 7이 된다. 따라서, 이 경우에 특정 주기의 길이는 기준 클럭 펄스 10개가 포함된 구간 길이가 되며, 특정 주기당 제거할 클럭 펄스의 개수는 3이 된다.
다음으로, 단계610(S610)에서 결정된 특정 주기 및 특정 주기당 제거할 기준 클럭 펄스의 개수에 근거하여 마스킹 패턴을 생성시킨다(S620). 일 예로서, 특정 주기의 길이가 10 클럭 구간의 길이이고, 특정 주기당 제거할 클럭의 개수가 3이라 가정하자. 그러면, 마스킹 패턴은 도 10에 도시된 바와 같이 기준 클럭 펄스 10개 구간 중에서 3개 구간에서는 로우(LOW) 레벨을 유지하고, 나머지 7개 구간에서는 하이(HIGH) 레벨을 유지하도록 생성시킨다.
그리고 나서, 단계620(S620)에서 생성된 마스킹 패턴을 적용하여 기준 클럭 신호의 일부 클럭 펄스를 제거하여 목표 클럭 신호를 생성시킨다(S630). 즉, 도 10에 도시된 바와 같은 마스킹 패턴이 생성된 경우에, 마스킹 패턴이 로우 레벨을 유지하는 구간에 포함되는 기준 클럭 펄스를 제거하고 하이 레벨을 유지구간에 포함되는 기준 클럭 펄스는 그대로 출력시킨다. 이에 따라서, 목표 클럭 신호는 클럭 펄스의 간격이 비균등하지만 평균적으로 목표로 하는 주파수가 된다.
본 발명에서 마스킹 패턴을 특정 주기 내에서 제거할 클럭 펄스의 위치를 초기 설정된 규칙에 따라서 가변되도록 설계하면, 전자파 에너지가 여러 주파수대로 분산되어 EMI(Electromagnetic interference) 특성이 개선된다.
다음으로, 본 발명에서 제안한 두 번째 방식을 설명하기로 한다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 클럭 신호 발생 장치는 기준 클럭 발생기(410), 마이크로프로세서(420), 펄스 검출기(430) 및 듀티 변경 회로(440)로 구성된다.
기준 클럭 발생기(410)는 크리스탈, 세라믹 등과 같은 발진 소자를 이용하여 시스템에서 이용하는 소스(source) 클럭인 기준 클럭 신호를 발생시킨다. 시스템에서는 기준 클럭 신호를 이용하여 각 어플리케이션에서 필요로 하는 파생 클럭 신호를 생성시킨다. 따라서, 기준 클럭 신호의 주파수는 파생될 클럭 신호의 주파수에 비하여 높은 주파수로 설계한다.
마이크로프로세서(420)는 생성시키고자 하는 어플리케이션용 클럭 신호의 목표 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산한다. 즉, 기준 클럭 신호를 기준으로 어플리케이션용 클럭 신호의 사이클 시작 위치를 연속적으로 계산한다. 여기서, 어플리케이션용 클럭 신호의 사이클 시작 위치는 펄스 검출 위치에 해당된다. 이와 같이 계산된 펄스 검출 위치를 주기로 하는 클럭 신호를 가상적으로 도시하면 도 11에 도시된 바와 같은 펄스 검출용 클럭이 된다. 그런데, 어플리케이션용 클럭 신호의 목표 주파수가 기준 클럭 신호 주파수의 약수가 아닌 경우에 는 소수점 이하의 값을 갖게 된다. 계산에 의하여 산출된 펄스 검출 위치가 소수점 이하의 값을 갖는 경우에는 기준 클럭 신호의 펄스 에지 위치와 일치하지 않는다는 것을 의미한다.
펄스 검출기(430)는 마이크로프로세서(420)에서 계산된 펄스 검출 위치에 근접하여 발생되는 기준 클럭 신호의 펄스를 검출하여 어플리케이션용 클럭 신호를 생성시킨다. 펄스 검출 위치와 기준 클럭 신호의 펄스 에지가 일치하는 지점에서는 일치하는 지점의 기준 클럭을 검출하면 되지만, 일치하지 않는 경우에는 일정한 규칙에 따라 계산된 펄스 검출 위치에 근접한 기준 클럭의 펄스를 검출한다.
여기에서, 일정한 규칙의 예를 몇 가지 예시하면 다음과 같다.
첫 번째로, 계산된 펄스 검출 위치에서 가장 근접하여 발생되는 기준 클럭 신호의 펄스를 검출하는 규칙이 있다. 이 경우에는 계산된 펄스 검출 위치 값의 소수점 이하의 값을 반올림하여 기준 클럭 신호의 펄스를 검출한다.
두 번째로, 계산된 펄스 검출 위치 바로 이전에 생성되는 기준 클럭 신호의 펄스를 검출하는 규칙이 있다. 이와 같이 기준 클럭 신호의 펄스를 검출하면, 도 11에 도시된 바와 같은 선행 검출(early defect) 어플리케이션용 클럭 신호가 생성된다.
세 번째로, 계산된 펄스 검출 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출하는 규칙이 있다. 이와 같이 기준 클럭 신호의 펄스를 검출하면, 도 11에 도시된 바와 같은 지연 검출(late defect) 어플리케이션용 클럭 신호가 생성된다.
네 번째로, 계산된 펄스 검출 위치로부터 초기 설정된 여러 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출하도록 설계할 수도 있다.
따라서, 펄스 검출기(430)에서 출력되는 어플리케이션용 클럭 신호의 펄스 에지가 기준 클럭 신호의 펄스 에지와 정확하게 일치되고, 펄스 간격도 균등해진다. 그러나, 도 11에 도시된 바와 같이, 목표 클럭 신호의 듀티가 낮아지게 된다.
이를 보완하기 위하여 듀티 변경 회로(440)에서 도 12에 도시된 바와 같이 듀티를 증가시킨다. 일 예로서, 목표 클럭 신호의 논리적으로 하이(high) 상태인 펄스의 구간의 길이를 기준 펄스 신호의 2 사이클 구간의 길이로 증가시키면, 도 12에 도시된 바와 같이 목표 클럭 신호의 듀티가 증가된다.
듀티 변경 회로(440)는 옵션(option) 사양에 해당되며, 목표 클럭 신호를 이용하여 데이터를 처리하는 해당 어플리케이션에서 낮은 듀티의 목표 클럭 신호로도 안정적으로 동작할 수 있으면 삭제할 수도 있다.
다음으로, 본 발명의 다른 실시 예에 따른 클럭 신호 발생 방법에 대하여 도 7의 흐름도를 참조하여 설명하기로 한다.
우선, 생성시키고자 하는 목표 클럭 신호의 주파수의 역수에 상응하는 주기로 기준 클럭 신호에서의 펄스 검출 위치를 계산한다(S710). 즉, 기준 클럭 신호를 기준으로 목표 클럭 신호의 사이클 시작 위치를 연속적으로 계산한다. 여기서, 목표 클럭 신호의 사이클 시작 위치는 펄스 검출 위치에 해당된다.
다음으로, 계산된 펄스 검출 위치에 근접하여 발생되는 기준 클럭 신호의 펄스를 검출한다(S720). 기준 클럭 신호의 펄스를 검출하는 세부적인 방법으로는 계 산된 펄스 검출 위치에서 가장 근접한 기준 클럭 신호의 펄스를 검출하는 방식, 계산된 펄스 검출 위치 바로 이전에 생성되는 기준 클럭 신호의 펄스를 검출하는 방식, 계산된 펄스 검출 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출하는 방식 및 계산된 펄스 검출 위치로부터 초기 설정된 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출하는 방식 등이 있다.
그리고 나서, 단계720(S720)에서 검출된 기준 클럭 신호의 펄스로 목표 클럭 신호를 생성시킨다(S730). 이에 따라서, 기준 클럭 신호의 일부 펄스들만을 추출하여 목표 클럭 신호를 생성시킨다.
다음으로, 단계730(S730)에서 생성된 목표 클럭 신호의 듀티를 조정한다(S740). 일 예로서, 목표 클럭 신호의 논리적으로 하이(high) 상태인 펄스의 구간의 길이를 기준 펄스 신호의 초기 설정된 개수의 사이클 구간의 길이로 증가시키는 방식으로 목표 클럭 신호의 듀티를 증가시킬 수 있다.
단계740(S740)은 옵션(option) 사양에 해당되며, 목표 클럭 신호를 이용하여 데이터를 처리하는 해당 어플리케이션에서 낮은 듀티의 목표 클럭 신호로도 안정적으로 동작할 수 있으면 삭제할 수도 있다.
다음으로, 본 발명의 또 다른 실시 예에 따른 클럭 신호 발생 방법에 대하여 도 8의 흐름도를 참조하여 설명하기로 한다.
위에서 설명한 실시 예에서는 목표 클럭 신호를 생성시키기 위하여 기준 클럭 신호에서의 펄스 검출 위치를 계산하였으나, 이번 실시 예에서는 외부로부터 목표 클럭 신호의 주파수에 상응하는 펄스 검출용 클럭 신호를 수신하여 최종적인 목 표 클럭 신호를 생성시킨다.
우선, 생성시키고자 하는 주파수를 갖는 목표 주파수를 갖는 클럭 신호를 외부로부터 수신한다(S810).
단계810(S810)에서 수신된 목표 주파수를 갖는 클럭 신호를 펄스 검출용 클럭 신호로 이용하여 기준 클럭 신호의 펄스를 검출한다(S820). 펄스 검출용 클럭 신호를 이용하여 기준 클럭 신호의 펄스를 검출하는 세부적인 방법으로는 펄스 검출용 클럭 신호의 라이징 에지(rising edge) 발생 위치에서 가장 근접한 기준 클럭 신호의 펄스를 검출하는 방식, 펄스 검출용 클럭 신호의 라이징 에지 발생 위치 바로 이전에 생성되는 기준 클럭 신호의 펄스를 검출하는 방식, 펄스 검출용 클럭 신호의 라이징 에지 발생 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출하는 방식 및 펄스 검출용 클럭 신호의 라이징 에지 발생 위치로부터 초기 설정된 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출하는 방식 등이 있다. 본 발명 일 실시 예에서는 펄스 검출용 클럭 신호의 라이징 에지(rising edge) 발생 위치에서 기준 클럭 신호의 펄스를 검출하도록 설계하였다. 물론, 펄스 검출용 클럭 신호의 폴링 에지(falling pulse) 발생 위치에서 기준 클럭 신호의 펄스를 검출하도록 설계할 수도 있다.
그리고 나서, 단계820(S820)에서 검출된 기준 클럭 신호의 펄스로 최종 목표 클럭 신호를 생성시킨다(S830). 이에 따라서, 기준 클럭 신호의 일부 펄스들만을 추출하여 최종 목표 클럭 신호를 생성시키게 된다.
다음으로, 단계830(S830)에서 생성된 최종 목표 클럭 신호의 듀티를 조정한 다(S840). 일 예로서, 목표 클럭 신호의 논리적으로 하이(high) 상태인 펄스의 구간의 길이를 기준 펄스 신호의 초기 설정된 개수의 사이클 구간의 길이로 증가시키는 방식으로 목표 클럭 신호의 듀티를 증가시킬 수 있다.
단계840(S840)은 옵션(option) 사양에 해당되며, 목표 클럭 신호를 이용하여 데이터를 처리하는 해당 어플리케이션에서 낮은 듀티의 최종 목표 클럭 신호로도 안정적으로 동작할 수 있으면 삭제할 수도 있다.
이에 따라서, 기준 클럭 신호를 분주기를 이용하여 목표 클럭 신호의 주파수를 생성시킬 수 없는 경우에는 외부로부터 수신되는 목표 클럭 신호의 에지 발생 위치는 기준 클럭 신호의 에지 발생 위치와 일치되지 않는다. 그러나, 위에서 생성된 최종 목표 클럭 신호의 에지 발생 위치는 기준 클럭 신호의 에지 발생 위치와 일치되며, 펄스 간격도 균등해진다는 것을 알 수 있다.
다음으로, 도 5를 참조하여 본 발명에 따른 클럭 주파수 제어 장치를 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명에 따른 클럭 주파수 제어 장치는 클럭 신호 발생 회로(510), 마이크로프로세서(520) 및 어플리케이션(AP(1), AP(2), ...,AP(n))으로 구성된다.
클럭 신호 발생 회로(510)는 기준 클럭 신호로부터 각 어플리케이션에서 필요로 하는 목표 주파수를 갖는 클럭 신호들을 생성시킨다. 클럭 신호 발생 회로(510)의 세부적인 회로 구성은 위에서 상세하게 설명한 도 1 또는 도 4에 도시된 회로로 구성할 수 있다.
어플리케이션(AP(1), AP(2), ...,AP(n))은 마이크로프로세스(520)로부터 수신되는 커맨드에 따른 데이터 처리를 수행한다. 어플리케이션의 예로는 비디오/오디오 신호 처리용 어플리케이션, 데이터 저장 및 독출 처리용 어플리케이션, 데이터 통신 처리용 어플리케이션 등이 있다.
마이크로프로세스(520)는 기기 내의 어플리케이션들을 제어한다. 특히 각 어플리케이션에 특정 작업을 지시하는 커맨드를 발생시킨 경우에, 해당 어플리케이션에서의 작업 처리 진척도를 산출하고, 산출된 진척도와 목표로 하는 진척도의 차에 근거하여 해당 어플리케이션의 클럭 주파수를 가변시키도록 클럭 신호 발생 회로(510)를 제어한다. 작업 처리의 진척도를 산출하는 기술은 컴퓨터 기술 분야에서 이미 널리 공지된 기술이므로 이에 대한 설명은 생략하기로 한다.
마이크로프로세스(520)는 해당 어플리케이션에서 산출된 작업 처리의 진척도가 목표 진척도에 비하여 일정 비율 이상 빠른 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 낮추도록 클럭 신호 발생 회로(510)를 제어하고, 산출된 작업 처리의 진척도가 목표 진척도에 비하여 늦은 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 높이도록 클럭 신호 발생 회로(510)를 제어한다.
도 1과 같은 클럭 발생 회로를 이용하는 경우에는 마스킹 패턴 발생기(120)의 매핑 테이블을 가변시키는 방식으로 클럭 주파수를 가변시킬 수 있다. 또한, 도 4와 같은 클럭 발생 회로를 이용하는 경우에는, 마이크로프로세서에서 기준 클럭 신호에서의 펄스 검출 위치를 변경시켜 클럭 주파수를 가변시킬 수 있다.
다음으로, 도 9를 참조하여 본 발명에 따른 클럭 주파수 제어 방법을 설명하 기로 한다.
우선, 초기 설정된 주파수로 어플리케이션용 클럭 신호를 생성시킨다(S910). 어플리케이션용 클럭 신호는 소스가 되는 기준 클럭 신호의 일부 클럭 펄스를 추려내는 방식을 생성시킬 수 있다. 또한 어플리케이션용 클럭 신호는 기준 클럭 신호에서의 목표 주파수에 대응되는 펄스 검출 위치를 계산하고, 계산된 위치에 근접한 기준 클럭 신호의 클럭 펄스를 검출하는 방식으로 생성시킬 수 있다.
다음으로, 어플리케이션에서의 데이터 처리 진척도를 산출한다(S920). 데이터 처리 진척도는 전체 작업량에서 현재 실행한 작업량의 비로 산출할 수 있다.
그리고 나서, 산출된 진척도와 목표 진척도를 비교한다(S930). 목표 진척도는 전체 작업량에 대한 시간의 경과에 따른 목표 작업량의 비로 결정된 값이다.
산출된 진척도와 목표 진척도의 비교 결과를 이용하여 어플리케이션에서 사용되는 클럭의 주파수를 변경시킨다(S940). 즉, 산출된 진척도가 목표 진척도에 비하여 일정 비율 이상 빠른 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 낮추도록 제어하고, 산출된 진척도가 목표 진척도에 비하여 늦은 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 높이도록 제어한다.
이와 같은 방법에 의하여 해당 어플리케이션에서 사용되는 클럭의 주파수를 데이터 처리의 진척도를 고려하여 적응적으로 가변시킬 수 있게 된다.
본 발명은 방법, 장치, 시스템 등으로서 실행될 수 있다. 소프트웨어로 실행될 때, 본 발명의 구성 수단들은 필연적으로 필요한 작업을 실행하는 코드 세그먼트들이다. 프로그램 또는 코드 세그먼트들은 프로세서 판독 가능 매체에 저장되어 질 수 있으며 또는 전송 매체 또는 통신망에서 반송파와 결합된 컴퓨터 데이터 신호에 의하여 전송될 수 있다. 프로세서 판독 가능 매체는 정보를 저장 또는 전송할 수 있는 어떠한 매체도 포함한다. 프로세서 판독 가능 매체의 예로는 전자 회로, 반도체 메모리 소자, ROM, 플레쉬 메모리, 이레이져블 ROM(EROM : Erasable ROM), 플로피 디스크, 광 디스크, 하드디스크, 광 섬유 매체, 무선 주파수(RF) 망, 등이 있다. 컴퓨터 데이터 신호는 전자 망 채널, 광 섬유, 공기, 전자계, RF 망, 등과 같은 전송 매체 위로 전파될 수 있는 어떠한 신호도 포함된다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다. 즉, 본 발명은 하드디스크 드라이브를 포함하는 각종 디스크 드라이브에 적용될 수 있음은 당연한 사실이다.
상술한 바와 같이, 본 발명에 의하면 기준 클럭 신호의 일부 클럭 펄스를 추려내거나 검출하는 방식으로 기준 클럭 신호로부터 평균적으로 목표 주파수를 갖는 클럭 신호를 생성시킴으로써, 다음과 같은 효과가 발생된다.
첫 번째로, 간단한 회로에 의하여 클럭 신호를 생성시키는 효과가 발생된다.
두 번째로, 분주기를 이용하여 생성시킬 수 없는 다양한 주파수의 클럭 신호를 기준 클럭 신호를 새로 추가하지 않고도 손쉽게 생성시킬 수 있는 효과가 발생 된다.
세 번째로, 파생되는 클럭 신호의 에지 위치를 기준 클럭의 에지 위치와 일치시킴으로써 별도의 동기화 회로를 추가할 필요가 없게 되는 효과가 발생된다.
네 번째로, 생성되는 클럭 신호의 주파수가 평균적으로 목표 주파수와 일치하고 국부적으로는 주파수가 달라짐으로 EMI 특성이 개선되는 효과가 발생된다.
다섯 번째로, 기준 클럭 신호에서 추려내는 클럭의 개수를 변경시키거나 클럭 검출 위치를 변경시키는 방식에 의하여 용이하게 목표 클럭 신호의 주파수를 가변시킬 수 있는 효과가 발생된다.
여섯 번째로, 어플리케이션에서 이용되는 클럭 신호의 주파수를 작업의 진척도를 고려하여 적응적으로 최적의 조건으로 가변시킬 수 있는 효과가 발생된다.

Claims (30)

  1. (a) 평균적으로 목표 주파수가 되도록 기준 클럭 신호에서의 제거할 특정 주기 당 클럭 펄스의 개수를 결정하는 단계;
    (b) 상기 단계(a)에서 결정된 특정 주기 당 클럭 펄스의 개수를 제거하기 위한 마스킹 패턴을 생성시키는 단계; 및
    (c) 상기 마스킹 패턴을 이용하여 상기 기준 클럭 신호의 일부 클럭 펄스를 제거하여 목표 주파수의 클럭 신호를 생성시키는 단계를 포함함을 특징으로 하는 클럭 신호 발생 방법.
  2. 제1항에 있어서, 상기 단계(a)는
    (a1) 상기 기준 클럭 신호의 주파수와 상기 목표 주파수의 최대 공약수를 구하는 단계;
    (a2) 상기 단계(a1)에서 구한 최대 공약수로 상기 기준 클럭 신호의 주파수와 상기 목표 주파수를 각각 나누는 연산을 실행하는 단계; 및
    (a3) 상기 특정 주기는 상기 기준 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값에 해당되는 개수의 기준 클럭 펄스를 포함하는 구간 길이로 결정하고, 상기 기준 클럭 신호에서의 특정 주기 당 제거할 클럭 펄스의 개수는 상기 기준 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값에서 상기 목표 클럭 신호의 주파수를 상기 최대 공약수로 나눈 값을 감산한 값으로 결정하는 단계를 포함함을 특징으 로 하는 클럭 신호 발생 방법.
  3. 제1항에 있어서, 상기 마스킹 패턴은 상기 특정 주기 내에서 제거할 클럭 펄스의 위치를 초기 설정된 규칙에 따라서 가변시키도록 결정함을 특징으로 하는 클럭 신호 발생 방법.
  4. (a) 생성시킬 목표 클럭 신호의 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하는 단계;
    (b) 상기 단계(a)에서 계산된 펄스 검출 위치에 근접한 기준 클럭 신호의 펄스를 검출하는 단계; 및
    (c) 상기 단계(b)에서 검출된 기준 클럭 신호의 펄스로 목표 클럭 신호를 생성시키는 단계를 포함함을 특징으로 하는 클럭 신호 발생 방법.
  5. 제4항에 있어서, 상기 단계(b)는 상기 단계(a)에서 계산된 펄스 검출 위치에서 가장 근접한 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  6. 제4항에 있어서, 상기 단계(b)는 상기 단계(a)에서 계산된 펄스 검출 위치 바로 이전에 생성되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  7. 제4항에 있어서, 상기 단계(b)는 상기 단계(a)에서 계산된 펄스 검출 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  8. 제4항에 있어서, 상기 단계(b)는 상기 단계(a)에서 계산된 펄스 검출 위치로부터 초기 설정된 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  9. 제4항에 있어서, 상기 단계(c)에서 생성된 목표 클럭 신호의 듀티를 초기 설정된 규격으로 가변시키는 단계(d)를 더 포함함을 특징으로 하는 클럭 신호 발생 방법.
  10. (a) 외부로부터 목표 주파수를 갖는 펄스 검출용 클럭 신호를 입력받는 단계;
    (b) 상기 펄스 검출용 클럭 신호의 펄스 발생 위치에서 근접한 기준 클럭 신호의 펄스를 검출하는 단계; 및
    (c) 상기 단계(b)에서 검출된 기준 클럭 신호로 목표 클럭 신호를 생성시키는 단계를 포함함을 특징으로 하는 클럭 신호 발생 방법.
  11. 제10항에 있어서, 상기 단계(b)는 상기 목표 클럭 신호의 펄스 발생 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  12. 제10항에 있어서, 상기 단계(b)는 상기 목표 클럭 신호의 펄스 발생 위치로부터 초기 설정된 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 방법.
  13. 제10항에 있어서, 상기 단계(c)에서 생성된 최종 목표 클럭 신호의 듀티를 초기 설정된 규격으로 가변시키는 단계(d)를 더 포함함을 특징으로 하는 클럭 신호 발생 방법.
  14. (a) 기준 클럭 신호로부터 평균적으로 목표 주파수를 갖는 어플리케이션용 클럭 신호를 생성시키는 단계;
    (b) 상기 어플리케이션용 클럭 신호를 이용하여 데이터를 처리하는 프로세스에서 데이터 처리 진척도를 산출하는 단계;
    (c) 상기 단계(a)에서 산출된 데이터 처리 진척도와 해당 어플리케이션의 목표 진척도 차를 연산하는 단계; 및
    (d) 상기 단계(c)에서 연산된 진척도의 차에 근거하여 상기 어플리케이션용 클럭 신호의 목표 주파수를 가변시키는 단계를 포함함을 특징으로 하는 클럭 주파 수 제어 방법.
  15. 제14항에 있어서, 상기 어플리케이션용 클럭 신호는 상기 기준 클럭 신호에서 평균적으로 목표 주파수가 되도록 구간별로 계산된 개수의 클럭 펄스를 제거하여 생성시킴으로 특징으로 하는 클럭 주파수 제어 방법.
  16. 제14항에 있어서, 상기 어플리케이션용 클럭 신호는 기준 클럭 신호에서의 목표 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하고, 계산된 펄스 발생 위치에 근접한 기준 클럭 신호의 펄스를 검출하여 생성시킴을 특징으로 하는 클럭 주파수 제어 방법.
  17. 제14항에 있어서, 상기 단계(d)는 상기 산출된 진척도가 목표 진척도에 비하여 일정 비율 이상 빠른 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 낮추고, 산출된 진척도가 목표 진척도에 비하여 늦은 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 높이도록 제어함을 특징으로 하는 클럭 주파수 제어 방법.
  18. 기준 클럭 신호를 발생시키는 기준 클럭 발생기;
    상기 기준 클럭 신호로부터 평균적으로 목표 주파수를 생성시키도록 일부 클럭 펄스를 추려내기 위한 마스킹 패턴을 생성시키는 마스킹 패턴 발생기; 및
    상기 기준 클럭 신호와 상기 마스킹 패턴을 논리적으로 곱하여 어플리케이션용 클럭 신호를 생성시키는 AND 게이트를 포함함을 특징으로 하는 클럭 신호 발생 장치.
  19. 제18항에 있어서, 상기 마스킹 패턴 발생기는
    기준 클럭을 카운팅하는 카운터; 및
    상기 카운터의 카운팅 값에 대응하여 상기 기준 클럭 신호의 주파수와 상기 목표 주파수의 비율에 근거하여 0과 1의 논리값을 갖도록 매핑된 논리 값의 신호를 출력시키는 매핑부를 포함함을 특징으로 하는 클럭 신호 발생 장치.
  20. 제19항에 있어서, 상기 카운터는 N진 카운터를 포함하고, 상기 N은 상기 기준 클럭 신호의 주파수와 상기 목표 주파수의 최대 공약수로 상기 기준 클럭 신호의 주파수를 나눈 값으로 결정함을 특징으로 하는 클럭 신호 발생 장치.
  21. 기준 클럭 신호를 발생시키는 기준 클럭 발생기;
    어플리케이션용 클럭 신호의 목표 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하는 마이크로프로세서; 및
    상기 펄스 검출 위치에 근접하여 발생되는 기준 클럭 신호의 펄스를 검출하여 어플리케이션용 클럭 신호를 생성시키는 펄스 검출기를 포함함을 특징으로 하는 클럭 신호 발생 장치.
  22. 제21항에 있어서, 상기 펄스 검출기는 상기 계산된 펄스 검출 위치에서 가장 근접하여 발생되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 장치.
  23. 제21항에 있어서, 상기 펄스 검출기는 상기 계산된 펄스 검출 위치 바로 이전에 생성되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 장치.
  24. 제21항에 있어서, 상기 펄스 검출기는 상기 계산된 펄스 검출 위치 바로 이후에 생성되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 장치.
  25. 제21항에 있어서, 상기 펄스 검출기는 상기 계산된 펄스 검출 위치로부터 초기 설정된 회수의 사이클 경과 후에 발생되는 기준 클럭 신호의 펄스를 검출함을 특징으로 하는 클럭 신호 발생 장치.
  26. 제21항에 있어서, 상기 펄스 검출기에서 출력되는 상기 어플리케이션 클럭 신호의 듀티를 초기 설정된 규격으로 가변시키는 듀티 변경 회로를 더 포함함을 특징으로 하는 클럭 신호 발생 장치.
  27. 기준 클럭 신호로부터 평균적으로 목표 주파수를 갖는 어플리케이션용 클럭 신호를 생성시키는 클럭 신호 발생 회로;
    상기 어플리케이션 클럭 신호를 이용하여 데이터를 처리하는 어플리케이션 회로; 및
    상기 어플리케이션 회로의 데이터 처리 진척도를 산출하고, 산출된 데이터 처리 진척도와 해당 어플리케이션의 목표 진척도의 차에 근거하여 상기 클럭 신호 발생 회로의 목표 주파수를 가변시키도록 제어하는 마이크로프로세서를 포함함을 특징으로 하는 클럭 주파수 제어 장치.
  28. 제27항에 있어서, 상기 클럭 신호 발생 회로는
    상기 기준 클럭 신호로부터 평균적으로 목표 주파수를 생성시키도록 일부 클럭 펄스를 추려내기 위한 마스킹 패턴을 생성시키는 마스킹 패턴 발생기; 및
    상기 기준 클럭 신호와 상기 마스킹 패턴을 논리적으로 곱하여 어플리케이션용 클럭 신호를 생성시키는 AND 게이트를 포함함을 특징으로 하는 클럭 주파수 제어 장치.
  29. 제27항에 있어서, 상기 클럭 신호 발생 회로는
    상기 어플리케이션용 클럭 신호의 목표 주파수의 역수에 상응하는 주기로 펄스 검출 위치를 계산하는 연산기; 및
    상기 펄스 검출 위치에 근접하여 발생되는 기준 클럭 신호의 펄스를 검출하여 어플리케이션용 클럭 신호를 생성시키는 펄스 검출기를 포함함을 특징으로 하는 클럭 주파수 제어 장치.
  30. 제27항에 있어서, 상기 마이크로프로세서는 상기 산출된 진척도가 목표 진척도에 비하여 일정 비율 이상 빠른 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 낮추고, 산출된 진척도가 목표 진척도에 비하여 늦은 경우에는 해당 어플리케이션에서 사용되는 클럭의 주파수를 높이도록 제어함을 특징으로 하는 클럭 주파수 제어 장치.
KR1020060088186A 2006-09-12 2006-09-12 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치 KR100723537B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060088186A KR100723537B1 (ko) 2006-09-12 2006-09-12 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치
US11/853,087 US20080061855A1 (en) 2006-09-12 2007-09-11 Method and apparatus for generating a clock signal and for controlling a clock frequency using the same
JP2007236767A JP5367968B2 (ja) 2006-09-12 2007-09-12 クロック信号発生方法及び装置、それを利用したクロック周波数制御方法及び装置
US13/153,718 US8806260B2 (en) 2006-09-12 2011-06-06 Method and apparatus for generating a clock signal and for controlling a clock frequency using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060088186A KR100723537B1 (ko) 2006-09-12 2006-09-12 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치

Publications (1)

Publication Number Publication Date
KR100723537B1 true KR100723537B1 (ko) 2007-05-30

Family

ID=38278774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060088186A KR100723537B1 (ko) 2006-09-12 2006-09-12 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치

Country Status (3)

Country Link
US (2) US20080061855A1 (ko)
JP (1) JP5367968B2 (ko)
KR (1) KR100723537B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5343966B2 (ja) * 2008-03-17 2013-11-13 日本電気株式会社 クロック信号分周回路および方法
US20100268977A1 (en) * 2009-04-17 2010-10-21 Himax Media Solutions, Inc. Method and apparatus for accessing memory units
KR101016034B1 (ko) * 2010-07-29 2011-02-23 엘아이지넥스원 주식회사 주파수 마스킹 방법
JP5572541B2 (ja) * 2010-12-27 2014-08-13 株式会社日立超エル・エス・アイ・システムズ ビデオエンコーダシステム
US9360915B1 (en) * 2012-04-26 2016-06-07 Marvell International Ltd. Dynamically controlling clocking rate of a processor based on user defined rule
US20140122916A1 (en) * 2012-10-31 2014-05-01 Guadalupe J. Garcia Reducing the overhead associated with frequency changes in processors
KR20190032985A (ko) * 2017-09-20 2019-03-28 가부시끼가이샤 도시바 클럭 생성 회로 및 클럭 생성 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035792A (ko) * 1996-05-23 1999-05-25 엠. 제이. 엠. 반캄 주파수 발생 회로 및 수신 장치
KR19990079575A (ko) * 1998-04-07 1999-11-05 김영환 기준 클럭 발생회로
KR20010059008A (ko) * 1999-12-30 2001-07-06 박종섭 펄스신호 마스킹 회로
KR20040075061A (ko) * 2002-01-08 2004-08-26 모토로라 인코포레이티드 기준 신호 선택을 사용한 클럭 발생을 위한 방법 및 장치
KR20060012702A (ko) * 2004-08-04 2006-02-09 매그나칩 반도체 유한회사 클럭 발생 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0289476A (ja) * 1988-09-27 1990-03-29 Seiko Epson Corp 画像表示装置
JPH02278318A (ja) * 1989-04-19 1990-11-14 Nec Corp １チップマイクロコンピュータ
JPH0946222A (ja) 1995-07-25 1997-02-14 Nippon Steel Corp 可変クロック発生回路
US5834956A (en) * 1995-12-29 1998-11-10 Intel Corporation Core clock correction in a 2/N mode clocking scheme
US6604200B2 (en) * 1997-04-22 2003-08-05 Intel Corporation System and method for managing processing
US6157376A (en) * 1998-09-30 2000-12-05 Genesis Microchip, Corp. Method and apparatus for generating a target clock signal having a frequency of X/Y times the frequency of a reference clock signal
US6363490B1 (en) * 1999-03-30 2002-03-26 Intel Corporation Method and apparatus for monitoring the temperature of a processor
KR100596747B1 (ko) 1999-04-10 2006-07-04 매그나칩 반도체 유한회사 클럭신호 발생회로
US6289067B1 (en) * 1999-05-28 2001-09-11 Dot Wireless, Inc. Device and method for generating clock signals from a single reference frequency signal and for synchronizing data signals with a generated clock
JP2001209454A (ja) 2000-01-27 2001-08-03 Sony Corp クロック生成回路
JP2001213002A (ja) * 2000-02-04 2001-08-07 Fuji Photo Film Co Ltd 画像記録装置
US6629256B1 (en) * 2000-04-04 2003-09-30 Texas Instruments Incorporated Apparatus for and method of generating a clock from an available clock of arbitrary frequency
US6715093B1 (en) * 2000-04-28 2004-03-30 Hewlett-Packard Development Company, L.P. Method for triggering an asynchronous event by creating a lowest common denominator clock
KR100366793B1 (ko) 2000-09-09 2003-01-09 엘지전자 주식회사 쉬프트 레지스터를 이용한 펄스열 생성장치
JP3815209B2 (ja) 2000-11-20 2006-08-30 セイコーエプソン株式会社 クロック信号からのパルス信号の生成
US6704877B2 (en) * 2000-12-29 2004-03-09 Intel Corporation Dynamically changing the performance of devices in a computer platform
JP3956768B2 (ja) * 2002-05-14 2007-08-08 ソニー株式会社 クロック発生回路
US7240231B2 (en) * 2002-09-30 2007-07-03 National Instruments Corporation System and method for synchronizing multiple instrumentation devices
JP4128067B2 (ja) * 2002-11-01 2008-07-30 ローム株式会社 システムクロック生成回路
JP4136822B2 (ja) * 2003-07-31 2008-08-20 富士通株式会社 半導体集積回路装置、クロック制御方法及びデータ転送制御方法
JP4027874B2 (ja) * 2003-10-15 2007-12-26 富士通株式会社 クロック変更回路
US7206958B1 (en) * 2003-10-21 2007-04-17 Sun Microsystems, Inc. Determining cycle adjustments for static timing analysis of multifrequency circuits
JPWO2007141849A1 (ja) * 2006-06-07 2009-10-15 株式会社日立製作所 半導体集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035792A (ko) * 1996-05-23 1999-05-25 엠. 제이. 엠. 반캄 주파수 발생 회로 및 수신 장치
KR19990079575A (ko) * 1998-04-07 1999-11-05 김영환 기준 클럭 발생회로
KR20010059008A (ko) * 1999-12-30 2001-07-06 박종섭 펄스신호 마스킹 회로
KR20040075061A (ko) * 2002-01-08 2004-08-26 모토로라 인코포레이티드 기준 신호 선택을 사용한 클럭 발생을 위한 방법 및 장치
KR20060012702A (ko) * 2004-08-04 2006-02-09 매그나칩 반도체 유한회사 클럭 발생 장치

Also Published As

Publication number Publication date
US8806260B2 (en) 2014-08-12
JP2008071349A (ja) 2008-03-27
JP5367968B2 (ja) 2013-12-11
US20080061855A1 (en) 2008-03-13
US20110239035A1 (en) 2011-09-29

Similar Documents

Publication Publication Date Title
KR100723537B1 (ko) 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치
JP5259823B2 (ja) 三分周直交位相周波数分周器
US7295053B2 (en) Delay-locked loop circuits
US7965111B2 (en) Method and apparatus for divider unit synchronization
JP4684919B2 (ja) スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置
US20100046693A1 (en) Low power radio frequency divider
CN102171929B (zh) 低功率异步计数器及方法
EP0677802A1 (en) Apparatus and method for generating a phase-controlled clock signal
US20130021106A1 (en) Clock frequency adjusting method and circuit
US5691660A (en) Clock synchronization scheme for fractional multiplication systems
KR101998293B1 (ko) 주파수 체배기
US10152107B2 (en) Multi-core dynamic frequency control system
EP0675423A1 (en) Apparatus and method for generating a clock in a microprocessor
JP5928590B2 (ja) クロック信号生成装置、クロック信号生成方法及びコンピュータ読取り可能記録媒体
US8656203B2 (en) Fractional frequency division or multiplication by using an oversampled phase rotator for reducing jitter
KR100738345B1 (ko) 클럭 발생 장치 및 방법
JP2008245134A (ja) Ｃｄｒ回路
CN101111812A (zh) 分数与整数纯数字可编程时钟发生器
CN114356136A (zh) 感应信号的芯片间同步检测方法、驱动装置及触控装置
JP2017049972A (ja) 電子システム及び関連するクロック管理方法
WO2023165216A1 (zh) 锁相环、雷达系统及随机化fmcw信号初始相位的方法
CN118282388B (zh) 一种时钟动态分频电路
JP2024114057A (ja) クロック信号分周装置、処理システム、処理装置及びクロック信号分周方法
KR102032330B1 (ko) 반도체 장치 및 그의 글로벌 동기형 동적 전압 주파수 스케일링 방법
KR20220010169A (ko) 제어 가능한 변조 파라미터를 가지는 대역 확산 클럭 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13