JP5928590B2 - クロック信号生成装置、クロック信号生成方法及びコンピュータ読取り可能記録媒体 - Google Patents

Description

本発明は、クロック信号を分周する分周器を具備するクロック信号生成装置、クロック信号生成方法及びコンピュータ読取り可能記録媒体に関し、特に、非整数倍の分周比でクロック信号を分周して所望の周波数を有するクロック信号を生成するクロック信号生成回路に関する。
本願は、２０１２年７月２５日に日本国に出願された特願２０１２−１６４６２２号に基づき優先権を主張し、その内容をここに援用する。

コンピュータや電子装置に対して適切な周波数のクロック信号を供給するために分周器を用いて基準クロック信号の周波数とは異なる周波数のクロック信号を生成する技術が知られている。特に、基準クロック周波数に対する分周比が非整数倍となるようなクロック周波数を発生する技術が開発されている。

特許文献１は、基準クロック周波数からの分周比が非整数倍のクロック信号を生成するクロック分周回路を開示している。特許文献２は、基準クロック周波数の倍数でないクロック周波数を生成するディジタル位相同期ループを開示している。特許文献３は、非整数倍の分周比のクロックパルスを分散することによりジッタを低減する周波数同期回路を開示している。特許文献４は、非整数倍の分周比と整数倍の分周比とを所定比率で切替えることによりジッタの少ないクロック信号を生成するクロック生成回路を開示している。特許文献５は、低周波数のクロック周波数の逓倍数の高周波数のクロック周波数を生成するクロック逓倍回路を開示している。

上記の特許文献のうち、特許文献１及び特許文献２について説明する。特許文献１のクロック分周回路では、連続する二組の整数値のうち切替え信号により指定された一方の整数値まで基本クロック信号を繰返し計数して桁上げ信号を出力し、桁上げ信号を予め定められた整数値だけ繰返し計数して計数値を算出し、計数値が予め定められた二種類の計数値群の何れに属するかを判定し、各係数値群に対応する切替え信号の一方を前記切替え信号とし、前記計数値に基づいて基本クロック信号から二組の整数値の中間値の比率の周波数を有するクロック信号を出力する。特許文献２のディジタル位相同期ループでは、期待値発生部は基準クロック信号の１周期当たりのクロック信号のパルス数の期待値としてａ（整数値）又はａ−１を所定の条件で発生し、位相比較部は期待値を累積加算して得た累積期待値とレジスタに保持されたカウント値とを基準クロック信号の周期毎の位相タイミングで比較する。そして周波数制御部及び発振部が位相比較部の比較結果に応じて周波数を変更しながらクロック信号を発生する。

特開昭６３−２６０２２２号 特開２０００−０２２５１３号 特開平０６−１６４３８４号 特開平１０−１３５８２１号 特開平１１−２２０３６５号

特許文献１のクロック分周回路では、基本クロック信号に基づいて発生したクロック信号に周波数偏りが生じて、ジッタが増大する虞がある。図９は、基準クロック信号に基づいて２種類の半周期を組み合わせて生成したクロック信号のパルス波形図である。ここでは、基準クロック信号を分周して第１の半周期を有する波形と第２の半周期を有する波形とを生成して交互に組み合わせてクロック信号を生成している。第１の半周期はクロック信号の目標平均周波数の半周期よりも長く、第２の半周期は目標平均周波数の半周期よりも短い。図９では、第１の半周期Ｋ個と第２の半周期Ｌ個（Ｋ、Ｌは整数）とを組み合わせて全体の周波数の平均値が目標平均周波数となるクロック信号を生成することを示している。

図９に示すクロック信号は、第１の半周期Ｋ個を連続させた後、第２の半周期Ｌ個を連続させて並べている。この場合、第１の半周期が目標平均周波数の半周期よりも長いので、クロック信号の位相遅れが蓄積されてジッタが増大する。具体的には、第１の半周期と目標平均周波数の半周期との時間差をＴ１００１とすると、第１の半周期をＫ個連続して並べると目標平均周波数の半周期をＫ個連続して並べたものに比べてＴ１００１×Ｋの時間遅れが発生する。即ち、目標平均周波数よりも周波数の低い第１の半周期を連続して並べるとクロック信号の周波数偏差が発生し、位相遅れが蓄積されてジッタが増大する。

また、特許文献２のディジタル位相同期ループでは、クロック信号のフィードバック制御を行なうため、クロック信号の周波数が安定するまでに時間を要する。

本発明は、上述の問題点に鑑みてなされたものであり、非整数倍の分周比を有するクロック信号を生成する際に周波数偏差を低減し、ジッタを抑制することができるクロック信号生成装置、クロック信号生成方法及びコンピュータ読取り可能記録媒体を提供することを目的とする。

本発明は、基準クロック信号を分周して目標平均周波数を有するクロック信号を生成するクロック信号生成装置に関する。クロック信号生成装置は、目標平均周波数より低い第１周波数に相当する第１分周比で基準クロック信号を分周して第１クロック信号を生成するとともに、目標平均周波数より高い第２周波数に相当する第２分周比で基準クロック信号を分周して第２クロック信号を生成するクロック信号演算部と、第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて第１クロック信号と第２クロック信号とを切替える切替器とを具備し、切替器は、基準クロック信号について予め定められている周期と、クロック信号生成装置の出力信号である実クロック信号について予め定められている周期とをそれぞれカウントし、両者の周期のカウント終了タイミングが一致しない場合にエラー信号を出力する。

また、クロック信号生成装置は目標平均周波数より低い第１周波数、及び目標平均周波数より高い第２周波数が設定されており、基準クロック信号のパルスを計数して第１周波数又は第２周波数にてレベルが切り替わる切替信号を生成する切替器と、切替信号の立ち上がりエッジ及び立ち下がりエッジを検出して、その検出結果に基づいてクロック信号を算出するクロック信号演算部とを具備するようにしてもよい。

本発明は、基準クロック信号を分周して目標平均周波数を有するクロック信号を生成するクロック信号生成方法に関する。クロック信号生成方法は、目標平均周波数より低い第１周波数に相当する第１分周比で基準クロック信号を分周して第１クロック信号を生成し、目標平均周波数より高い第２周波数に相当する第２分周比で基準クロック信号を分周して第２クロック信号を生成し、第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて第１クロック信号と第２クロック信号とを切替え、基準クロック信号について予め定められている周期と、クロック信号生成方法による出力信号である実クロック信号について予め定められている周期とをそれぞれカウントし、両者の周期のカウント終了タイミングが一致しない場合にエラー信号を出力する。

本発明は、クロック信号生成方法を実装するプログラムを記憶したコンピュータ読取り可能記録媒体に関する。

本発明に係るクロック信号生成装置は、基準クロック信号を分周して目標平均周波数を有するクロック信号を生成する際、クロック信号のジッタを抑制することができ、クロック信号の周波数を短時間で安定させることができる。

本発明の実施例１に係るクロック信号生成装置のブロック図である。 クロック信号生成装置の処理手順を示すフローチャートである。 クロック信号生成装置のタイムチャートである。 本発明の実施例２に係るクロック信号生成装置のブロック図である。 クロック信号生成装置の処理手順を示すフローチャートである。 クロック信号生成装置のタイムチャートである。 図１の切替器が出力する第１切替信号と図４の切替器が出力する第２切替信号との相違を説明するためのタイムチャートである。 本発明に係るクロック信号生成装置の最小構成を示すブロック図である。 基準クロック信号に基づいて２種類の半周期を組み合わせて生成したクロック信号のパルス波形図である。

本発明について添付図面を参照して実施例とともに詳細に説明する。
図１は、本発明の実施例１に係るクロック信号生成装置１００のブロック図である。クロック信号生成装置１００は、切替器１１０とクロック信号演算部１２０とを具備する。クロック信号演算部１２０は、第１分周器１２１、第２分周器１２２、及び論理和演算部１２３とを具備する。

クロック信号生成装置１００は、基準クロック信号を異なる分周比で分周して周波数の異なる２つの信号を生成し、当該信号を組み合わせて所望の周波数のクロック信号を生成する。クロック信号生成装置１００は、コンピュータや電子機器に組み込まれて所定周波数のクロック信号を供給する。本発明の適用範囲は、基準クロック信号を分周するクロック信号生成装置に限定されるものではなく、目標平均周波数よりも高い周波数の信号と低い周波数の信号とを組み合わせてクロック信号を生成するようなクロック信号生成装置にも適用可能である。例えば、クロック信号生成装置に２つの発振器を具備して、その発振器の発振信号を組み合わせてクロック信号を生成するようにしてもよい。

実施例１に係るクロック信号生成装置には第１周波数と第２周波数とが設定されている。切替器１１０は、第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて、第１周波数を有する第１クロック信号と第２周波数を有する第２クロック信号とを切替える。切替器１１０は、切替信号をクロック信号演算部１２０に出力して、クロック信号演算部１２０は切替信号に応じた周波数にてクロック信号を生成する。尚、目標平均周波数はクロック信号生成装置１００により生成されるクロック信号の目標周波数として設定されている。また、第１周波数は目標平均周波数よりも低い周波数であり、第２周波数は目標平均周波数よりも高い周波数である。

具体的には、切替器１１０は目標平均周波数と第１周波数との周期の差、及び目標平均周波数と第２周波数との周期の差に基づいて、目標平均周波数にてクロック信号を生成した場合の位相変化を算出する。位相進みを検出すると、切替器１１０は第１周波数を選択する。位相進みを検出しない場合、切替器１１０は第２周波数を選択する。切替器１１０が第１周波数を選択すると、クロック信号の位相進み度合いが遅くなる。切替器１１０が第２周波数を選択すると、クロック信号の位相進み度合いが速くなる。

特に、切替器１１０は基準クロック信号を第１分周比で分周した第１クロック信号と、基準クロック信号を第２分周比で分周した第２クロック信号とを切替える。具体的には、切替器１１０は基準クロック信号と切替信号とをクロック信号演算部１２０に出力して、切替信号に応じた分周比で基準クロック信号を分周させてクロック信号を生成する。

詳細には、切替器１１０は第１分周器１２１と第２分周器１２２とを切替えることでクロック信号の周波数を切替える。切替部１１０は、切替信号にて第１分周器１２１と第２分周器１２２とを排他的に動作させる。即ち、切替器１１０は第１分周器１２１を動作させることにより第１クロック信号を出力する。また、切替器１１０は第２分周器１２２を動作させることにより第２クロック信号を出力する。

第１クロック信号は、基準クロック周波数（基準クロック信号の周波数）を目標平均周波数で除算した商の整数部を分周比として用いて、基準クロック信号を分周して生成される。第２クロック信号は、基準クロック周波数を目標平均周波数で除算した商の整数部に「１」を加算した数を分周比として用いて、基準クロック信号を分周して生成される。

切替器１１０は、論理回路を用いてハードウェアで実現してもよい。或いは、切替器１１０はＣＰＵにプログラムを実行させることでソフトウェアとして実現するようにしてもよい。

クロック信号演算部１２０は、切替器１１０の切替信号に応じてクロック信号を生成する。具体的には、クロック信号演算部１２０は切替器１１０の切替信号に基づいてクロック信号の周波数を変化させる。詳細には、クロック信号演算部１２０は切替器１１０の切替信号に基づいて第１分周器１２１と第２分周器１２２とを排他的に動作させることでクロック信号の周波数を切替える。

第１分周器１２１は、基準クロック信号を分周して第１クロック信号を生成して論路演算部１２３へ出力する。第２分周器１２２は、基準クロック信号を分周して第２クロック信号を生成して論理和演算部１２３へ出力する。論理和演算部１２３は、第１クロック信号と第２クロック信号との論理和を算出してクロック信号を生成する。クロック信号生成装置１００は、クロック信号演算部１２０で生成されたクロック信号を外部へ出力する。クロック信号演算部１２０において、論理演算部１２３を切替回路に交換してもよい。実施例１では、第１分周器１２１と第２分周器１２２とは排他的に動作するので、クロック信号演算部１２０の切替回路が選択した分周器の出力信号をクロック信号として出力しても、２つのクロック信号の論理和を演算するのと同様の効果を得ることができる。

クロック周波数の変動に対して強靭な電子機器については、クロック信号生成装置１００のクロック信号をそのまま供給するようにしてもよい。クロック周波数の変動に対して脆弱な電子機器については、クロック信号生成装置１００のクロック信号を位相同期回路（ＰＬＬ）に供給して、周波数変動の小さいクロック信号に変換して供給するようにしてもよい。

図２を参照してクロック信号生成装置１００の動作について説明する。図２は、クロック信号生成装置１００の処理手順を示すフローチャートである。クロック信号生成装置１００は、電源オンにより動作状態となり、基準クロック信号が入力されると図２に示す処理を実行する。ここでは、１６１．１３２８１２５ＭＨｚであり、目標平均周波数が２５ＭＨｚである場合について説明する。尚、クロック信号生成装置１００は上記以外の周波数も適用することができる。

目標平均周波数の１周期は基準クロック周波数の６．４４５３１２５周期に相当する。このように、クロック信号の目標平均周波数の周期が基準クロック周波数の整数倍でない場合、基準クロック信号のパルスをカウントして分周する方法では、所望の周波数のクロック信号を直接生成することはできない。そこで、クロック信号生成装置１００は目標平均周波数の分周比「６．４４５３１２５」の小数点以下を切り捨てた整数部である基準クロック信号の６クロックパルス分を１周期とする第２クロック信号と、「整数部＋１」である７クロックパルス分を１周期とする第１クロック信号とを組み合わせてクロック信号を生成する。

図２の処理において、切替部１１０は「平均クロック周期Ａ」を設定する（ステップＳ１０１）。切替部１１０は、クロック信号生成装置１００の記憶デバイスが予め記憶している「平均クロック周期」を読み出してプログラム中の変数に代入する。平均クロック周期は目標平均周波数の周期に対応しており、基準クロック周波数の周期の比で示される。平均クロック周期は、基準クロック周波数１６１．１３２８１２５ＭＨｚを目標平均周波数２５ＭＨｚで除算して、「６．４４５３１２５」として算出される。

次に、切替器１１０は変数Ｃを「０」に初期設定する（ステップＳ１０２）。変数Ｃは、クロック信号生成装置１００が実際に生成するクロック信号（「実クロック信号」と称す）と目標平均周波数のクロック信号（「目標クロック信号」と称す）との位相ズレを基準クロック周波数の周期との比で示す。また、変数Ｃには符号が付されており、正符号は目標クロック信号に対して実クロック信号の位相が進んでいることを示す。例えば、変数Ｃが「０．１」の場合、目標クロック信号に対して実クロック信号の位相が基準クロック周波数の「０．１周期」だけ進んでいることを示している。即ち、目標クロック信号の周期の切替わりよりも基準クロック周波数の「０．１周期」前に実クロック信号の周期が切替わることを示している。

変数Ｃが正符号の場合、目標クロック信号に対して実クロック信号の位相が遅れていることを示している。例えば、変数Ｃが「−０．１」の場合、目標クロック信号に対して実クロック信号の位相が基準クロック周波数の「０．１周期」だけ遅れていることを示している。即ち、目標クロック信号の周期の切替わりよりも基準クロック周波数の「０．１周期」後に実クロック信号の周期が切替わることを示している。

次に、切替部１１０は変数Ｃが「０」より大きいか否かを判定する（ステップＳ１０３）。変数Ｃが「０」よりも大きい場合（ステップＳ１０３：ＹＥＳ）、切替部１１０は第１周波数を指示する切替信号をクロック信号演算部１２０に出力して、第１周波数にて１周期分のクロック信号を出力させる（ステップＳ１１１）。変数Ｃが「０」より大きいため、目標クロック信号に対して実クロック信号の位相が進んでいることとなる。そこで、切替部１１０はクロック信号演算部１２０に第１周波数にてクロック信号を出力させることで、クロック信号の位相進みを低減する。

切替部１１０は、平均クロック周期Ａ「６．４４５３１２５」の整数部「６」に「１」を加算した値「７」を変数Ｂに代入する（ステップＳ１１２）。この変数Ｂは基準クロック信号に対する第１クロック信号の分周比を示す。即ち、変数Ｂは第１周波数のクロック信号の１周期を基準クロック周波数の周期との比で示す。

切替部１１０は、平均クロック周期Ａから変数Ｂを減算した値「−０．５５４６８７５」を変数Ｃに加算する（ステップＳ１３１）。平均クロック周期Ａから変数Ｂを減算した値は、目標クロック信号の１周期から第１周波数のクロック信号の１周期（ステップＳ１１１）を減算した値を示す。例えば、平均クロック周期Ａ「６．４４５３１２５」から変数Ｂ「７」（ステップＳ１１２）を減算すると「−０．５５４６８７５」となる。この値は、第１周波数のクロック信号を出力することにより（ステップＳ１１１）目標平均周波数の周期に比べて基準クロック周波数の「０．５５４６８７５」周期だけクロック信号の周期が長くなったこと（或いは、位相が遅くなったこと）を示す。従って、切替器１１０は目標クロック信号と実クロック信号との位相ずれを基準クロック周波数の周期との比で示す変数Ｃを更新する（ステップＳ１３１）。ステップＳ１３１の後、フローはステップＳ１０３に戻る。

変数Ｃが「０」以下であると判定した場合（ステップＳ１０３：ＮＯ）、切替器１１０は第２周波数を示す切替信号をクロック信号演算部１２０へ出力して第２周波数にてクロック信号を１周期分出力させる（ステップＳ１２１）。変数Ｃが「０」以下であるため、目標クロック信号に対して実クロック信号の位相が一致しているか、遅れていることとなる。そこで、切替部１１０はクロック信号演算部１２０に第２周波数にてクロック信号を出力させることにより、実クロック信号の位相遅れを低減する。

切替部１１０は、平均クロック周期Ａの整数部を変数Ｂに代入する（ステップＳ１２２）。変数Ｂは、基準クロック信号に対する第２周波数のクロック信号の分周比を示す。即ち、変数Ｂは第２周波数のクロック信号の１周期を基準クロック周波数の周期に対する比で示す。ステップＳ１２２の後、フローはステップＳ１３１に進む。

図２において、ステップＳ１１２又はＳ１２２からステップＳ１３１へのループにおける処理時間がクロック信号の周期に比較して無視できない場合、切替器１１０にて並列処理を行なうようにしてもよい。具体的には、切替部１１０はステップＳ１１１又はＳ１２１における第１周波数又は第２周波数のクロック信号の１周期分を出力する処理と、ステップＳ１１２又はＳ１２２からステップＳ１０３のループ処理とを並列に実行して、クロック信号の次の周期における周波数を決定する。これにより、演算処理に起因するクロック信号の遅れやエラーを防止することができる。

ステップＳ１１２又はＳ１２２における変数Ｂ、並びにステップＳ１３１における減算値「Ａ−Ｂ」を予め算出することができる。そこで、切替器１１０が変数Ｂや減算値「Ａ−Ｂ」を予め算出して記憶しておくことで、ステップＳ１１２又はＳ１２２からステップＳ１０３のループ処理の時間を短縮することができる。

切替器１１０が実クロック信号の位相と目標クロック信号の位相とが理論上一致するタイミング毎に、両者が実際に一致しているかを確認するようにしてもよい。ここで、基準クロック周波数「１６１．１３２８１２５ＭＨｚ」と目標平均周波数「２５ＭＨｚ」とに共通の基本波のうち最大周波数の基本波は「１９５．３１２５ｋＨｚ」である。この最大周波数の基本波を単に「基本波」と称す。この基本波の１周期は、基準クロック周波数の８２５周期に相当する。また、基本波の１周期は、目標平均周波数の１２８周期に相当する。基本波の１周期において発生することができる第１クロック信号の周期の数を「Ｍ」、第２クロック信号の周期の数を「Ｎ」とする。

上記の場合、基本波の１周期において実クロック信号と目標クロック信号の周期が一致するためには、式（１）を満たす必要がある。
Ｍ＋Ｎ＝１２８ （１）
また、基本波の１周期において実クロック信号の周期と目標クロック信号の周期との関係は式（２）で表される。
７×Ｍ＋６×Ｎ＝８２５ （２）

式（１）及び式（２）により、「Ｍ＝５７」、「Ｎ＝７１」の解が得られる。従って、クロック信号生成装置１００が図２の処理を実行した場合、基本波の１周期における第１クロック信号の周期の数は「５７」となり、第２クロック信号の周期の数は「７１」となるはずである。

基本波の１周期における第２クロック信号の周期の数が「７０」以下であり、第１クロック信号の周期の数が「５８」である場合について考察する。この場合、第１クロック信号の周期の数が「５７」から「５８」に変更された場合のステップＳ１０３における変数Ｃは「６．４４５３１２５×（５７＋７０）−（７×５７＋６×７０）＝−０．４４５３１２５」以下となる。即ち、変数Ｃが「０」以下であるにも拘らず、切替器１１０は第１周波数を選択したこととなり、ステップＳ１０３に反する。換言すれば、クロック信号生成装置１００では第２クロック信号の周期の数が「７１」になるまで、第１クロック信号の周期の数は「５７」より大きくならないこととなる。

基本波の１周期における第１クロック信号の周期の数が「５６」以下であり、第２クロック信号の周期の数が「７２」である場合について考察する。この場合、第２クロック信号の周期の数が「７１」から「７２」に変更された場合のステップＳ１０３における変数Ｃは「６．４４５３１２５×（５６＋７１）−（７×５６＋６×７１）＝０．５５４６８７５」以上となる。即ち、変数Ｃが「０」以上であるにも拘らず、切替器１１０は第２周波数を選択したこととなり、ステップＳ１０３に反する。換言すれば、クロック信号生成装置１００では第１クロック信号の周期の数が「５７」になるまで、第２クロック信号の周期の数は「７１」より大きくならないこととなる。

上記により、クロック信号生成装置１００が図２の処理を実行する場合、基本波の１周期において第１クロック信号の周期の数が「５７」となり、第２クロック信号の周期の数が「７１」となる瞬間があることとなる。そこで、切替器１１０は基準クロック信号の８２５周期と、クロック信号の１２８周期とをカウントし、両者の周期のカウント終了タイミングが一致するか否かを判定する。基準クロック信号とクロック信号の周期のカウント終了タイミングが一致しない場合、切替器１１０がエラー信号を出力するようにしてもよい。これにより、切替器１１０は目標クロック信号と実クロック信号の位相とが理論上一致する基本波の１周期毎に、両者の位相が実際に一致しているかを確認することができる。

尚、平均クロック周期を基準クロック周波数の周期との比で表現することに限定されるものではない。例えば、切替器１１０は平均クロック周期、第１クロック信号の周期、第２クロック信号の周期について秒単位で処理するようにしてもよい。しかし、平均クロック周期を基準クロック周波数の周期との比で表現することにより基準クロック信号の分周処理（例えば、ステップＳ１１２、Ｓ１２２）を容易に実行することができる。

第１クロック信号の分周比と第２クロック信号の分周比とは必ずしも連続する整数である必要は無い。例えば、クロック信号生成装置１００は第１クロック信号として基準クロック信号を８分周して生成し、第２クロック信号として基準クロック信号を６分周して生成するようにしてもよい。しかし、第１クロック信号の分周比と第２クロック信号の分周比とを連続する整数とすることで、クロック信号生成装置１００は目標クロック信号に比べてジッタの小さい実クロック信号を生成することができる。

次に、図３を参照してクロック信号生成装置１００の動作について説明する。図３は、クロック信号生成装置１００のタイムチャートである。ここで、切替器１１０は図２の処理に従って切替信号を発生して基準クロック信号とともに第１分周器１２１及び第２分周器１２２へ出力する。

第１分周器１２１は、切替器１１０の切替信号がＬｏｗの場合に第１クロック信号を生成して、論理和演算部１２３へ出力する。第２分周器１２２は、切替器１１０の切替信号がＨｉｇｈの場合に第２クロック信号を生成して、論理和演算部１２３へ出力する。論理和演算部１２３は、第１クロック信号と第２クロック信号との論理和を算出してクロック信号を出力する。クロック信号生成装置１００はクロック信号を外部へ送出する。

実施例１に係るクロック信号生成装置１００は第１クロック信号や第２クロック信号の波形に依存しない。従って、第１分周器１２１の第１クロック信号や第２分周器１２２の第２クロック信号の発生タイミングは必ずしも図３に示すクロック分周開始タイミングのトリガ信号（例えば、切替信号がＨｉｇｈからＬｏｗに切替わるタイミング、切替信号がＬｏｗからＨｉｇｈに切替わるタイミング）に限定されるものではない。例えば、第１分周器１２１や第２分周器１２２が切替信号の半周期においてＨｉｇｈとなり、切替信号の残りの半周期においてＬｏｗとなるようなクロック信号を発生するようにしてもよい。また、切替器１１０が切替信号と基準クロック信号とを纏めてクロック信号演算部１２０に送出するようにしてもよい。例えば、切替器１１０が第１分周器１２１と第２分周器１２２の何れかを選択して、基準クロック信号を送出するようにしてもよい。

上述のように、切替器１１０は目標平均周波数と第１周波数との偏差、並びに目標平均周波数と第２周波数との偏差に基づいて、第１周波数を有する第１クロック信号と、第２周波数を有する第２クロック信号とを切替える。これにより、クロック信号生成装置１００は基準クロック信号に基づいて生成したクロック信号の周波数が安定するまでに時間を要せず、かつ、ジッタの増大を抑制することができる。換言すれば、クロック信号生成装置１００はクロック信号のフィードバック制御を行なう必要がないので、クロック信号の周波数が安定するまで時間を要しない。また、切替器１１０は目標平均周波数と第１周波数との偏差、並びに目標平均周波数と第２周波数との偏差を参照することで、実クロック信号と目標クロック信号との位相差を低減することができる。このようにして、切替器１１０はジッタの増大を抑制することができる。

また、切替器１１０は図２に示す処理手順に係る機能を具備すればよいので、切替器１１０をハードウェアではなくソフトウェアとして実現することができる。切替器１１０をハードウェアで実現する場合、論理回路の機能が明確であるため、設計者の技量に依存することなく簡単に設計することができる。即ち、設計者の負担を低減することができる。図２のステップＳ１０１における平均クロック周期Ａを変更することで、基準クロック周波数やクロック信号生成装置１００で生成されるクロック信号の周波数の変更に容易に対応することができる。

切替器１１０は、基準クロック信号を第１分周比で分周した第１クロック信号と、基準クロック信号を第２分周比で分周した第２クロック信号とを切替える。切替器１１０はクロック信号演算部１２０に制御して基準クロック信号を分周したクロック信号を処理させるものであり、クロック信号演算部１２０は基準クロック信号のパルス数を計数して分周するという簡単な処理で第１クロック信号や第２クロック信号を生成することができる。また、切替部１１０はステップＳ１１２又はＳ１２２において平均クロック周期Ａの整数部を算出するという簡単な処理で最終的に生成されるクロック信号の周期を把握することができる。

また、切替器１１０はクロック信号演算部１２０を制御して基準クロック周波数を目標平均周波数で除算した商の整数部を第１分周比として基準クロック信号を分周して第１クロック信号を生成させるとともに、基準クロック周波数を目標平均周波数で除算した商の整数部に「１」を加算した値を第２分周比として基準クロック信号を分周して第２クロック信号を生成させる。このように、クロック信号演算部１２０において連続する整数を分周比とする第１クロック信号と第２クロック信号を生成しているので、両者の周波数差を低減することができる。従って、クロック信号生成装置１００により生成される実クロック信号の目標クロック信号に対するジッタを低減することができる。

また、切替器１１０はクロック信号演算部１２０に具備される第１分周器１２１と第２分周器１２２とを切替える。クロック信号演算部１２０の制御下、第１分周器１２１は基準クロック周波数に対する第１分周比に応じた周期の数を計数すればよく、第２分周器１２２は基準クロック周波数に対する第２分周比に応じた周期の数を計数すればよい。このように、クロック信号演算部１２０の機能を簡単な処理で実現することができる。

次に、本発明の実施例２に係るクロック信号生成装置２００について説明する。図４は、クロック信号生成装置２００のブロック図である。クロック信号生成装置２００は切替器２１０と、クロック信号演算部２２０とを具備する。クロック信号演算部２２０は、立ち上がりエッジ検出器２２１、立ち下がりエッジ検出器２２２、及び論理和演算部２２３を具備する。即ち、クロック信号生成装置２００のクロック信号演算部２２０では、第１分周器１２１及び第２分周器１２２に代えて切替器２１０の切替信号の立ち上がりエッジを検出する立ち上がりエッジ検出器２２１、及び立ち下がりエッジを検出する立ち下がりエッジ検出器２２２を具備する。このため、切替器２１０の切替信号は切替器１１０の切替信号と異なる。論理和演算部２２３の機能は論理和演算部１２３と同様であるため、その説明を省略する。

切替器２１０は、基準クロック信号のパルスを計数して第１周波数又は第２周波数にてレベルが切り替わる切替信号を生成する。クロック信号演算部２２０は、切替信号のレベル切替えを検出してエッジ検出信号を出力する。具体的には、立ち上がりエッジ検出器２２１が切替信号の立ち上がりエッジを検出して立ち上がりエッジ検出信号を出力し、立ち下がりエッジ検出器２２２が切替信号の立ち下がりエッジを検出して立ち下がりエッジ検出信号を出力する。

図５は、クロック信号生成装置２００の処理手順を示すフローチャートである。クロック信号生成装置２００は、電源オンにより動作状態となり、基準クロック信号の入力により処理を実行する。図５のステップＳ２０１乃至Ｓ２０３は図２のステップＳ１０１乃至Ｓ１０３と同様であるため、その説明を省略する。ステップＳ２１１又はＳ２２１において切替器２１０はステップＳ２０３の判定結果に応じて切替信号のレベルをＨｉｇｈからＬｏｗ、又はＬｏｗからＨｉｇｈに切替える。また、図５のステップＳ２１２、Ｓ２２２、Ｓ２３１は図２のステップＳ１１２、Ｓ１２２、Ｓ１３１と同様であるため、その説明を省略する。

図６は、クロック信号生成装置２００のタイムチャートである。切替器２１０は図５の処理手順に従って切替信号を生成し、立ち上がりエッジ検出器２２１と立ち下がりエッジ検出器２２２とに送出する。立ち上がりエッジ検出器２２１は、切替信号の立ち上がりエッジを検出して立ち上がりエッジ検出信号を生成して論理和演算部２２３へ出力する。立ち下がりエッジ検出器２２２は、切替信号の立ち下がりエッジを検出して立ち下がりエッジ検出信号を生成して論理和演算部２２３へ出力する。論理和演算部２２３は、立ち上がりエッジ検出信号と立ち下がりエッジ検出信号との論理和を算出してクロック信号を生成する。クロック信号生成装置２００はクロック信号を外部へ出力する。

図７は、切替器１１０が出力する第１切替信号と切替器２１０が出力する第２切替信号との相違を説明するためのタイムチャートである。図７に示すように２周期に亘って第１クロック信号を連続して選択する場合、切替器１１０の第１切替信号はＬｏｗレベルを維持する。また、第２クロック信号を選択する場合、切替器１１０の第１切替信号はＨｉｇｈレベルとなる。一方、２周期に亘って第１クロック信号を連続して選択する場合、切替器２１０の第２切替信号は周期毎にレベルを切替える。従って、クロック信号生成装置２００では立ち上がりエッジ検出器２２１及び立ち下がりエッジ検出器２２２のいずれもが第１クロック信号に相当するパルスエッジ検出信号を出力することができる。即ち、切替器２１０の第２切替信号がＨｉｇｈからＬｏｗに切り替わる際に、立ち下がりエッジ検出器２２２が第１クロック信号に相当する立ち下がりエッジ検出信号を出力する。切替器２１０の第２切替信号がＬｏｗからＨｉｇｈに切り替わる際に、立ち上がりエッジ検出器２２１が第１クロック信号に相当する立ち上がりエッジ検出信号を出力する。

クロック信号演算部２２０の論理和演算部２２３において立ち上がりエッジ検出信号と立ち下がりエッジ検出信号との論理和を算出して得られるクロック信号は、第１クロック信号と第２クロック信号との論理和を算出して得られるクロック信号と同様である。即ち、実施例２のクロック信号生成装置２００は実施例１のクロック信号生成装置１００と同様に機能する。

上述したように、切替器２１０は基準クロック信号のパルスを計数して第１周波数又は第２周波数に応じてレベルが切り替わる切替信号を出力する。クロック信号演算部２２０は切替器２１０の切替信号のレベルの切り替わりを検出してパルスエッジ検出信号を生成する。このように、クロック信号演算部２２０は切替器２１０の切替信号のレベル切り替わりを検出するという簡単な処理によりクロック信号を生成することができる。

次に、図８を参照して本発明に係るクロック信号生成装置の最小構成について説明する。図８は、クロック信号生成装置１０のブロック図である。クロック信号生成装置１０は、切替器１１とクロック信号演算器１２とを具備する。切替器１１は、目標平均周波数と第１周波数との偏差、及び目標平均周波数と第２周波数との偏差に基づいて、第１周波数の第１クロック信号と第２周波数の第２クロック信号とを切替える。クロック信号演算器１２は切替器１１の切替指示に応じてクロック信号を出力する。このように、クロック信号生成装置１０はクロック信号生成装置１００と同様の機能を具備し、基準クロック信号に基づいて生成したクロック信号の周波数が安定するまでに時間を要せず、かつ、当該クロック信号のジッタの増大を抑制することができる。

尚、クロック信号生成装置１０、１００、２００の機能の全部又は一部を実現するためのプログラムをコンピュータ読取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませて実行することより、構成要素の機能を実現するようにしてもよい。ここで、「コンピュータシステム」とはオペレーティングシステム（ＯＳ）等のソフトウェア構成や周辺機器等のハードウェア構成を包含する。コンピュータシステムがＷＷＷシステムを利用している場合、ホームページ提供環境も包含する。

「コンピュータ読取り可能記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬記録媒体、コンピュータに内蔵されるハードディスク等の記録装置を意味する。また、「コンピュータ読取り可能記録媒体」として、インターネット等のネットワーク、電話回線、通信回線を介してプログラムを送信する場合のように短時間に動的にプログラムを保持するもの、例えば、サーバやクライアントとして機能するコンピュータ内部の揮発性メモリのように、一定時間プログラムを保持しているものを包含する。上記のプログラムはクロック信号生成装置の機能の一部を実現するものであってもよく、或いは、クロック信号生成装置の機能をコンピュータシステムに既に実装されているプログラムとの組合せで実現するような差分プログラム（又は、差分ファイル）であってもよい。

最後に、本発明は上述の実施例に係るクロック信号生成装置に限定されるものではなく、添付した請求の範囲に定義される発明の範囲内の変形例や設計例をも包含するものである。

本発明は、基準クロック信号を分周して非整数倍の分周比を有するクロック信号を生成するものであり、短時間にクロック信号の周波数を安定させるとともに目標平均周波数に対するジッタを低減することができるため、高品質のクロック信号を必要とする電子機器、コンピュータ、サーバ、クライアントに好適に適用できる。

１０、１００、２００ クロック信号生成装置
１１、１１０、２１０ 切替器
１２、１２０、２２０ クロック信号演算器
１２１ 第１分周器
１２２ 第２分周器
１２３、２２３ 論理和演算部
２２１ 立ち上がりエッジ検出器
２２２ 立ち下がりエッジ検出器

Claims (6)

1. 基準クロック信号を分周して目標平均周波数を有するクロック信号を生成するクロック信号生成装置であって、
   目標平均周波数より低い第１周波数に相当する第１分周比で基準クロック信号を分周して第１クロック信号を生成するとともに、目標平均周波数より高い第２周波数に相当する第２分周比で基準クロック信号を分周して第２クロック信号を生成するクロック信号演算部と、
   第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて第１クロック信号と第２クロック信号とを切替える切替器とを具備し、
   切替器は、基準クロック信号について予め定められている周期と、クロック信号生成装置の出力信号である実クロック信号について予め定められている周期とをそれぞれカウントし、両者の周期のカウント終了タイミングが一致しない場合にエラー信号を出力する、クロック信号生成装置。
2. 基準クロック信号の周波数を目標平均周波数で除算して得た商の整数部を第１分周比とするとともに、商の整数部に「１」を加算した値を第２分周比とするようにした請求項１記載のクロック信号生成装置。
3. クロック信号演算部は、基準クロック信号を第１分周比で分周して第１クロック信号を生成する第１分周器と、基準クロック信号を第２分周比で分周して第２クロック信号を生成する第２分周器とを具備し、切替器は第１分周器と第２分周器とを切替えるようにした請求項１記載のクロック信号生成装置。
4. クロック信号演算部は、第１クロック信号と第２クロック信号とを論理和演算する論理和演算部を更に具備した請求項３記載のクロック信号生成装置。
5. 基準クロック信号を分周して目標平均周波数を有するクロック信号を生成するクロック信号生成方法であって、
   目標平均周波数より低い第１周波数に相当する第１分周比で基準クロック信号を分周して第１クロック信号を生成し、
   目標平均周波数より高い第２周波数に相当する第２分周比で基準クロック信号を分周して第２クロック信号を生成し、
   第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて第１クロック信号と第２クロック信号とを切替え、
   基準クロック信号について予め定められている周期と、クロック信号生成方法による出力信号である実クロック信号について予め定められている周期とをそれぞれカウントし、両者の周期のカウント終了タイミングが一致しない場合にエラー信号を出力するようにしたクロック信号生成方法。
6. 基準クロック信号を分周して目標平均周波数を有するクロック信号を生成するクロック信号生成プログラムを記憶したコンピュータ読取り可能記録媒体であって、クロック信号生成プログラムをコンピュータに実行させることにより、
   目標平均周波数より低い第１周波数に相当する第１分周比で基準クロック信号を分周して第１クロック信号を生成し、
   目標平均周波数より高い第２周波数に相当する第２分周比で基準クロック信号を分周して第２クロック信号を生成し、
   第１周波数と目標平均周波数との偏差、及び第２周波数と目標平均周波数との偏差に基づいて第１クロック信号と第２クロック信号とを切替え、
   基準クロック信号について予め定められている周期と、クロック信号生成プログラムによる出力信号である実クロック信号について予め定められている周期とをそれぞれカウントし、両者の周期のカウント終了タイミングが一致しない場合にエラー信号を出力するようにしたコンピュータ読取り可能記録媒体。

Images