CN110199477B - 时钟展频电路、电子设备和时钟展频方法 - Google Patents

时钟展频电路、电子设备和时钟展频方法 Download PDF

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Abstract

一种时钟展频电路、电子设备和时钟展频方法。时钟展频电路包括控制电路和信号生成电路。控制电路被配置为根据调制参数生成频率控制字，其中，频率控制字随时间离散变化；信号生成电路被配置为接收并根据频率控制字，生成并输出展频后的展频输出信号，其中，展频输出信号与频率控制字对应。

Description

时钟展频电路、电子设备和时钟展频方法
技术领域
本公开的实施例涉及一种时钟展频电路、电子设备和时钟展频方法。
背景技术
电磁干扰(EMI)是指电路系统通过传导或者辐射的方式，对于周边电路系统产生的影响，电磁干扰会引起电路性能的降低，甚至可能导致整个电路系统失效。时钟信号常常是电路系统中频率最高和边沿最陡的信号，多数电磁干扰问题的产生与高频的时钟信号有关。降低电磁干扰的方法包括屏蔽、滤波、隔离、信号边沿控制以及印刷电路板(PrintedCircuit Board，PCB)的布局布线(例如，在PCB中增加电源和接地(GND)层)等。然而，这些方法成本较高、效率低，同时对电路系统的性能也有一定负面影响。
时钟展频(Clock Spread Spectrum)是另一种有效降低EMI的方法，时钟展频通过频率调制的手段将集中在窄频带范围内的能量分散到预定宽频带范围，通过降低时钟在基频和奇次谐波频率的幅度(能量)，达到降低系统电磁辐射峰值的目的。
发明内容
本公开至少一实施例提供一种时钟展频电路，包括：控制电路，被配置为根据调制参数生成频率控制字，其中，所述频率控制字随时间离散变化；信号生成电路，被配置为接收并根据所述频率控制字，生成并输出展频后的展频输出信号，其中，所述展频输出信号与所述频率控制字对应。
例如，在本公开至少一实施例提供的时钟展频电路中，所述频率控制字表示为：F(t)＝I+r(t)，其中，F(t)为所述频率控制字，I为所述频率控制字的整数部分，I为常数且为整数，r(t)为所述频率控制字的小数部分，r(t)为小数且随所述时间离散变化，t表示所述时间。
例如，在本公开至少一实施例提供的时钟展频电路中，所述调制参数包括与所述展频输出信号对应的展频深度系数、展频参考值、调制速率、参考频率和调制模式，所述控制电路包括：小数生成子电路，被配置为根据所述展频深度系数、所述展频参考值、所述调制模式和所述调制速率生成所述小数部分；整数生成子电路，被配置为根据所述参考频率生成所述整数部分；合成子电路，被配置为接收并根据所述小数部分和所述整数部分，生成所述频率控制字。
例如，在本公开至少一实施例提供的时钟展频电路中，所述小数生成子电路包括：调频控制模块，被配置为根据所述调制速率生成调频时钟信号以控制所述频率控制字的变化速率；小数生成模块，被配置为在所述调频时钟信号的控制下，根据所述调制模式、所述展频深度系数和所述展频参考值，生成并输出所述小数部分至所述合成子电路。
例如，在本公开至少一实施例提供的时钟展频电路中，所述小数生成模块包括调制模式子模块，所述调制模式包括三角调制模式、锯齿调制模式、正弦调制模式或随机调制模式，所述调制模式子模块被配置为采用所述三角调制模式、所述锯齿调制模式、所述正弦调制模式和所述随机调制模式中的任一种调制模式生成所述小数部分。
例如，在本公开至少一实施例提供的时钟展频电路中，所述调频控制模块包括：计数子模块，被配置为对参考时钟信号进行计数，以得到所述参考时钟信号的计数值；计时子模块，被配置为根据所述调制速率确定计数周期，基于所述计数周期和所述计数值确定所述调频时钟信号。
例如，在本公开至少一实施例提供的时钟展频电路中，所述信号生成电路包括：基准时间单位生成子电路，被配置生成并输出基准时间单位；展频子电路，被配置为根据所述频率控制字和所述基准时间单位生成并输出所述展频输出信号。
例如，在本公开至少一实施例提供的时钟展频电路中，所述基准时间单位生成子电路包括：压控振荡器，被配置为以预定振荡频率振荡；锁相环回路电路，被配置为将所述压控振荡器的输出频率锁定为基准输出频率；K个输出端，被配置为输出K个相位均匀间隔的基准输出信号，其中，K为大于1的正整数，其中，所述基准输出频率表示为fd，所述基准时间单位是所述K个输出端输出的任意两个相邻的基准输出信号之间的时间跨度，所述基准时间单位表示为△，并且△＝1/(K·fd)。
例如，在本公开至少一实施例提供的时钟展频电路中，所述展频子电路为时间平均频率直接周期合成器。
例如，在本公开至少一实施例提供的时钟展频电路中，所述频率控制字的最大值和所述频率控制字的最小值满足以下公式：0≤Fmax-Fmin＜1，其中，Fmin表示所述频率控制字的最小值，Fmax表示所述频率控制字的最大值。
本公开至少一实施例还提供一种电子设备，包括：根据上述任一项所述的时钟展频电路。
本公开至少一实施例还提供一种时钟展频方法，应用于根据上述任一所述的时钟展频电路，所述时钟展频方法包括：根据所述调制参数生成所述频率控制字，其中，所述频率控制字随时间离散变化；以及接收并根据所述频率控制字，生成并输出展频后的所述展频输出信号，其中，所述展频输出信号与所述频率控制字对应。
例如，在本公开至少一实施例提供的时钟展频方法中，所述频率控制字包括小数部分和整数部分，所述调制参数包括与所述展频输出信号对应的展频深度系数、展频参考值、调制模式、调制速率和参考频率，根据所述调制参数生成所述频率控制字包括：根据所述展频深度系数、所述展频参考值、所述调制模式和所述调制速率生成所述小数部分，其中，所述小数部分为小数且随所述时间离散变化；根据所述参考频率生成所述整数部分，其中，所述整数部分为整数；根据所述小数部分和所述整数部分，生成所述频率控制字。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一些实施例提供的一种时钟展频电路的示意性框图；
图2为本公开一些实施例提供的一种时钟展频电路的结构示意图；
图3A为本公开一些实施例提供的一种小数生成子电路的示意图；
图3B为本公开一些实施例提供的另一种小数生成子电路的示意图；
图4为本公开一些实施例提供的一种调频控制模块的示意性框图；
图5A示出了本公开一些实施例提供一种基准时间单位生成子电路的示意性框图；
图5B示出了本公开一些实施例提供另一种基准时间单位生成子电路的示意性结构图；
图6示出了本公开一些实施例提供的一种K个相位均匀间隔的基准输出信号的示意图；
图7示出了本公开一些实施例提供的一种展频子电路的示意性框图；
图8示出了本公开一些实施例提供的一种展频子电路的工作原理示意图；
图9为本公开一些实施例提供的一种根据三角调制模式确定的频率调制示意图；
图10A为本公开一些实施例提供的一种展频子电路的结构示意图；
图10B为本公开一些实施例提供的另一种展频子电路的结构示意图；
图11为本公开一些实施例提供的一种展频前后频谱对比结果的示意图；
图12为本公开一些实施例提供的一种电子设备的示意性框图；
图13为本公开一些实施例提供的一种电子设备正常工作时的截图；
图14为本公开一些实施例提供的一种时钟展频方法的示意性流程图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。
随着技术的发展，时钟信号的频率越来越高，而高频的时钟信号具有较强的电磁干扰。目前，为了有效降低电磁干扰，可以在时钟信号中引入周期抖动(jitter)的方法来实现时钟展频功能以降低电磁干扰，即，使时钟信号的每个周期都不相同，这样时钟信号的频谱将是一个宽带频谱，而不是一个特别纯净的尖峰。但是这种方法使得时钟信号的每个周期都不相同，如果用这样的时钟去驱动数字电路，那么数字电路的建立时间(setup time)和保持时间(hold time)将无法确定，因此，很难确定时钟展频的参数。
本公开至少一些实施例提供一种时钟展频电路、电子设备和时钟展频方法，该时钟展频电路包括控制电路和信号生成电路，控制电路被配置为根据调制参数生成频率控制字，频率控制字随时间离散变化；信号生成电路被配置为接收并根据频率控制字，生成并输出展频后的展频输出信号，展频输出信号与频率控制字对应。
该时钟展频电路基于时间平均频率脉冲直接合成(Time-Average-FrequencyDirect-Period-Synthesis,TAF-DPS)技术，使用TAF-DPS生成时钟展频信号，能够通过相同的电路实现开启各种调制模式(比如三角波调制模式，锯齿波调制模式)的展频功能，且能够在开启展频功能时不引入额外的噪声，即在不影响电路系统正常工作的情况下，有效地降低电磁干扰。另外，该时钟展频电路为全数字电路，功耗低，体积小，可编程，易于集成在各种芯片中。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1为本公开一些实施例提供的一种时钟展频电路的示意性框图。
例如，如图1所示，时钟展频电路10可以包括控制电路11和信号生成电路12。控制电路11被配置为根据调制参数生成频率控制字；信号生成电路12被配置为接收并根据频率控制字，生成并输出展频后的展频输出信号。
例如，频率控制字随时间离散变化，展频输出信号与频率控制字对应。
需要说明的是，在本公开的实施例中，“展频输出信号与频率控制字对应”表示展频输出信号的频率与频率控制字对应，展频输出信号的频率可以通过频率控制字来调节，由于频率控制字随时间离散变化，则展频输出信号的频率也随时间离散变化，该展频输出信号的频谱是一个宽带频谱，从而实现时钟展频。
在包含本公开的实施例提供的时钟展频电路的电路系统中，在开启与关闭展频功能的状态下，电路系统的正常工作均不被影响，从而在保证电路系统性能的同时，又实现了降低电磁辐射的目的。
例如，频率控制字可以表示为：
F(t)＝I+r(t)，
其中，F(t)为频率控制字，I为频率控制字的整数部分，r(t)为频率控制字的小数部分，r(t)随时间离散变化，t表示时间。例如，r(t)的范围为[0，1)，也就是说，r(t)在0至1之间变化，r(t)可以为0，但不能为1。由此，在一些示例中，当频率控制字的整数部分I不变的情况下，频率控制字的最大值和频率控制字的最小值可以满足以下公式：0≤Fmax-Fmin＜1，其中，Fmin表示频率控制字的最小值，Fmax表示频率控制字的最大值。
需要说明的是，虽然r(t)不能为1，但频率控制字的整数部分I可以变化，此时，频率控制字的最大值Fmax和频率控制字Fmin的最小值可以满足以下公式：0≤Fmax-Fmin≤1，例如，在另一些示例中，Fmin＝I+r(t)，Fmax＝(I+1)+r(t)，可令r(t)为0，则Fmax-Fmin＝1，此时，频率控制字F(t)仍然在两个整数之间振荡。
例如，调制参数可以包括与展频输出信号对应的参考频率、展频深度系数、展频参考值、调制速率和调制模式等。
例如，参考频率为电路系统的工作频率，从而参考频率基于电路系统的工作需求确定。本公开对参考频率的具体值不作限定。
例如，展频深度系数可以根据该展频输出信号的频率的展频深度确定，例如，在一些实施例中，若展频输出信号的参考频率为100MHz，展频输出信号的展频深度为20MHz，即展频输出信号的频率范围为90MHz至110MHz，则展频深度系数可以为±0.1(即±(展频深度/2)/参考频率)。
例如，在一些实施例中，展频参考值可以由用户根据实际需求设置，例如，展频参考值可以为0.5。在另一些实施例中，展频参考值也可以由电路系统的工作频率(即参考频率)确定，即参考频率对应参考频率控制字，参考频率控制字的小数部分即为展频参考值。
例如，调制速率表示频率控制字随时间变化的速度。
例如，调制模式可以包括三角调制模式、锯齿调制模式、正弦调制模式、随机调制模式和其他自定义模式等。用户可以根据实际应用需求选择相应的调制模式，例如，不同时钟展频电路可以对应不同的调制模式。但不限于此，不同时钟展频电路也可以对应相同的调制模式。例如，同一个时钟展频电路也可以对应不同的调制模式，不同的调制模式可以分别与时钟展频电路的不同应用场景对应。本公开对调制模式的类型、选择方式等不作具体限制。
例如，频率控制字的整数部分I由参考频率确定。频率控制字的小数部分r(t)由展频深度系数、展频参考值、调制速率和调制模式确定。
例如，在一些实施例中，展频深度系数、调制模式和调制速率均可以由用户根据实际需求设置。
图2为本公开一些实施例提供的一种时钟展频电路的结构示意图。
例如，控制电路11可以通过硬件的方式实现；或者，控制电路11还可以硬件和软件结合的方式实现。在一些实施例中，控制电路11可以通过硬件的方式或者硬件和软件结合的方式实现。
例如，在一些实施例中，如图2所示，控制电路11可以包括小数生成子电路110、整数生成子电路111和合成子电路112。例如，小数生成子电路110被配置为根据展频深度系数D、展频参考值Cr、调制模式Am和调制速率VF生成频率控制字F(t)的小数部分r(t)；整数生成子电路111被配置为根据参考频率fw生成频率控制字F(t)的整数部分I；合成子电路112被配置为接收并根据频率控制字的小数部分r(t)和频率控制字F(t)的整数部分I，生成频率控制字F(t)。
例如，在一些实施例中，小数生成子电路110还被配置为存储频率控制字F(t)的小数部分r(t)的值。整数生成子电路111还被配置为存储频率控制字F(t)的整数部分I的值。
图3A为本公开一些实施例提供的一种小数生成子电路的示意图，图3B为本公开一些实施例提供的另一种小数生成子电路的示意图。
例如，如图3A所示，在另一些实施例中，小数生成子电路110可以包括调频控制模块(或调频控制子电路)1101和小数生成模块(或生成子电路)1102。调频控制模块1101被配置为根据调制速率VF生成调频时钟信号CLK_AF以控制频率控制字F(t)的小数部分r(t)的变化速率，最终控制频率控制字F(t)的变化速率；小数生成模块1102被配置为在调频时钟信号CLK_AF的控制下，根据调制模式Am、展频深度系数D和展频参考值Cr，生成并输出小数部分r(t)至合成子电路112。
例如，展频输出信号的展频方式为中心展频，小数部分r(t)的范围为：Cr–D/2≤r(t)≤Cr+D/2，则频率控制字F(t)的范围为：I+Cr–D/2≤F(t)≤I+Cr+D/2，此时，频率控制字的最大值Fmax为I+Cr+(D/2)，频率控制字的最小值Fmin为I+Cr-(D/2)。又例如，展频输出信号的展频模式为向上展频，小数部分的范围为：Cr–D≤r(t)≤Cr，则频率控制字F(t)的范围为：I+Cr–D≤F(t)≤I+Cr，此时，频率控制字的最大值Fmax为I+Cr，频率控制字的最小值Fmin为I+Cr-D。又例如，展频输出信号的展频模式为向下展频，小数部分的范围为：Cr≤r(t)≤Cr+D，则频率控制字F(t)的范围为：I+Cr≤F(t)≤I+Cr+D，此时，频率控制字的最大值Fmax为I+Cr+D，频率控制字的最小值Fmin为I+Cr。
例如，在一些实施例中，小数生成模块1102可以包括调制模式子模块，调制模式子模块用于控制小数部分r(t)的展频方式。例如，调制模式子模块被配置为采用三角调制模式、锯齿调制模式、正弦调制模式和随机调制模式等调制模式中的任一种调制模式生成小数部分r(t)。
例如，在另一些实施例中，小数生成模块1102可以包括选择子模块和与多种调制模式一一对应的多个调制模式子模块。如图3B所示，小数生成模块1102可以包括三角调制模式子模块1102a、锯齿调制模式子模块1102b、正弦调制模式子模块1102c、随机调制模式子模块1102d和选择子模块1102e。三角调制模式子模块1102a被配置为根据三角调制模式、展频深度系数D和展频参考值Cr，生成与三角调制模式对应的第一中间小数部分；锯齿调制模式子模块1102b被配置为根据锯齿调制模式、展频深度系数D和展频参考值Cr，生成与锯齿调制模式对应的第二中间小数部分；正弦调制模式子模块1102c被配置为根据正弦调制模式、展频深度系数D和展频参考值Cr，生成与正弦调制模式对应的第三中间小数部分；随机调制模式子模块1102d被配置为根据随机调制模式、展频深度系数D和展频参考值Cr，生成与随机调制模式对应的第四中间小数部分。选择子模块1102e被配置为根据调制模式Am从第一中间小数部分、第二中间小数部分、第三中间小数部分和第四中间小数部分中选择一个作为频率控制字F(t)的小数部分r(t)。例如，在一个示例中，当用户设定的调制模式Am为三角调制模式时，选择子模块1102e选择第一中间小数部分作为频率控制字F(t)的小数部分r(t)。
例如，选择子模块1102e可以为包括多路复用器，多路复用器例如可以为4选1多路复用器。
图3B所示的示例中，选择子模块1102e根据调制模式Am从多个中间小数部分中选择与该调制模式Am对应的中间小数部分并输出该对应的中间小数部分。但本公开不限于此，例如，在另一些实施例中，选择子模块1102e可以根据调制模式Am从模式控制信号组中选择该调制模式Am对应的模式控制信号，模式控制信号组包括三角模式控制信号、锯齿模式控制信号、正弦模式控制信号、随机模式控制信号。模式控制信号可以被输出至三角调制模式子模块1102a、锯齿调制模式子模块1102b、正弦调制模式子模块1102c、随机调制模式子模块1102d，与该调制模式Am对应的调制模式子模块可以在模式控制信号的控制下生成并输出与该调制模式Am对应的中间小数部分。例如，在一些示例中，若调制模式Am为锯齿调制模式，选择子模块1102e可以从模式控制信号组中选择锯齿模式控制信号，然后该锯齿模式控制信号被输出至三角调制模式子模块1102a、锯齿调制模式子模块1102b、正弦调制模式子模块1102c、随机调制模式子模块1102d，然而只有锯齿调制模式子模块1102b可以在锯齿模式控制信号的控制下生成并输出与锯齿调制模式对应的第二中间小数部分，而在锯齿模式控制信号的控制下，三角调制模式子模块1102a、正弦调制模式子模块1102c和随机调制模式子模块1102d均无法生成信号。
例如，在又一些实施例中，小数生成模块1102可以包括仅与多种调制模式一一对应的多个调制模式子模块。此时，只有与用户设定的调制模式Am对应的调制模式子模块可以生成中间小数部分，且该中间小数部分作为最终的频率控制字F(t)的小数部分r(t)被输出至合成子电路112，即调制模式Am可以控制多个调制模式子模块中与该调制模式Am对应的调制模式子模块根据相应的调制模式、展频深度系数D和展频参考值Cr，生成与相应的调制模式对应的中间小数部分。例如，在一个示例中，小数生成模块1102可以包括三角调制模式子模块1102a、锯齿调制模式子模块1102b、正弦调制模式子模块1102c和随机调制模式子模块1102d，三角调制模式子模块1102a与三角调制模式对应，锯齿调制模式子模块1102b与锯齿调制模式对应，正弦调制模式子模块1102c与正弦调制模式对应，随机调制模式子模块1102d与随机调制模式对应。当用户设定的调制模式Am为正弦调制模式时，则只有正弦调制模式子模块1102c可以根据正弦调制模式、展频深度系数D和展频参考值Cr，生成与正弦调制模式对应的第三中间小数部分，然后该第三中间小数部分即可作为频率控制字F(t)的小数部分r(t)被输出至合成子电路112。在此种情况下，小数生成模块1102可以不包括选择子模块1102e。
例如，对于三角调制模式、锯齿调制模式和正弦调制模式，小数部分r(t)是规律变化的近似曲线。因此，三角调制模式子模块1102a、锯齿调制模式子模块1102b和正弦调制模式子模块1102c中的每一个可以包括加法器、存储器、减法器和比较器等。
下面以三角调制模式子模块1102a为例详细描述调制模式子模块的工作原理。三角调制模式子模块1102a中的存储器用于存储小数部分r(t)的变化步长。例如，当展频参考值Cr为0.5，展频深度系数D为0.5，展频输出信号的展频方式为中心展频时，小数部分r(t)的范围为0.25-0.75，即0.5(展频参考值Cr)±(0.5(展频深度系数D)/2)，三角调制模式的变化步长可以为0.01。小数部分r(t)的第一个值可以为展频参考值Cr，即0.5，利用三角调制模式子模块1102a中的加法器将第一个值(即展频参考值Cr)增加0.01，以得到小数部分r(t)的第二个值0.51，然后利用加法器将第二个值增加0.01，以得到小数部分r(t)的第三个值0.52，以此类推，直到小数部分r(t)的值为0.75(即小数部分的最大值)时，则利用加法器将最大值(即0.75)增加-0.01，即利用加法器将最大值减去0.01，以得到小数部分r(t)的第N个值0.74，然后利用加法器将第N个值减去0.01，以得到小数部分r(t)的第N+1个值0.73，以此类推，直到小数部分r(t)的值为0.25(即小数部分的最小值)时，则再次利用加法器将最小值(即0.25)增加0.01，以得到小数部分r(t)的第N+q个值0.26，然后利用加法器将第N+q个值加上0.01，以得到小数部分r(t)的第N+q+1个值0.27，以此类推，直到小数部分r(t)的值为0.5(即展频参考值Cr)时，完成一次循环周期。也就是说，一个循环周期的初始值和终值相同，且在该循环周期中小数部分r(t)的值达到一次最大值和一次最小值。不停循环上述过程，则可以生成小数部分r(t)。例如，三角调制模式子模块1102a中的存储器还可以用于存储生成的小数部分r(t)、展频参考值Cr和展频深度系数D等。
需要说明的是，小数部分r(t)的值的变化速率由调频时钟信号CLK_AF控制，即调频时钟信号CLK_AF可以控制例如对第一个值增加0.01的操作和对第二个值增加0.01的操作之间的时间间隔。
例如，对于随机调制模式，小数部分r(t)是由一系列不规则变化的随机数值组成的，随机调制模式子模块1102d可以采用PRBS(Pseudo-Random Binary Sequence，伪随机二进制序列)电路实现，PRBS电路产生的伪随机数值有一个大的循环周期，从而可以近似的认为该伪随机数值是不规则变化。例如，PRBS电路可以包括一组寄存器。
需要说明的是，如上面所述，在一些实施例中，如图3B所示，小数生成模块1102中的每个调制模式子模块均根据相应的调制模式、展频深度系数D和展频参考值Cr，生成与相应的调制模式对应的中间小数部分；也就是说，小数生成模块1102可以生成多个中间小数部分，然后选择子模块1102e根据调制模式Am从多个中间小数部分中选择与该调制模式Am对应的中间小数部分。
例如，在一些实施例中，小数生成子电路110还可以包括展频深度控制模块和参考值控制模块。展频深度控制模块被配置为确定展频深度系数D，并将展频深度系数D传输至小数生成模块1102；参考值控制模块被配置为确定展频参考值Cr，并将展频参考值Cr传输至小数生成模块110。例如，展频深度控制模块可以直接获取用户输入的展频深度系数D，参考值控制模块可以直接获取用户输入的展频参考值Cr。展频深度控制模块可以包括第一存储电路，第一存储电路用于存储展频深度系数D(例如，展频深度系数D为0.5)，第一存储电路可以包括各种类型的存储介质或寄存器等。参考值控制模块也可以包括第二存储电路，第二存储电路用于存储展频参考值Cr(例如，展频参考值Cr为0.5)，第二存储电路可以包括各种类型的存储介质或寄存器等。展频深度系数D和展频参考值Cr共同决定了展频输出信号的展频范围，即展频深度。
又例如，用户可以输入参考频率和展频深度，展频深度控制模块可以获取参考频率和展频深度，并根据参考频率和展频深度确定展频深度系数D，参考值控制模块获取参考频率，并根据参考频率确定展频参考值Cr。此时，展频深度控制模块可以包括第一存储电路和第一计算电路，参考值控制模块也可以包括第二存储电路和第二计算电路。展频深度控制模块中的第一计算电路用于根据参考频率和展频深度计算展频深度系数D，展频深度控制模块中的第一存储电路用于存储展频深度系数D。参考值控制模块中的第二计算电路用于根据参考频率计算展频参考值Cr，参考值控制模块中的第二存储电路用于存储展频参考值Cr。需要说明的是，展频深度控制模块中的第一计算电路和参考值控制模块中的第二计算电路均可以采用晶体管、电阻、触发器、电容和运算放大器等元件构成。
例如，展频深度系数D和展频参考值Cr可以通过数据接口由用户通过输入装置(例如，键盘、触摸屏、触摸板、鼠标、旋钮等)直接输入至小数生成模块1102。此时，小数生成子电路110可以不包括展频深度控制模块和参考值控制模块。
例如，调制模式Am也可以通过数据接口由用户通过输入装置直接输入至小数生成模块1102。
图4为本公开一些实施例提供的一种调频控制模块的示意性框图。例如，如图4所示，调频控制模块1101包括计时子模块1101a和计数子模块1101b。计数子模块1101b被配置为对参考时钟信号Sys_clk进行计数，以得到参考时钟信号Sys_clk的计数值；计时子模块1101a被配置为根据调制速率VF确定计数周期，以及基于计数周期和计数值确定调频时钟信号CLK_AF。
例如，调制速率VF可以通过数据接口由用户通过输入装置直接输入至计时子模块1101a。
例如，计数周期可以表示每个频率控制字的持续时间。例如，对于三角调制模式，若频率控制字的调频为31.25kHz，该调频对应的调制周期为0.000032s(即1/31250＝0.000032)，调制周期表示频率控制字的变化周期，若在一个调制周期中需要改变频率控制字64次，那么每个频率控制字的持续时间为0.0000032s/64＝500纳秒(ns)，即当每个频率控制字的持续时间为500ns时，则能够满足调频31.25kHz的要求。也就是说，计数周期为500ns。例如，假设当计数周期为500ns时，在该计数周期内，参考时钟信号Sys_clk的脉冲数量为300，则当计数子模块1101b输出的计数值为1至150时，计时子模块1101a可以输出二进制数0，即此时调频时钟信号CLK_AF的值为0；当计数子模块1101b输出的计数值为150至300时，计时子模块1101a可以输出二进制数1，即此时调频时钟信号CLK_AF的值为1。当计数值达到300时，计时子模块1101a可以控制计数子模块1101b将计数值重置为0，以重新开始计数。如此循环，则可以得到周期为500纳秒的调频时钟信号CLK_AF。调频时钟信号CLK_AF的频率低于参考时钟信号Sys_clk的频率。
例如，如图4所示，参考时钟信号Sys_clk可以为系统的时钟信号。
例如，计时子模块1101a和计数子模块1101b可以利用硬件电路实现。计时子模块1101a和计数子模块1101b例如可以采用晶体管、二极管、电阻、触发器、电容和运算放大器等元件构成。例如，计数子模块1101b可以包括加法计数器等。当然，计数子模块1101b的功能也可以通过软件实现。例如，调频控制模块1101还可以包括存储子模块，以用于存储计算机指令和数据，处理器可以执行存储子模块中存储的计算机指令和数据以实现计数子模块1101b的功能。
例如，如图2所示，在一些实施例中，参考频率fw可以通过数据接口由用户通过输入装置输入至整数生成子电路111。此时，整数生成子电路111可以包括计算模块和存储模块，计算模块用于根据参考频率fw计算与该参考频率fw对应的参考频率控制字，该参考频率控制字的整数部分即为频率控制字F(t)的整数部分I的值，存储模块用于存储该整数部分I的值。存储模块可以为各种类型的存储介质或寄存器等。计算模块例如可以采用晶体管、电阻、触发器、电容和运算放大器等元件构成。
又例如，在另一些实施例中，时钟展频电路10可以连接一计算器，可以利用该计算器根据参考频率fw计算得到整数部分I的值，整数生成子电路111可以直接从计算器中获取该整数部分I的值。此时，整数生成子电路111可以仅包括存储模块，以用于存储整数部分I的值。
例如，如图2所示，合成子电路112用于将整数部分I和小数部分r(t)整合在一起，以得到频率控制字F(t)。合成子电路112可以包括逻辑电路和寄存器等。
例如，如图2所示，信号生成电路12包括基准时间单位生成子电路120和展频子电路121。基准时间单位生成子电路120被配置生成并输出基准时间单位；展频子电路121被配置为根据频率控制字和基准时间单位△生成并输出展频输出信号。
例如，如图2所示，基准时间单位生成子电路120被配置为将基准时间单位△输出至整数生成子电路111。整数生成子电路111可以根据参考频率fw和基准时间单位△，计算与该参考频率fw对应的参考频率控制字，从而确定频率控制字F(t)的整数部分I的值。例如，参考频率控制字可以表示为：
Fw＝1/(fw*△)＝Iw+rw
其中，Fw表示参考频率控制字，Iw表示参考频率控制字的整数部分，rw表示参考频率控制字的小数部分。频率控制字F(t)的整数部分I即为该参考频率控制字的整数部分Iw。例如，在一些示例中，展频参考值Cr可以为该参考频率控制字的小数部分rw。
例如，如图2所示，基准时间单位生成子电路120还被配置为将基准时间单位△输出至展频子电路121。
图5A示出了本公开一些实施例提供一种基准时间单位生成子电路的示意性框图；图5B示出了本公开一些实施例提供另一种基准时间单位生成子电路的示意性结构图；图6示出了本公开一些实施例提供的一种K个相位均匀间隔的基准输出信号的示意图。
例如，基准时间单位生成子电路120被配置为生成并输出K个相位均匀间隔的基准输出信号以及基准时间单位△。基准时间单位生成子电路120可以利用锁相环(PhaseLocked Loop，PLL)、延迟锁相环(Delay locked Loop，DLL)或约翰逊计数器(JohnsonCounter)等来产生K个相位均匀间隔的基准输出信号。如图5A所示，在一些实施例中，基准时间单位生成子电路120可以包括压控振荡器(VCO)1201、锁相环回路电路1202和K个输出端1203。压控振荡器1201被配置为以预定振荡频率振荡。锁相环回路电路1202被配置为将压控振荡器1201的输出频率锁定为基准输出频率。K个输出端1203被配置为输出K个相位均匀间隔的基准输出信号，其中，K为大于1的正整数。例如，K＝16、32、128或其他数值。
例如，基准时间单位可以表示为△，基准输出频率可以表示为fd。如图6所示，基准时间单位△是K个输出端1203输出的任意两个相邻的输出信号之间的时间跨度(timespan)。基准时间单位△通常由多级压控振荡器1201生成。压控振荡器1201生成的信号的频率fvco可以通过锁相环回路电路1202锁定到已知的基准输出频率fd，即fd＝fvco。
例如，基准时间单位△可以使用以下公式计算：
Δ＝Td/K＝1/(K·fd)
其中，Td表示多级压控振荡器1201生成的信号的周期。fΔ表示基准时间单位的频率的值，即fΔ＝1/Δ＝K·fd。
例如，如图5B所示，锁相环回路电路1202包括相位检测器PFD、环路滤波器LPF和分频器FN。例如，在本公开实施例中，首先，例如具有参考频率的参考信号可以被输入到相位检测器PFD，然后进入环路滤波器LPF，接着进入压控振荡器，最后压控振荡器生成的具有预定振荡频率fvco的信号可以通过分频器FN进行分频以得到分频信号的分频频率fvco/N0，其中，N0表示分频器的分频系数，N0为实数，且N0大于或等于1。分频频率fvco/N0反馈到相位检测器PFD，相位检测器PFD用于比较参考信号的参考频率与分频频率fvco/N0，当参考频率与分频频率fvco/N的频率和相位均相等时，两者之间的误差为零，此时，锁相环回路电路1202处于锁定状态。
例如，环路滤波器LPF可以为低通滤波器。
值得注意的是，图5B所示的电路结构仅是基准时间单位生成子电路120的一种示例性的实现方式。基准时间单位生成子电路120的具体结构并不限于此，其还可以由其他电路结构构建而成，本公开在此不作限制。例如，K和△可以根据实际需求预先设置，且固定不变。
图7示出了本公开一些实施例提供的一种展频子电路的示意性框图；图8示出了本公开一些实施例提供的一种展频子电路的工作原理示意图。
例如，如图7所示，展频子电路121包括第一输入模块1211、第二输入模块1212和输出模块1213。第一输入模块1211被配置为接收来自基准时间单位生成子电路120的K个相位均匀间隔的基准输出信号和基准时间单位。第二输入模块1212被配置为接收来自控制电路11的频率控制字F(t)。输出模块1213用于生成第一周期和第二周期，根据第一周期和第二周期生成展频输出信号，以及输出该展频输出信号。第一周期和第二周期的出现可能性由频率控制字F(t)的小数部分r(t)的值控制。
例如，展频子电路121可以包括时间平均频率直接周期(TAF-DPS)合成器。TAF-DPS技术是一种新兴的频率合成技术，其基于新的时间平均频率概念可以生成任何频率的脉冲信号。也就是说，TAF-DPS合成器能够实现小频率粒度的精细频率调整。此外，因为每个单个脉冲是直接构建的，所以TAF-DPS合成器的输出频率可以瞬间改变，也即具有频率切换的迅速性。实验证明，TAF-DPS合成器的频率粒度可以达到几个ppb(parts per billion)。更重要的是，TAF-DPS的频率切换速度是可量化的。也就是说，从接收频率控制字更新的时刻到频率切换的时刻的响应时间可以根据时钟周期来计算。TAF-DPS合成器可以作为本公开实施例中的展频子电路121的一种具体实现方式。
例如，TAF-DPS合成器可以使用专用集成电路(例如，ASIC)或者可编程逻辑器件(例如，FPGA)来实现。或者，TAF-DPS合成器可以使用传统的模拟电路器件来实现。本公开在此不作限定。
下面，将参考图8描述基于TAF-DPS合成器的展频子电路121的工作原理。
例如，如图8所示，基于TAF-DPS合成器510的展频子电路121具有两个输入：基准时间单位520和频率控制字530。频率控制字530表示为F(t)，F(t)＝I+r(t)，且I是大于1的整数，r(t)是分数，且随时间离散变化。
例如，TAF-DPS合成器510具有一个输出CLK 550。该输出CLK 550是合成的时间平均频率时钟信号。在本公开的实施例中，输出CLK 550即为展频输出信号。根据基准时间单位520，TAF-DPS合成器510可以产生两种类型的周期，即第一周期TA＝I·Δ和第二周期TB＝(I+1)·Δ。展频输出信号CLK 550是时钟脉冲串540，且该时钟脉冲串540由第一周期TA541和第二周期TB 542以交织的方式构成。分数r(t)用于控制第二周期TB的出现概率，因此，r(t)也可以确定第一周期TA的出现概率。
例如，如图8所示，展频输出信号CLK 550的周期TTAF可以用下面的公式表示：
TTAF＝(1-r(t))·TA+r(t)·TB
＝TA+r(t)·(TB-TA)＝TA+r(t)·△＝I·△+r(t)·△＝(I+r(t))·△
因此，当频率控制字530为F(t)＝I+r(t)时，可以得到：
TTAF＝F(t)·△(1)
例如，基于上述公式(1)，展频输出信号CLK 550的频率fcss可以表示为：
fcss＝1/TTAF＝1/(F(t)·△)(2)
由上面的公式(1)和公式(2)可知，TAF-DPS合成器510输出的展频输出信号CLK550的周期TTAF与频率控制字530呈线性比例，展频输出信号CLK 550的频率fcss与频率控制字530呈反比例，具有小量线性的形状。当频率控制字530发生变化时，TAF-DPS合成器510输出的展频输出信号CLK 550的周期TTAF也将以相同的形式发生变化，展频输出信号CLK 550的频率也相应变化。
图9为本公开一些实施例提供的一种根据三角调制模式确定的频率调制示意图。例如，当小数部分r(t)随时间变化的时间间隔较短时，小数部分r(t)近似为三角波曲线，由此，频率控制字F(t)也近似为三角波曲线，如公式(2)所示，基于TAF-DPS生成的展频输出信号的频率fcss与频率控制字530为对应的倒数形式，其具有小量线性的性质，从而，如图9所示，展频输出信号的频率fcss也近似为一条随时间变化的三角波曲线。
由此，在本公开实施例提供的时钟展频电路中，仅通过控制频率控制字F(t)，即可以实现对展频输出信号的频率的控制，当控制频率控制字F(t)具有不同调制模式下的波形，则可以实现相应调制模式的展频效果，即在频域上表现为在某个频段范围内扫频，如果频率控制字的最大值和最小值对应的频率差越大，则展频的范围就越宽，即降低电磁干扰的效果就越好。同时，当电路系统开启展频功能时，该电路系统的基本功能并不受影响，从而在电路系统正常工作时，可以一直开启展频功能，既保证了电路系统的安全性，又降低了电路系统的电磁干扰。
另外，当F(t)在两个整数之间变化时，展频输出信号CLK 550的周期只有两种类型，一种长周期TB，一种短周期TA。由此，在设计数字电路时，只需使用短周期来约束建立时间即可，保持时间与周期无关，只与边缘有关。对于包含该时钟展频电路的电路系统，当电路系统开启展频功能和不开启展频功能时，TAF-DPS合成器510输出的信号的周期都只存在两周周期类型，不影响电路系统的正常功能，既保证了电路系统的正常工作，又降低了电磁干扰。
例如，根据公式(2)可知，展频输出信号的频率与频率控制字呈反比例关系，从而展频输出信号的频率的最大值为1/(Fmin*Δ)，展频输出信号的频率的最小值为1/(Fmax*Δ)，展频输出信号的频率的展频深度表示为：FD＝1/(Fmin*Δ)-1/(Fmax*Δ)，其中，FD表示展频深度。
图10A为本公开一些实施例提供的一种展频子电路的结构示意图；图10B为本公开一些实施例提供的另一种展频子电路的结构示意图。
下面，将参考图10A和10B描述TAF-DPS合成器的电路结构。
例如，如图10A所示，在一个实施例中，第一输入模块1211包括K→1多路复用器711。K→1多路复用器711具有用于接收K个相位均匀间隔的基准输出信号的多个输入端、控制输入端和输出端。
例如，输出模块1213包括触发电路730。触发电路730用于生成脉冲串。脉冲串由第一周期TA的脉冲信号和第二周期TB的脉冲信号以交织方式构成。触发电路730包括D触发器7301、反相器7302和输出端7303。D触发器7301包括数据输入端、用于接收来自K→1多路复用器711的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器7302包括用于接收第一时钟信号CLK1的反相器输入端和用于输出第二时钟信号CLK2的反相器输出端，反相器输出端与D触发器7301的数据输入端连接，以将第二时钟信号CLK2输出至D触发器7301的数据输入端。触发电路730的输出端7303用于输出第一时钟信号CLK1作为展频输出信号Sout。
例如，第一时钟信号CLK1包括脉冲串。
例如，第二输入模块1212包括逻辑控制电路740。逻辑控制电路740包括用于接收控制电路11输出的频率控制字F(t)的输入端、用于接收第一时钟信号CLK1的时钟输入端和连接到第一输入模块1211的K→1多路复用器的控制输入端的输出端。
例如，如图10B所示，在另一个实施例中，第一输入模块1211包括第一K→1多路复用器721、第二K→1多路复用器723和2→1多路复用器725。第一K→1多路复用器721和第二K→1多路复用器723均包括用于接收K个相位均匀间隔的信号的多个输入端、控制输入端和输出端。2→1多路复用器725包括控制输入端、输出端、用于接收第一K→1多路复用器721的输出的第一输入端和用于接收第二K→1多路复用器723的输出的第二输入端。
例如，如图10B所示，输出模块1213包括触发电路。触发电路用于生成脉冲串。触发电路包括D触发器761、反相器763和输出端762。D触发器761包括数据输入端、用于接收来自2→1多路复用器725的输出端的输出的时钟输入端和用于输出第一时钟信号CLK1的输出端。反相器763包括用于接收第一时钟信号CLK1的输入端和用于输出第二时钟信号CLK2的输出端，反相器763的输出端与D触发器761的数据输入端连接，以将第二时钟信号CLK2输出至D触发器761的数据输入端。触发电路的输出端762用于输出第一时钟信号CLK1作为展频输出信号Sout。
例如，第一时钟信号CLK1连接到2→1多路复用器725的控制输入端。
例如，如图10B所示，第二输入模块1212包括第一逻辑控制电路70和第二逻辑控制电路74。第一逻辑控制电路70包括第一加法器701、第一寄存器703和第二寄存器705。第二逻辑控制电路74包括第二加法器741、第三寄存器743和第四寄存器745。
第一加法器701将频率控制字(F(t))和第一寄存器703存储的最高有效位(mostsignificant bits，例如，5比特)相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中；或者，第一加法器701将频率控制字(F(t))和第一寄存器703存储的所有信息相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第一寄存器703中。在下一个第二时钟信号CLK2的上升沿时，第一寄存器703存储的最高有效位将被存储到第二寄存器705中，并作为第一K→1多路复用器721的选择信号，用于从K个多相位输入信号中选择一个信号作为第一K→1多路复用器721的第一输出信号。
第二加法器741将频率控制字(F(t))和第一寄存器703存储的最高有效位相加，然后在第二时钟信号CLK2的上升沿时将相加结果保存到第三寄存器743中。在下一个第一时钟信号CLK1的上升沿时，第三寄存器743存储的信息将被存储到第四寄存器745中，并作为第二K→1多路复用器723的选择信号，用于从K个多相位输入信号中选择一个信号作为第二K→1多路复用器723的第二输出信号。
2→1多路复用器725在第一时钟信号CLK1的上升沿时，选择来自第一K→1多路复用器721的第一输出信号和来自第二K→1多路复用器723的第二输出信号中的一个作为2→1多路复用器725的输出信号，以作为D触发器761的输入时钟信号。
例如，图10A和图10B所示的TAF-DPS合成器输出的展频输出信号Sout的周期(TTAF)可以由上面的公式(1)计算得到。例如，频率控制字以F(t)＝I+r(t)的形式设置，其中，I是整数，r(t)是在[0,1)的范围内的小数。
图11为本公开一些实施例提供的一种展频前后频谱对比结果的示意图。如图11所示，参考频率由曲线500表示，根据三角调制模式进行展频后的第一展频频率由曲线501表示，根据锯齿调制模式进行展频后的第二展频频率由曲线502表示，根据随机调制模式进行展频后的第三展频频率由曲线503表示。第一展频频率、第二展频频率和第三展频频率对应的调制速率(modulation rate)均为30kHz，第一展频频率、第二展频频率和第三展频频率对应的测试设备频谱仪的分辨率带宽(resolution bandwidth)均为120kHz。第一展频频率、第二展频频率和第三展频频率均是由本公开实施例提供的同一个时钟展频电路基于不同的调制模式而生成的展频输出信号的频率。如图11所示，对于没有进行展频的参考频率，参考频率的尖峰的能量为-16.1306dB，第一展频频率的能量为-29.275dB，第二展频频率的能量为-32.3926dB，第三展频频率的能量为-27.7686dB。从实验结果可以看出，基于任意的调制模式下的展频频率都能够有效的降低EMI尖峰噪声。
本公开至少一实施例还提供一种电子设备。图12为本公开一些实施例提供的一种电子设备的示意性框图，图13为本公开一些实施例提供的一种电子设备正常工作时的截图。
例如，如图12所示，本公开实施例提供的电子设备1可以包括上述任一项所述的时钟展频电路10。
例如，该电子设备1可以为液晶显示装置等，时钟展频电路10可以应用于液晶显示装置的逻辑板(TCON)中。如图13所示，当该液晶显示装置显示时，开启液晶显示装置的展频功能，该液晶显示装置的显示效果并不受影响。
需要说明的是，关于时钟展频电路10的详细说明可以参考上述时钟展频电路的实施例中的相关描述，在此不再赘述。
本公开至少一实施例还提供一种时钟展频方法。图14为本公开一些实施例提供的一种时钟展频方法的示意性流程图。本公开实施例提供的时钟展频方法可以基于本公开任一实施例所述的时钟展频电路实现。
例如，如图14所示，本公开实施例提供的时钟展频方法可以包括以下操作：
S11：根据调制参数生成频率控制字，其中，频率控制字随时间离散变化；
S12：接收并根据频率控制字，生成并输出展频后的展频输出信号，其中，展频输出信号与频率控制字对应。
本公开实施例提供的时钟展频方法能够实现开启各种调制模式(比如三角波调制模式，锯齿波调制模式)的展频功能，且能够在开启展频功能时不引入额外的噪声，即在不不影响电路系统正常工作的情况下，有效地降低电磁干扰。
例如，频率控制字可以包括小数部分和整数部分，整数部分为整数，小数部分随时间离散变化，且小数部分为小数，其范围为[0,1)。
例如，调制参数包括与展频输出信号对应的展频深度系数、展频参考值、调制模式、调制速率和参考频率。步骤S11可以包括：根据展频深度系数、展频参考值、调制模式和调制速率生成小数部分；根据参考频率生成整数部分；根据小数部分和整数部分，生成频率控制字。
例如，在步骤S12中，展频输出信号可以由TAF-DPS合成器生成。
需要说明的是，对所述时钟展频方法的描述，可以参考上文中对时钟展频电路的描述。图14所示的时钟展频方法可以由本公开任一实施例所述的时钟展频电路来实现，例如，步骤S11可以由本公开任一实施例所述的时钟展频电路中的控制电路来实现，步骤S12可以由本公开任一实施例所述的时钟展频电路中的信号生成电路来实现，在此不再赘述类似的操作或步骤。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本发明的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种时钟展频电路，包括：
控制电路，被配置为根据调制参数生成频率控制字，其中，所述频率控制字随时间离散变化；
信号生成电路，被配置为接收并根据所述频率控制字，生成并输出展频后的展频输出信号，其中，所述展频输出信号与所述频率控制字对应，
其中，所述频率控制字表示为：
F(t)＝I+r(t)，
其中，F(t)为所述频率控制字，I为所述频率控制字的整数部分，I为常数且为整数，r(t)为所述频率控制字的小数部分，r(t)为小数且随所述时间离散变化，t表示所述时间。
2.根据权利要求1所述的时钟展频电路，其中，所述调制参数包括与所述展频输出信号对应的展频深度系数、展频参考值、调制速率、参考频率和调制模式，
所述控制电路包括：
小数生成子电路，被配置为根据所述展频深度系数、所述展频参考值、所述调制模式和所述调制速率生成所述小数部分；
整数生成子电路，被配置为根据所述参考频率生成所述整数部分；
合成子电路，被配置为接收并根据所述小数部分和所述整数部分，生成所述频率控制字。
3.根据权利要求2所述的时钟展频电路，其中，所述小数生成子电路包括：
调频控制模块，被配置为根据所述调制速率生成调频时钟信号以控制所述频率控制字的变化速率；
小数生成模块，被配置为在所述调频时钟信号的控制下，根据所述调制模式、所述展频深度系数和所述展频参考值，生成并输出所述小数部分至所述合成子电路。
4.根据权利要求3所述的时钟展频电路，其中，所述小数生成模块包括调制模式子模块，
所述调制模式包括三角调制模式、锯齿调制模式、正弦调制模式或随机调制模式，
所述调制模式子模块被配置为采用所述三角调制模式、所述锯齿调制模式、所述正弦调制模式和所述随机调制模式中的任一种调制模式生成所述小数部分。
5.根据权利要求3或4所述的时钟展频电路，其中，所述调频控制模块包括：
计数子模块，被配置为对参考时钟信号进行计数，以得到所述参考时钟信号的计数值；
计时子模块，被配置为根据所述调制速率确定计数周期，基于所述计数周期和所述计数值确定所述调频时钟信号。
6.根据权利要求1-4任一项所述的时钟展频电路，其中，所述信号生成电路包括：
基准时间单位生成子电路，被配置生成并输出基准时间单位；
展频子电路，被配置为根据所述频率控制字和所述基准时间单位生成并输出所述展频输出信号。
7.根据权利要求6所述的时钟展频电路，其中，所述基准时间单位生成子电路包括：
压控振荡器，被配置为以预定振荡频率振荡；
锁相环回路电路，被配置为将所述压控振荡器的输出频率锁定为基准输出频率；
K个输出端，被配置为输出K个相位均匀间隔的基准输出信号，其中，K为大于1的正整数，
其中，所述基准输出频率表示为fd，所述基准时间单位是所述K个输出端输出的任意两个相邻的基准输出信号之间的时间跨度，所述基准时间单位表示为△，并且△＝1/(K·fd)。
8.根据权利要求7所述的时钟展频电路，其中，所述展频子电路为时间平均频率直接周期合成器。
9.根据权利要求1-4任一项所述的时钟展频电路，其中，所述频率控制字的最大值和所述频率控制字的最小值满足以下公式：0≤Fmax-Fmin＜1，
其中，Fmin表示所述频率控制字的最小值，Fmax表示所述频率控制字的最大值。
10.一种电子设备，包括：根据权利要求 1-9任一项所述的时钟展频电路。
11.一种时钟展频方法，应用于根据权利要求1-9的任一所述的时钟展频电路，所述时钟展频方法包括：
根据所述调制参数生成所述频率控制字，其中，所述频率控制字随时间离散变化；以及
接收并根据所述频率控制字，生成并输出展频后的所述展频输出信号，其中，所述展频输出信号与所述频率控制字对应。
12.根据权利要求11所述的时钟展频方法，其中，所述频率控制字包括小数部分和整数部分，所述调制参数包括与所述展频输出信号对应的展频深度系数、展频参考值、调制模式、调制速率和参考频率，
根据所述调制参数生成所述频率控制字包括：
根据所述展频深度系数、所述展频参考值、所述调制模式和所述调制速率生成所述小数部分，其中，所述小数部分为小数且随所述时间离散变化；
根据所述参考频率生成所述整数部分，其中，所述整数部分为整数；
根据所述小数部分和所述整数部分，生成所述频率控制字。
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