CN102104394B - 一种低速率扩频通信发射基带系统 - Google Patents

Abstract

本发明涉及一种低速率扩频通信发射基带系统，所述的系统用现场可编程门阵列(FPGA)和直接数字频率合成器(DDS)实现参数可设置的低速率扩频发射基带系统，具体包含：FPGA芯片、DDS芯片及外围模块；FPGA芯片包含：时钟信号发生模块；RS-232串行通信模块；中心控制模块；组帧模块；信道编码模块；PN码发生器模块；数字成型滤波器模块；和DDS工作状态控制器。DDS芯片包含：相位累加器模块、波形ROM模块、D/A转换模块和低通滤波模块，用于数模转换和信号调制；FPGA芯片的输入输出端口与DDS芯片的输入端口相连，将待调制的数据输入和状态控制信号至DDS芯片，控制DDS芯片的工作模式。

Description

一种低速率扩频通信发射基带系统

技术领域

本发明涉及一种通信发射基带系统，特别涉及一种低速率扩频通信发射基带系统。

背景技术

扩频通信是一种信息的传输方式，其基本特征是使用比发送的信息数据速率高许多倍的伪随机码把载有信息数据的基带信号的频谱进行扩展，形成宽带的低功率谱密度的信号来发射，信号所占有的频带宽度远大于所传信息必需的最小带宽。由于扩频通信具有抗干扰性能好、安全保密、可进行多址通信、有较好的抗衰落和抗多径等优点，广泛地渗透到了通信的各个方面，如卫星通信、移动通信、无线定位系统、无线局域网等。

扩频通信系统按照其工作方式可以为：直接序列扩频系统(DSSS)、跳频扩频系统(FHSS)、跳时扩频系统(THSS)和混合式扩频系统。

随着扩频通信技术的广泛应用，国外许多从事专用集成电路开发研制的厂商先后研制出了具有不同特点的基带扩频处理芯片，例如：STEL2000、Z87200、HFA3861，SX043等芯片。这些扩频通信芯片和以此为核心的发射基带系统无疑是比较成熟的技术，但这种扩频发射基带在一些具体的应用领域也存在一些不足。例如：STEL2000和Z87200可将1bit信息扩展为11～64chips的扩频码，这两款芯片不能满足扩频码长的通信系统要求；HFA3861是一种应用于无线局域网系统的基带扩频处理芯片，数据速率为1、2、5.5和11Mbps，该芯片不能满足低速率的扩频通信系统要求；SX043是美国研制生产的一款高扩频增益的扩频芯片(最高增益2047chips/bit)，数据速率为100bps～4Mbps，由于扩频码长达2047chips，所以可用于军方系统，近几年美国对这款芯片实行禁运，目前已经买不到这款芯片。而这些基带扩频处理芯片的纠错编码能力很有限，SX043具有CRC校验功能，但没有纠错编码能力；另外几款芯片都没有纠错和校验功能，这也限制了这些芯片在对误码率要求较高的传输系统中的应用。由于已有的基带扩频处理芯片只能在特定的通信系统中得到广泛应用，当通信系统或通信体制发生变化时，已有芯片不能很好地满足需求。

发明内容

本发明的目的在于，为克服目前扩频芯片的扩频码速率和扩频码长受限制，不能纠错检错等缺点限制在一些扩频系统中的应用，从而提出一种低速率扩频通信发射基带系统。

本发明提出了一种利用现场可编程门阵列(Field-Programmable Gate Array，FPGA)和直接数字频率合成器(Direct Digital Synthesizer，DDS)实现的参数可设置的扩频发射基带系统。

本发明提出的一种低速率扩频通信发射基带系统，其特征在于，用现场可编程门阵列(FPGA)和直接数字频率合成器(DDS)及外围电路实现参数可设置的低速率扩频发射基带系统。

所述的FPGA芯片包含如下功能模块：

时钟信号发生模块，通过对基准时钟信号进行分频产生用于各个功能模块的时钟信号，通过对码周期进行计数来产生信息速率控制时钟信号；

RS-232串行通信模块，包括：RS-232接收器和RS-232发送器，所述的RS-232接收器接收来自RS-232口的数据，所述的RS-232发送器在中心控制模块的控制下向RS-232口发送数据；

中心控制模块，收到串口通信模块发来的数据后判断数据内容，然后根据数据的内容和通信协议控制整个发射基带的工作状态；

组帧模块，组帧是按照通信协议对数据进行分组，并在每帧数据中进行加帧头和帧标志的处理和编排；

信道编码模块，按照通信协议对待发数据进行卷积、交织和差分编码，以降低数据传输中的误码率；

PN码发生器模块，采用移位寄存器产生扩频所用的伪随机序列，用于对编码组帧后的数据进行扩频处理；

扩频模块，按照通信协议约定的PN码长和码速率对每个信息bit进行异或运算，即将信道中待传输的数据流与PN码发生器产生的PN码流进行异或运算；

数字成型滤波器模块，用来减小旁瓣功率，按照通信方案的要求计算滤波器的传递函数，用IP核产生的FIR滤波器完成数字成型滤波；

和DDS工作状态控制器，用于输出包含复位、待发信道数据、向DDS可编程寄存器写入的数据和参考时钟状态的控制信息。

所述的DDS芯片包含如下模块：相位累加器模块、波形ROM模块、D/A转换模块和低通滤波模块，用于数模转换和信号调制。

所述的FPGA芯片的扩频数据输出端口与所述的DDS芯片的数据输入端口相连，将待调制的数据输入至DDS芯片进行调制和模数滤波转换；所述的FPGA芯片的IO通过DDS芯片的A/D总线向DDS芯片的可编程寄存器写入控制字，从而控制DDS芯片的工作模式，完成D/A转换和调制。

所述的低速率扩频通信发射基带系统，其特征在于，所述的外围模块具体包含：

串口电平转换模块，用于完成TTL电平与RS-232标准规定的正负电压之间的转换，使该基带系统能够通过RS-232接口接收待发信息；

晶振，用于产生作为系统的参考时钟信号，基带中所用的所有时钟均基于该晶振产生；

电源模块，用于将输入电压转化为发射基带所需的各种电压，向基带系统提供稳定的工作电源；

EPROM模块，用于存储所述的FPGA芯片的程序，加电时FPGA芯片将EPROM芯片中的数据读入FPGA芯片编程RAM中，然后FPGA进入工作状态。

其中，所述的串口电平转换芯片与所述的FPGA芯片的两个IO口相连，完成TTL电平与RS-232电平的转换，从而实现所述的FPGA芯片能直接与RS-232串口进行信息交互；所述的晶振芯片输出端口与FPGA的时钟输入管脚相连，向FPGA提供参考时钟。

所述的低速率扩频通信发射基带系统，其特征在于，所述的FPGA芯片还包含：FIFO模块，是一种先进先出型存储器，对组帧和信道编码后的信号起到缓存的作用。

所述的低速率扩频通信发射基带系统，其特征在于，所述的信道编码模块，具体包含：卷积编码器、交织编码器和差分编码器，根据通信协议采用移位寄存器、异或门、计数器或D触发器来实现卷积编码、交织编码和差分编码。

所述的低速率扩频通信发射基带系统，其特征在于，所述的扩频，直接由异或门来实现。

所述的低速率扩频通信发射基带系统，其特征在于：所述的中心控制模块，采用同步有限状态机来实现其功能。

所述的低速率扩频通信发射基带系统，其特征在于，所述的时钟信号发生模块利用分频产生用于各个功能模块的时钟信号，具体包含如下步骤：

首先复位，复位完成后，在时钟信号的驱动下完成寄存器acc[0:N]与频率控制字FW的累加运算，acc[N]即为所期望的输出时钟；

其中，所述的频率控制字FW的计算公式如下：

$\mathrm{FW}=\frac{\mathrm{DesiredFrequency}}{\mathrm{ReferenceFrequency}}\×2^{N+1}$

其中，N+1为寄存器的位数。

所述的低速率扩频通信发射基带系统，其特征在于：所述的控制信息传输速率的时钟信号是通过对PN码周期进行计数来产生的；扩频模块中一个信息bit包含整数个码周期，通过对码周期进行计数来产生信息速率控制时钟。

所述的低速率扩频通信发射基带系统，其特征在于，所述的脉冲成型滤波器，由FPGA和DDS芯片共同实现的，具体包含如下步骤：

首先，将滤波系数写入FPGA中的FIR滤波器；然后，在FPGA中完成数字成型滤波运算；最后，将运算结果写入到DDS的可编程控制寄存器中实现数模转换并输出成型滤波后的模拟信号。

所述的低速率扩频通信发射基带系统，其特征在于，所述的串口通信，采用异步通信方法，以帧的形式发送字符数据，每一帧信息由起始位、数据位、奇偶校验位和停止位构成，帧结构为：

本发明所提供的产生低速率扩频发射基带的系统，具有串口通信、信道编码、组帧、PN码发生器、扩频、D/A转换、信号调制和成型滤波等功能，所有的功能模块都在中心控制模块的控制下工作。串口通信采用移位寄存器、计算器、异或门和D触发器来收发串口数据；组帧模块在中心控制模块的控制下工作，按照通信协议产生帧头和帧标志，完成数据组帧；PN码发生器采用反馈移位寄存器和异或门产生该系统所用的扩频码，从而通过将数据和PN码进行异或运算实现扩频；利用IP核产生的FIR滤波器完成数字成型滤波，并将数字滤波的结果输入至DDS的成型键控控制寄存器中，然后由DDS完成数字成型滤波向模拟成型滤波的转换，最后在DDS芯片中完成数模转换和信号调制；中心控制模块控制整个发射基带系统的工作状态，采用同步有限状态机来实现其控制功能。

本发明的优点在于，采用FPGA和DDS来实现低速率扩频发射基带。由于FPGA是一种通用的现场可编程逻辑门阵列芯片，具有运行速度快、内部程序并行运行、使用灵活、集成大量的IP核、设计周期短、不受限于专用芯片的束缚等优点，使得本发明所涉及的发射基带能通过参数设置或软件修改灵活地满足不同系统的需求；DDS是一种直接数字式频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成，具有频率转换速度快、频率分辨率高、体积小、可编程等优点，所以通过设置可编程寄存器中的参数就会很方便地控制DDS的工作频率、输出频率、调制方式、载波幅度和相位等。

附图说明

图1本发明的低速率扩频通信发射基带系统的信号流程图；

图2本发明的低速率扩频通信发射基带系统的硬件连接示意图；

图3FPGA芯片内部的功能模块结构框图；

图4FPGA芯片分频时钟信号发生器；

图5中心控制模块采用的同步状态机结构图；

图6本发明的发射基带系统状态机状态转移图，图中○表示每个状态下所执行的逻辑运算；

图7伪随机扩频码PN码发生器；

图8信道编码电路模块图。

具体实施方式

下面结合附图对本发明进一步详细说明。

如图1所示本发明的功能框图，除信号调制和D/A转换外，其他功能均在FPGA中实现。中心控制模块控制FPGA中各功能模块的工作。扩频方式采用直接序列扩频方式，信息速率、码速率、码长和调制方式都由程序进行控制，可应用于低速率(串口通信速率最高20Kbps)的直接序列扩频通信系统中。

本发明的实现的方法如下：

通过串口电平转换芯片完成TTL电平与RS-232标准规定的正负电压之间的转换，使该基带系统能够与RS-232串口进行通信。

在FPGA芯片中产生时钟信号、完成串口通信、组帧、信道编码、扩频、数字成型滤波以及对DDS工作状态的控制。整个发射基带的工作状态由FPGA中的中心控制模块控制，使发射基带按照通信协议运转。其中时钟信号发生器产生用于各个功能模块的时钟信号，这些时钟信号通过对参考时钟进行分频来实现，控制信息速率的时钟信号是通过对码周期进行计数来产生的；串口通信模块接收RS-232串口发来的数据，中心控制模块根据串口接收的内容和通信协议控制串口通信模块向RS-232口发送数据；信道编码器按照通信协议，采用移位寄存器、异或门、计数器和D触发器对待发数据进行卷积、交织和差分编码；组帧是将待发数据按照一定的帧格式给每帧数据加上帧头和标志位；码发生器通过反馈移位寄存器来产生扩频所用的PN码；扩频则直接由异或门来实现；在FPGA中实现数字成型滤波，首先滤波器输出一定长度的有符号型二进制数，然后将滤波器的输出转化为无符号型二进制数后写入DDS的可编程成型键控控制寄存器中，DDS将数字成型滤波转化为模拟成型滤波。

由于FPGA掉电后就会恢复成白片，所以FPGA需要一个外围的EPROM芯片。这样，加电时FPGA芯片将EPROM芯片中的数据读入片内编程RAM中，然后FPGA进入工作状态。

晶振作为参考时钟信号输入至FPGA，FPGA的时钟信号发生模块以该晶振的时钟为参考产生基带所需的所有时钟信号。

DDS芯片在FPGA的控制下完成调制和DA转换。

FPGA作为该发射基带系统的核心芯片，有串口通信、中心控制、信道编码、组帧、PN码发生器、扩频、数字成型滤波、DDS控制等功能模块，各功能模块都采用Verilog HDL语言进行描述，其中：

串口通信用于从RS-232口接收待发数据，并在中心控制模块的控制下向RS-232口发送握手信息。本发明中的串口通信采用异步通信方法，异步通信以帧的形式发送字符数据，每一帧信息由起始位、数据位、奇偶校验位和停止位构成，帧结构如下：

当通信线路上没有数据传送时，通信线路保持逻辑电平1；一旦有数据需要发送，发送设备会发送一个逻辑0信号，即1bit起始位0；数据发送完成后，发送一个逻辑1信号，即1bit停止位。

信道编码(卷积+交织+差分)按照通信协议对待发数据进行编码，以降低数据传输中的误码率；组帧是按照通信协议对数据进行分组，并在每帧数据中进行加帧头和帧标志的处理和编排；PN码发生器采用移位寄存器产生扩频所用的伪随机序列，以便对数据进行扩频处理；扩频是指按照通信协议约定的PN码长和码速率对每个信息bit进行异或运算，从而达到扩展频谱的目的，以提高通信系统的保密性(从电路实现上来说，扩频就是将数据流与PN码流进行异或运算)；成型滤波主要用来减小旁瓣功率、提高频带利用率，按照通信方案的要求计算滤波器的传递函数，并利用IP核产生的FIR滤波器完成数字成型滤波；DDS控制模块是在一定的更新时钟控制下向DDS写入控制字，从而控制DDS的工作状态。

本发明所涉及的低速率扩频发射基带系统中，信息速率、扩频码、扩频码长和扩频码速率可以通过程序参数方便进行设置，调制方式可以通过控制DDS的工作模式进行修改。该系统可以用于产生多种低速率的扩频发射基带。

从硬件连接上说，图2所示本发明所涉及的低速率扩频通信发射基带系统由串口电平转换芯片1、晶振2、电源芯片3、FPGA芯片4、EPROM芯片5和DDS芯片6组成。

其中，电源芯片3将输入电压转化为发射所需的各种电压，向基带系统提供稳定可靠的工作电压，按照各芯片手册的说明，进行电源芯片和各芯片及其外围电路之间的连接；串口电平转换芯片1完成TTL电平和RS-232电平的转换，使发射基带系统能够直接与RS-232串口进行信息交互，串口电平转换芯片与FPGA的两个IO口相连，将IO口设置为串口收/发端口即可完成FPGA与RS-232串口通信；FPGA芯片4完成串口通信、中心控制、信道编码、组帧、扩频和数字成型滤波，其串口通信模块通过状态机来实现其功能，该模块由串口接收器和串口发送器组成，中心控制也采用同步状态机来控制发射基带在各工作状态之间的跳转，信道编码、组帧和扩频采用移位寄存器、计数器、异或门和D触发器来实现其功能，数字成型滤波由IP核生成的FIR滤波器来产生，数字滤波的结果通过DDS的A/D总线写入DDS芯片6的控制寄存器中，在DDS芯片6中转化为模拟成型滤波；FPGA通过IO口与DDS芯片6进行硬件连接，向DDS芯片6提供复位信号、参考时钟信号、寄存器更新时钟信号、扩频后数据以及数字成型滤波的结果，并向DDS芯片6的可编程寄存器写入的控制字；FPGA的扩频数据输出端口与DDS芯片6的数据输入端口相连，将待调制的数据输入至DDS芯片6，并通过DDS芯片6的A/D总线向DDS芯片6的可编程寄存器写入控制字，从而控制DDS芯片6的工作模式，完成D/A转换和调制。EPROM芯片5是FPGA芯片的外围芯片，与FPGA的连接方法参考芯片使用手册；晶振2的输出与FPGA的时钟输入管脚相连，向FPGA提供参考时钟信号。

FPGA作为一种可编程逻辑门阵列芯片，有着极其强大的功能。图3是FPGA芯片内部各个功能模块之间连接的示意图。FPGA中各功能模块采用Verilog HDL语言描述，通过上层模块将各功能模块联系起来。各模块的描述如下：

时钟模块产生系统所用的各种时钟包括串口通信时钟、组帧编码模块的输入\输出时钟、PN码发生器的时钟(该时钟用来控制码速率)以及往先进先出存储器(FIFO)中读写数据的时钟。其中，串口通信的控制时钟速率为串口通信速率的整数倍(例如16倍)，采用串口通信速率整数倍的时钟可以避免由于时钟误差而导致的不能正确收发的问题。在16倍的时钟的驱动下，从接收到串口数据开始计数，计数到8时判断接收到的数据，这样就能容许上层CPU和本地串口通信时钟存在一定的误差。为了较好地保持码时钟和数据时钟的同步性，在PN码发生器模块中产生数据时钟，即每个PN码周期产生一个脉冲信号，由于每个信息比特所包含的PN码周期是固定的，根据这个关系即可产生数据时钟。除数据时钟外，其它时钟信号均通过对参考时钟信号分频来实现，具体实现中采用如图4所示的累加器。在复位信号Reset有效状态下，将寄存器acc[0:N]置零，复位完成后，在时钟信号Clk的驱动下完成寄存器acc[0:N]与频率控制字FW的累加运算，acc[N]即为所期望的输出时钟。频率控制字FW的计算公式如下：

$\mathrm{FW}=\frac{\mathrm{DesiredFrequency}}{\mathrm{ReferenceFrequency}}\×2^{N+1}$

其中，N+1为寄存器的位数。

串口通信模块根据RS-232异步串口通信帧格式在基带控制模块控制下完成数据收发功能。根据所述异步串口通信的帧格式，当通信线路上没有数据传送时，通信线路保持逻辑电平1，一旦有数据需要发送，发送设备会发送一个逻辑0信号，即1bit起始位0，FPGA检测到这个低电平后开始接收数据；根据通信协议确定的RS-232帧格式中数据的长度，接收一帧的数据，将接收到的数据信息传给发射基带的中心控制模块去处理，串口通信模块准备接收下一帧数据；当发射基带需要向串口发出数据时，也按照异步串口通信的帧格式进行发送，当通信线路上没有数据传送时，保持逻辑高电平，当FPGA向串口发送数据时，先发送1bit起始位0，再发送数据，然后发送结束位。

中心控制模块收到串口通信模块发来的数据后判断数据内容，然后根据数据的内容和通信协议控制整个发射基带的工作状态。所述通信协议规定了上层CPU与发射基带的握手协议、信道编码方式、信道帧格式、调制方式和成型滤波要求。所述中心控制模块是采用如图5所示的同步状态机来实现其功能的。在复位信号的作用下初始化状态寄存器，初始化完成后开始在当前状态执行相应的逻辑运算、决定下一个状态、初始化下一个状态所用到的寄存器、输出当前状态下的逻辑运算结果并将下一状态写入状态寄存器。本发明所涉及的发射基带系统中主要有以下几个工作状态：初始化等待状态S1、串口发送状态S2、接收帧头S3、接收帧标志S4、接收帧内容S5和接收校验信息S6。各状态之间的转移图如图6所示。初始化状态S1完成后，跳转至S2状态；在S2状态下，控制串口通信模块向上层CPU申请数据，完成数据申请后，跳转至接收帧头状态S3；在S3状态下，串口通信模块等待接收来自上层CPU的数据，如果收到正确的帧头，跳转至接收帧号状态S4，否则，跳转至状态S2，重新申请数据；在S4状态下，接收帧标志，根据帧标志的内容判断跳转至S5状态或S2状态，如果帧标志为数据结束标志，跳转至S2状态，向上层CPU发送握手信息；否则，跳转至S5状态，开始接收该帧的数据。在S5状态下，接收完该帧数据后，跳转至S6状态，接收校验信息，并进行校验，如果校验通过，向信道编码模块发送数据，否则，跳转至S2状态，重新申请该帧数据。

PN发生器用来产生扩频用的PN码序列，采用反馈移位寄存器来实现其功能。本系统中，扩频码采用GOLD码，它由两个m序列发生器组成，通过设置其中一个m序列发生器的不同初始状态，可以得到不同的GOLD码。PN码发生器的实现电路图如图7所示，在复位信号有效时完成对移位寄存器的初始化，然后在时钟信号的驱动下对当前寄存器中的某几位进行异或运算并将结果返回至移位寄存器，其中一个m序列的输出为移位寄存器的最高位，另一个m序列的输出取决于当前寄存器中某几位的异或结果，将两个m序列的输出进行异或运算即可得到所需的PN码。PN码发生器的另外一个功能就是产生数据时钟信号，数据时钟信号产生的方法为每输出一个周期的PN码就会产生一个脉冲信号，在该脉冲信号的触发下对计数器进行计数(一个脉冲信号计数器加1)，当计数到N(N为一个信息位所包含的PN码周期的个数)时产生一个数据脉冲用来控制信息速率。

本系统采用1/2卷积编码、分组交织和差分编码方式。其中，卷积编码采用移位寄存器和异或门来实现；分组交织在一个计数器控制下实现；差分由异或门和D触发器完成。如图8所示的编码模块在复位信号信号的作用下完成对移位寄存器和电路中其它寄存器变量的初始化。由于本方案中采用1/2卷积编码，所以每输入一位数据就会输出两位卷积编码后的数据。输出卷积结果Dout[0:1]的同时输出卷积编码有效标志，根据计数器的值控制对寄存器的读写操作，完成分组交织；寄存器的当前输出与上一次的差分结果进行异或运算就得到当前的差分结果。该差分结果的初始状态由通信协议来决定。

FIFO(First-In-First-Out)是一种先进先出型存储器，在本系统中起到缓存的作用。由于FPGA中数据处理速率比信息传输速率高，为了保证发出的数据的连续性，需要对数据进行缓存，从FIFO输出的数据速率即为信息速率。本发明中所用的异步FIFO由Xilinx公司的ISE软件所提供的IP核(FIFO Generator Core)来产生，FIFO的输入为编码组帧后的数据，输入时钟为编码模块的输出时钟，数据不一定连续输入，经FIFO缓存后，数据按照系统设计的信息速率连续输出。

所述扩频模块中将FIFO中输出的数据与PN码发生器输出的PN码序列进行异或运算。

在FPGA中完成数字成型滤波，并将滤波后的结果写入DDS的可编程成型键控寄存器中，由DDS芯片完成数字成型滤波向模拟成型滤波的转换。DDS中的可编程成型键控控制寄存器的长度为12bits(本发明中采用的DDS芯片型号为AD9854，不同的DDS芯片可编程寄存器的长度有所不同)，因此在FPGA中进行滤波器设计时，滤波器的输出不能超过12bits。FPGA中，数字成型滤波利用IP核生成的FIR滤波器的来实现其功能，根据通信协议的要求设计滤波器的阶数和系数，将滤波器的系数按照一定的长度量化为10进制的数，存入系数文件，供FIR滤波器调用。根据系统要求，本发明采用升余弦滤波器。由于滤波器的系数有正有负，因此用IP核设计FIR滤波器时，滤波器的系数和输入数据均为有符号型的数。FIR滤波器的输入信号为扩频后的数字信号，由0和1两种逻辑状态表示，在进行成型滤波时，需要将0和1转换为有符号数-1和1，二进制数中用补码表示数的正负，因此FIR滤波器的输入长度为2bits。在FIR滤波器内部，进行卷积运算得到FIR滤波器的输出，FIR滤波器的输出结果亦为用补码表示的有符号二进制数，根据DDS芯片的要求，将输出结果转化为无符号的二进制数写入DDS的可编程成型键控寄存器中，同时将扩频后的数字信号输入至DDS信号输入管脚，在DDS中完成调制、数模转化的同时将数字成型滤波转化为模拟成型滤波。

FPGA中的串口通信模块、中心控制模块、信道编码器、组帧、扩频和中心控制功能模块都采用Verilog HDL语言进行描述，并通过FPGA内部数字逻辑电路很方便地实现，其处理速度快，可靠性、稳定性好；FPGA的可编程性为该系统的修改参数修改提供了方便，可以通过简单的参数设置改变系统的信息速率、扩频码、码速率等参数，从而满足不同系统的需求。

数字成型滤波器直接利用FIR滤波器IP核来产生，缩短了设计周期，降低了开发成本。通过设置DDS的可编程寄存器的参数来控制DDS的工作状态，可以简单、可靠地完成数模转换、信号调制，并将信号调制到期望的载波上。

对于系统的实现方法而言，在FPGA内部，采用模块化的设计，各模块的功能简洁清晰，模块之间的关系简单明了，有着很强的可操作性。在调试过程中方便对各个模块进行检测。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (10)

1.一种低速率扩频通信发射基带系统，其特征在于，所述的系统用现场可编程门阵列（FPGA）和直接数字频率合成器（DDS）实现参数可设置的低速率扩频发射基带系统，该系统具体包含：FPGA芯片、DDS芯片及外围器件；

所述的FPGA芯片包含如下功能模块：

时钟信号发生模块，通过对基准时钟信号进行分频产生用于各个功能模块的时钟信号，通过对码周期进行计数来产生控制信息传输速率的时钟信号；

RS-232串行通信模块，包括：RS-232接收器和RS-232发送器，所述的RS-232接收器接收来自RS-232口的数据，所述的RS-232发送器在中心控制模块的控制下向RS-232口发送数据；

中心控制模块，收到RS-232串行通信模块发来的数据后判断数据内容，然后根据数据的内容和通信协议控制整个发射基带的工作状态；

组帧模块，组帧是按照通信协议对数据进行分组，并在每帧数据中进行加帧头和帧标志的处理和编排；

信道编码模块，按照通信协议对待发数据进行卷积、交织和差分编码，以降低数据传输中的误码率；

PN码发生器模块，采用移位寄存器产生扩频所用的伪随机序列，用于对编码组帧后的数据进行扩频处理；

扩频模块，按照通信协议约定的PN码长和码速率对每个信息bit进行异或运算，即将信道中待传输的数据流与PN码发生器产生的PN码流进行异或运算；

数字成型滤波器模块，用来减小旁瓣功率，按照通信方案的要求计算滤波器的传递函数，用IP核产生的FIR滤波器完成数字成型滤波；

和DDS工作状态控制器，用于输出包含复位、待发信道数据、向DDS可编程寄存器写入的数据和参考时钟状态的控制信息；

所述的DDS芯片包含如下模块：相位累加器模块、波形ROM模块、D/A转换模块和低通滤波模块，用于数模转换和信号调制；

所述的FPGA芯片向所述的DDS芯片提供复位、参考时钟、待发数据和控制数据四类信号；所述的FPGA芯片的IO口与DDS芯片的复位信号输入管脚相连向DDS芯片提供复位信号；所述的FPGA芯片的IO口与DDS芯片的参考时钟输入管脚相连向DDS芯片提供参考时钟信号；所述的FPGA芯片的IO与DDS芯片的A/D总线相连向DDS芯片的可编程寄存器输入控制字，控制DDS的工作状态，使DDS芯片完成调制、数模转换等功能；

其中，所述IP核是一段具有特定电路功能的硬件描述语言程序。

2.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的外围器件具体包含：

串口电平转换芯片，用于完成TTL电平与RS-232标准规定的正负电压之间的转换，使该基带系统能够通过RS-232串口接收待发信息；

晶振，用于产生系统的参考时钟信号，发射基带中所用的所有时钟均基于该晶振产生；

电源模块，用于将输入电压转化为发射基带所需的各种电压，向基带系统提供稳定的工作电源；

EPROM模块，用于存储所述的FPGA芯片的程序，加电时FPGA芯片将EPROM芯片中的数据读入FPGA芯片编程RAM中，然后FPGA进入工作状态；

其中，所述的串口电平转换芯片与所述的FPGA芯片的两个IO口相连，完成TTL电平与RS-232电平的转换，从而实现所述的FPGA芯片能直接与RS-232串口进行信息交互；所述的晶振输出端口与FPGA的时钟输入管脚相连，向FPGA提供参考时钟。

3.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的FPGA芯片还包含：FIFO模块，是一种先进先出型存储器，对组帧和信道编码后的信号起到缓存的作用。

4.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的信道编码模块，具体包含：卷积编码器、交织编码器和差分编码器，采用移位寄存器、异或门、计数器或D触发器来实现卷积编码、交织编码和差分编码。

5.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的扩频模块，直接由异或门来实现扩频。

6.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于：所述的中心控制模块，采用同步有限状态机来实现其功能。

7.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的时钟信号发生模块利用分频产生用于各个功能模块的时钟信号，具体包含如下步骤：

首先复位，复位完成后，在时钟信号的驱动下完成寄存器acc[0:N]与频率控制字FW的累加运算，acc[N]即为所期望的输出时钟；

其中，所述的频率控制字FW的计算公式如下：

$\mathrm{FW}=\frac{\mathrm{Desired}\mathrm{Frequency}}{\mathrm{Re}\mathrm{ference}\mathrm{Frequency}}\×2^{N+1}$

其中，N+1为寄存器的位数，“Desired Frequency”是所期望得到时钟信号的频率，“Reference Frequency”为参考时钟信号的频率。

8.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于：所述的控制信息传输速率的时钟信号是通过对PN码周期进行计数来产生的；扩频模块中一个信息bit包含整数个码周期，通过对码周期进行计数来产生信息速率控制时钟。

9.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的数字成型滤波器模块，由FPGA芯片和DDS芯片共同实现的，具体包含如下步骤：

首先，将滤波系数写入FPGA中的FIR滤波器；然后，在FPGA中完成数字成型滤波运算；最后，将运算结果写入到DDS的可编程寄存器中实现数模转换并输出成型滤波后的模拟信号。

10.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的串口通信，采用异步通信方法，以帧的形式发送字符数据，每一帧信息由起始位、数据位、奇偶校验位和停止位构成，帧结构为：

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