CN107196695A - 基于Zynq的卫星星间链路测试系统 - Google Patents

Abstract

本发明提出了一种基于Zynq的卫星星间链路测试系统，用于解决现有技术中存在的结构复杂和测试效率低的技术问题，包括通过以太网连接的上位机和系统硬件平台；其中上位机包括数据生成模块、功能配置模块和链路分析模块；系统硬件平台包括网络模块、Zynq芯片、内存模块、中频调制模块、基带采集模块和电源模块，Zynq芯片包括片上处理系统和功能逻辑模块；上位机控制系统硬件平台输出中频信号的载波频率、输出功率和码速率，并生成待测链路所需基带数据，通过网络将其下载至系统硬件平台进行QPSK调制发送至待测链路，同时接收系统硬件平台采集的多个待测链路的回传数据进行实时误码分析和数据存盘，完成链路测试。

Description

基于Zynq的卫星星间链路测试系统

技术领域

本发明属于卫星测试技术领域，涉及一种卫星星间链路测试系统，具体涉及一种基于Zynq的卫星星间链路测试系统，可用于卫星星间链路数据误码率的测试。

技术背景

卫星通信系统中，一条传输链路包括发送端地球站、上行链路、卫星转发器、下行链路和接收端地球站。按照空间分布可以分为星地链路和星间链路。星间链路是指用于卫星之间通信的链路，也称为星际链路或交叉链路。星间链路的引入，使得低轨卫星移动通信系统能够更少地依赖于地面网络，从而使低轨卫星移动通信系统能够更为灵活方便地进行路由选择和网络管理；同时也减少了地面信关的数目，从而可大大降低地面段的复杂度和投资。影响星间链路通信性能的因素主要有：发射端的发射功率与天线增益、传输过程中的损耗、传输过程中所引入的噪声与干扰、接收系统的天线增益和噪声等。

随着各种嵌入式系统功能的多样化复杂化，单纯使用ARM已经无法完成全部功能；采用ARM+FPGA的架构成为一种主流选择。而全球最大的FPGA生产商XILINX公司看到了这种协同处理系统的潜力，设计出了新型Zynq系列芯片，完美的将ARM和FPGA结合在一起。Zynq系列芯片配备双核ARM Cortex-A9处理器，该处理器与基于28nm Artix-7或Kintex-7的可编程逻辑集成，可实现优异的性能功耗比和最大的设计灵活性。Zynq系列芯片具有高达6.25M的逻辑单元以及从6.6Gb/s到12.5Gb/s的收发器，可为多摄像头驾驶员辅助系统和4K超高清电视等大量嵌入式应用实现高度差异化的设计。

在卫星星间通信系统中，信源卫星和接收卫星之间空间距离长达数千或上万公里，要实现可靠传输必须对传输的链路进行评估，传输链路中的误码率是衡量为卫星通信系统的性能的重要指标。所谓误码率是指在传输过程中发生误码的概率，实际工程中的计算方法是取一段足够长的传输时间，用这段时间内接收码元中误码的个数与接收的总码元个数之比表示误码率。卫星星间链路的误码率大小由卫星的系统特性和信道质量决定，要定量了解卫星之间的通信质量，就需要对星间链路的误码率进行测试。

现有的卫星星间链路测试主要采用多种设备仪器组合而成，有着结构复杂、测试流程繁琐和测试效率低等缺点。例如，申请公开号为CN104717029A、名称为“一种卫星射频测试系统变频链路误码率校准装置”的专利申请，公开了一种卫星射频测试系统变频链路误码率校准装置，包括任意波形发生器、射频信号源、被校卫星射频测试系统、频谱仪、示波器及计算机，利用计算机设计满足链路数据要求的基带数据，然后利用任意波形发生器和射频信号源将基带数据调制输出，利用频谱仪、示波器及计算机组成误码率校准装置进行误码率的测量。该专利利用计算机对传统链路测试系统有一定简化，但仍然存在结构复杂、测试流程繁琐和测试效率低的缺点。

发明内容

本发明的目的在于克服上述现有技术存在的不足，提出了一种基于Zynq的卫星星间链路测试系统，用于解决现有卫星星间链路测试系统存在的结构复杂和测试效率低的技术问题。

为实现上述目的，本发明采取的技术方案为：

一种基于Zynq的卫星星间链路测试系统，包括通过以太网连接的上位机和系统硬件平台，其中：

所述上位机，包括数据生成模块、功能配置模块和链路分析模块；所述数据生成模块，用于生成测试所需的不同格式和不同编码方式的基带数据；所述功能配置模块，用于根据待测链路的解调特性，用于设定系统硬件平台输出的中频信号参数，并控制系统硬件平台对中频信号参数进行调整；所述链路分析模块，用于将数据生成模块生成的数据载入系统硬件平台，同时对接收到的系统硬件平台上传的多个待测链路回传数据进行存盘处理和链路分析，并实时显示待测链路误码率；

所述系统硬件平台，包括网络模块、Zynq芯片、内存模块、中频调制模块、基带采集模块和电源模块；所述网络模块建立与上位机的通信；所述Zynq芯片包括片上处理系统和功能逻辑模块，用于实现系统硬件平台各模块之间的数据传输和模块控制；所述内存模块，用于对上位机发送的基带数据和待测链路的回传数据进行缓存；所述中频调制模块，包括数模转换模块DAC和QPSK调制模块，用于对Zynq芯片发送的基带数据进行数模转换并调制输出；所述基带采集模块，用于采集多个待测链路的回传数据，并发送至Zynq芯片的功能逻辑模块；所述电源模块，用于为系统硬件平台各模块提供电能。

上述的基于Zynq的卫星星间链路测试系统，所述片上处理系统，包括基于Linux操作系统的应用软件模块和驱动软件模块；所述应用软件模块，用于建立片上处理系统与上位机的连接；解析上位机发送的指令信息后对功能逻辑模块的外设配置模块和直接数字频率合成器模块DDS进行配置；接收来自上位机的基带数据，并将待测链路的回传数据通过以太网上传至上位机；所述驱动软件模块，包括DMA模块驱动和AXI驱动，所述DMA模块驱动，用于在内存模块中开辟发送内存区和接收内存区，进行直接内存访问模块DMA初始化和传输启动；所述AXI驱动，用于分配AXI总线的地址空间，并为应用软件模块提供操作AXI总线的接口。

上述的一种基于Zynq的卫星链路测试系统，所述的功能逻辑模块，其包括的各模块均采用AXI系列总线，其中外设配置模块和直接数字频率合成器模块DDS采用AXI_Lite总线，直接内存访问模块DMA采用AXI_Full总线和AXI_Stream总线，发送逻辑模块和接收逻辑模块采用AXI_Stream总线。

上述的基于Zynq的卫星星间链路测试系统，所述功能逻辑模块，包括直接内存访问模块DMA、发送逻辑模块、接收逻辑模块、外设配置模块和直接数字频率合成器模块DDS；所述直接内存访问模块DMA，用于将来自接收逻辑模块的回传数据由Stream格式转化成MemoryMap格式并发送至接收内存区，同时将发送内存区的基带数据由MemoryMap格式转化成Stream格式并发送至发送逻辑模块；所述发送逻辑模块，用于对直接内存访问模块DMA发来的基带数据进行星座映射，并发送至中频调制模块；所述接收逻辑模块，用于接收基带采集模块采集的待测链路回传数据，进行预处理后发送至直接内存访问模块DMA；所述外设配置模块，用于根据应用软件模块的配置对中频调制模块的中频载波频率和输出功率进行调整；所述直接数字频率合成器模块DDS，用于生成中频调制模块多普勒频偏测试所需的扫频时钟和根据码速率要求生成发送逻辑模块所需时钟。

上述的一种基于Zynq的卫星星间链路测试系统，所述接收逻辑模块，所述接收逻辑模块，包括多个彼此独立的通道缓冲模块、通道仲裁标识模块和总缓冲模块；所述多个通道缓冲模块，用于接收不同测试链路的回传数据；所述通道仲裁标识模块，用于对多个通道缓冲模块的数据通道进行仲裁，对缓存数据量达到传输帧长的通道缓冲模块进行通道分配，并对分配通道的通道缓冲模块的数据帧添加通道标识号后汇总至总缓冲模块；总缓冲模块，用于将汇总的数据帧发送至直接内存访问模块DMA。

本发明与现有技术相比，具有如下优点：

1、本发明由于将需要任意波形发生器、中频调制设备、衰减器、数据采集设备和误码分析设备多种仪器设备的功能融合在上位机和系统硬件平台之中，能够同时完成待测链路特定格式数据生成发送、中频调制输出、信号功率控制、基带数据采集、链路性能分析等多项功能，大为精简测试系统的结构，同时也降低了测试系统的成本和空间占用。

2、本发明由于利用Zynq芯片ARM中的片上处理系统作为桥梁打通上位机与芯片内的FPGA的数据通道，将数据处理工作搬移到上位机中进行，利用上位机的链路分析模块，一键式的完成待测链路的误码率测试：测试系统同时进行待测链路基带数据的调制输出、链路回传数据的采集、回传数据与发送基带数据的误码分析和回传数据的存盘操作，极大提升整个星间链路测试的测试效率。

3、本发明由于利用Zynq芯片高效的软硬件协同能力实现灵活的人机交互，使用上位机功能配置模块灵活的根据不同待测链路设定对应的调制信号参数。同时数据生成模块可以生成格式和编码方式可变的基带数据，支持多种编码方式的搭配，可以适应不同待测链路的数据帧格式和编码要求。由上位机和系统硬件平台协同实现灵活的调制信号参数设定、基带数据自定义等功能使得本测试系统具有很强的适用性和灵活性，能够适配不同的星间链路。

附图说明

图1为本发明的整体结构示意图；

图2为本发明的片上处理系统和功能逻辑模块结构示意图；

图3为本发明的测试方案实现流程图。

具体实施方式

下面结合附图和实施例，对本发明进行详细的说明。

参照图1，一种基于Zynq-7000的卫星星间链路测试系统，包括通过千兆网连接的上位机和系统硬件平台，其中：

所述上位机，采用Windows操作系统，包括数据生成模块、功能配置模块和链路分析模块；所述数据生成模块，用于生成测试所需的不同格式和不同编码方式的基带数据，用于根据待测链路数据格式生成帧内任意配置的CCSDS帧格式数据，根据待测链路数据编码特点能够进行LDPC码、RS码、CRC校验码、卷积码和扰码多种编码方式的任意组合；所述功能配置模块所述功能配置模块，用于建立上位机与系统硬件平台的网络连接，并根据待测链路的解调特性，用于设定系统硬件平台输出的中频信号参数，并控制系统硬件平台对中频信号参数进行调整；所述链路分析模块，用于将数据生成模块生成的数据载入系统硬件平台并发送，同时对接收系统硬件平台上传的多个待测链路的回传数据进行存盘处理和链路分析，并实时显示待测链路误码率；所述链路分析模块具有高速的实时数据处理能力，采用多线程技术保证多个待测链路回传数据的同时处理和多项实时任务的同时进行。

所述系统硬件平台，包括网络模块、Zynq芯片、内存模块、中频调制模块、基带采集模块和电源模块，其中：

所述网络模块建立与上位机的通信，提供以太网通信的物理层和数据链路层连接，为上位机和片上处理系统的网络层和应用层连接提供底层支持。

所述Zynq芯片，采用Zynq-7000系列芯片，包含一个丰富特性的基于双核ARMCortex-A9的处理系统PS(Processing System)和Xilinx 28nm可编程逻辑PL(Programmable Logic)。PS除了核心外还包括片上存储器、外部存储器接口以及大量外设连接接口。所述Zynq芯片包括片上处理系统和功能逻辑模块，用于实现系统硬件平台各模块之间的数据传输和模块控制，其中片上处理系统位于处理系统PS部分，功能逻辑模块位于可编程逻辑PL部分。

所述内存模块，采用DDR3内存，与Zynq芯片的DDR3控制器接口相连接，Zynq芯片的内部具有专用DDR3控制器对DDR3内存进行操作，DDR3内存模块主要用于对上位机发送的基带数据和待测链路的回传数据进行缓存，同时片上处理系统的引导和展开也在DDR3内存中进行。

所述中频调制模块，包括数模转换模块DAC和QPSK调制模块，数模转换模块DAC对Zynq芯片发送的IQ两路基带数据分别进行数字信号到模拟信号的转化，将IQ两路模拟信号送至QPSK调制模块与中频载波进行QPSK调制并输出。

所述基带采集模块，具有多组数据采集接口，用于采集多个待测链路的回传数据，数据采集接口将采集到的待测链路回传数据发送至Zynq芯片。该模块设计多组数据采集接口的作用是可以同时进行多个同种星间待测链路的测试。

所述电源模块，由开关电源和低压差线性稳压器LDO组合产生系统硬件平台所需的多种类型的电压，为系统硬件平台各模块提供电能。

片上处理系统和功能逻辑模块，其结构如图2所示，其中：

所述片上处理系统，包括基于Linux操作系统的应用软件模块和驱动软件模块；所述应用软件模块，用于建立片上处理系统与上位机的连接；解析上位机发送的指令信息后对功能逻辑模块的外设配置模块和直接数字频率合成器模块DDS进行配置；接收来自上位机的基带数据，并将待测链路的回传数据通过以太网上传至上位机；所述驱动软件模块，包括DMA模块驱动和AXI驱动，所述DMA模块驱动，用于在内存模块中开辟发送内存区和接收内存区，进行直接内存访问模块DMA初始化和传输启动；所述AXI驱动，用于分配AXI总线模块的地址空间，并为应用软件模块提供操作AXI总线的应用程序接口API，应用软件模块通过应用程序接口API控制AXI驱动对底层物理连接中AXI总线的操作，实现对功能逻辑模块中具有AXI总线的模块的控制。

所述的功能逻辑模块，其包括的各模块均采用AXI系列总线，与Zynq芯片处理系统PS的总线类型保持一致，AXI系列总线具有传输速度快、扩展能力强等特点，并且在该总线实现的处理系统PS与可编程逻辑PL的芯片内部连接，进一步提高了通信的速度和可靠性；其中外设配置模块和直接数字频率合成器模块DDS采用AXI_Lite总线，直接内存访问模块DMA采用AXI_Full总线和AXI_Stream总线；具体来说，直接内存访问模块DMA与片上处理系统之间采用AXI_Full总线，与发送逻辑模块和接收逻辑模块之间采用AXI_Stream总线；发送逻辑模块和接收逻辑模块采用AXI_Stream总线。本发明利用AXI系列总线连接整个逻辑，使得处理系统PS和可编程逻辑PL的总线得到统一，大为优化系统性能。

所述功能逻辑模块，包括直接内存访问模块DMA、发送逻辑模块、接收逻辑模块、外设配置模块和直接数字频率合成器模块DDS，其中：

所述直接内存访问模块DMA，用于将来自接收逻辑模块的回传数据由Stream格式转化成MemoryMap格式并发送至接收内存区，同时将发送内存区的基带数据由MemoryMap格式转化成Stream格式并发送至发送逻辑模块；，直接内存访问模块DMA和片上处理系统中的DMA模块驱动配合，软硬件协同共同建立从内存到可编程逻辑PL的数据通道，由于内存中数据的格式为MemoryMap格式，但是可编程逻辑PL中数据基本为数据流，即Stream格式数据，所以直接内存访问模块DMA需要进行数据格式的转换。

所述发送逻辑模块，用于对直接内存访问模块DMA发来的基带数据，按IQ两路进行数据拆分，对拆分后的IQ两路单比特数据分别进行星座映射，将单比特数据映射为多比特数据，多比特数据位宽与中频调制模块中数模转换模块DAC的输入数据位宽保持一致，并把映射后的多比特数据发送至中频调制模块。

所述接收逻辑模块，用于接收来自基带采集模块的待测链路回传数据，进行预处理后发送至直接内存访问模块DMA；该模块包括多个彼此独立的通道缓冲模块、通道仲裁标识模块和总缓冲模块；所述多个通道缓冲模块，跟基带采集模块的多组数据采集接口是对应的，用于接收不同测试链路的回传数据；所述通道仲裁标识模块，用于对多个通道缓冲模块的数据通道进行仲裁，对缓存数据量达到传输帧长的通道缓冲模块进行通道分配，并对分配通道的通道缓冲模块的数据帧添加通道标识号后汇总至总缓冲模块；总缓冲模块，用于将汇总的数据帧发送至直接内存访问模块DMA。在该模块进行回传数据的汇总有助于不同链路数据的统一化传输，而进行通道标识的处理是因为回传数据到达上位机中之后，根据通道标识可以将不同待测链路的回传数据区分开，以便进行不同链路误码率的分析。

所述外设配置模块，用于根据应用软件模块的配置对中频调制模块的中频载波频率和输出功率进行调整；该模块通过SPI和IIC等串行总线与中频调制模块进行通信，对模块内器件进行控制，实现调制输出中频信号的载波频率和输出功率的控制。

所述直接数字频率合成器模块DDS，用于生成中频调制模块多普勒频偏测试所需的扫频时钟和根据码速率要求生成发送逻辑模块所需时钟。通过AXI_Lite总线可进行扫频时钟的编程，用于多普勒效应测试功能，具体实现是根据功能配置模块设定的参数进行输出扫频时钟中频载波的步进速率和步进大小的控制，实现中频输出频率的可控拉偏，模拟现实链路中由于发送端与接收端的相对运动所产生的多普勒效应。系统硬件平台输出的中频信号的码速率是由发送逻辑模块的发送基带数据的时钟保持一致，所以控制直接数字频率合成器模块DDS生成的发送逻辑模块所需时钟，来实现码速率的改变。

参照图3，本发明基于Zynq的卫星星间链路测试系统的测试方案包括以下步骤：

步骤1，功能配置模块建立与系统硬件平台的网络连接：上位机的功能配置模块通过指定系统硬件平台的IP地址，通过网络模块建立与系统硬件平台中片上处理系统的网络连接；

步骤2，数据生成模块根据待测链路数据特点生成基带数据：根据待测链路的数据格式要求和编码要求，数据生成模块中生成满足待测链路数据要求的基带数据；

步骤3，功能配置模块根据待测链路的解调特性设定中频信号的载波频率、输出功率、码速率：根据待测链路的解调特性，上位机功能配置模块进行中频信号的载波频率、输出功率、码速率的设定，功能配置模块将配置信息通过网络模块发送至系统硬件平台，系统硬件平台的片上处理系统完成配置信息的解析，通过控制外设配置模块实现中频调制模块输出中频信号载波频率和输出功率的配置，和控制直接数字频率合成器模块DDS生成的发送逻辑模块所需时钟实现码速率的改变；

步骤4，链路分析模块启动链路测试，将基带数据下载之系统硬件平台并调制输出：链路分析模块启动链路测试，该模块将数据生成模块生成的基带数据通过网络模块发送至系统硬件平台；系统硬件平台的片上处理系统将从网络模块接收到的基带数据缓存在内存模块中，然后控制直接内存访问模块DMA将内存模块中缓存的基带数据发送至发送逻辑模块，发送逻辑模块将基带数据进行星座映射之后发送至中频调制模块进行QPSK调制输出；

步骤5，系统硬件平台接收待测链路回传的数据，并通过网络上传至上位机：系统硬件平台的基带采集模块采集待测链路的回传数据，将回传数据发送至接收逻辑模块，接收逻辑模块对数据进行预处理后发送至直接内存访问模块DMA，直接内存访问模块DMA将预处理后的回传数据发送至内存模块中；片上处理系统将内存模块中存储的回传数据通过网络模块发送至上位机；

步骤6，链路分析模块对接收的回传数据进行实时分析和链路误码率计算并将数据存盘备份，结束测试：上位机的链路分析模块将系统硬件平台发来的回传数据与生成的基带数据进行实时比对分析，计算并显示链路的误码率，同时将接收到的回传数据进行存盘备份。

以上是对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求范围内作出各种变形或修改，这并不影响本发明的实质内容。

Claims (5)

1.一种基于Zynq的卫星星间链路测试系统，其特征在于，包括通过以太网连接的上位机和系统硬件平台，其中：

所述上位机，包括数据生成模块、功能配置模块和链路分析模块；所述数据生成模块，用于生成测试所需的不同格式和不同编码方式的基带数据；所述功能配置模块，用于根据待测链路的解调特性，用于设定系统硬件平台输出的中频信号参数，并控制系统硬件平台对中频信号参数进行调整；所述链路分析模块，用于将数据生成模块生成的数据载入系统硬件平台，同时对接收到的系统硬件平台上传的多个待测链路回传数据进行存盘处理和链路分析，并实时显示待测链路误码率；

所述系统硬件平台，包括网络模块、Zynq芯片、内存模块、中频调制模块、基带采集模块和电源模块；所述网络模块建立与上位机的通信；所述Zynq芯片包括片上处理系统和功能逻辑模块，用于实现系统硬件平台各模块之间的数据传输和模块控制；所述内存模块，用于对上位机发送的基带数据和待测链路的回传数据进行缓存；所述中频调制模块，包括数模转换模块DAC和QPSK调制模块，用于对Zynq芯片发送的基带数据进行数模转换并调制输出；所述基带采集模块，用于采集多个待测链路的回传数据，并发送至Zynq芯片的功能逻辑模块；所述电源模块，用于为系统硬件平台各模块提供电能。

2.根据权利要求1所述的基于Zynq的卫星星间链路测试系统，其特征在于，所述片上处理系统，包括基于Linux操作系统的应用软件模块和驱动软件模块；所述应用软件模块，用于建立片上处理系统与上位机的连接；解析上位机发送的指令信息后对功能逻辑模块的外设配置模块和直接数字频率合成器模块DDS进行配置；接收来自上位机的基带数据，并将待测链路的回传数据通过以太网上传至上位机；所述驱动软件模块，包括DMA模块驱动和AXI驱动，所述DMA模块驱动，用于在内存模块中开辟发送内存区和接收内存区，进行直接内存访问模块DMA初始化和传输启动；所述AXI驱动，用于分配AXI总线的地址空间，并为应用软件模块提供操作AXI总线的接口。

3.根据权利要求1所述的一种基于Zynq的卫星链路测试系统，其特征在于：所述的功能逻辑模块，其包括的各模块均采用AXI系列总线，其中外设配置模块和直接数字频率合成器模块DDS采用AXI_Lite总线，直接内存访问模块DMA采用AXI_Full总线和AXI_Stream总线，发送逻辑模块和接收逻辑模块采用AXI_Stream总线。

4.根据权利要求1所述的基于Zynq的卫星星间链路测试系统，其特征在于，所述功能逻辑模块，包括直接内存访问模块DMA、发送逻辑模块、接收逻辑模块、外设配置模块和直接数字频率合成器模块DDS；所述直接内存访问模块DMA，用于将来自接收逻辑模块的回传数据由Stream格式转化成MemoryMap格式并发送至接收内存区，同时将发送内存区的基带数据由MemoryMap格式转化成Stream格式并发送至发送逻辑模块；所述发送逻辑模块，用于对直接内存访问模块DMA发来的基带数据进行星座映射，并发送至中频调制模块；所述接收逻辑模块，用于接收基带采集模块采集的待测链路回传数据，进行预处理后发送至直接内存访问模块DMA；所述外设配置模块，用于根据应用软件模块的配置对中频调制模块的中频载波频率和输出功率进行调整；所述直接数字频率合成器模块DDS，用于生成中频调制模块多普勒频偏测试所需的扫频时钟和根据码速率要求生成发送逻辑模块所需时钟。

5.根据权利要求4所述的一种基于Zynq的卫星星间链路测试系统，其特征在于：所述接收逻辑模块，包括多个彼此独立的通道缓冲模块、通道仲裁标识模块和总缓冲模块；所述多个通道缓冲模块，用于接收不同测试链路的回传数据；所述通道仲裁标识模块，用于对多个通道缓冲模块的数据通道进行仲裁，对缓存数据量达到传输帧长的通道缓冲模块进行通道分配，并对分配通道的通道缓冲模块的数据帧添加通道标识号后汇总至总缓冲模块；总缓冲模块，用于将汇总的数据帧发送至直接内存访问模块DMA。