CN105550133A - 基于zynq的axis-fifo桥电路及利用该电路进行数据传输的方法 - Google Patents

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Abstract

本发明涉及一种基于ZYNQ的AXIS-FIFO桥电路及利用该电路进行数据传输的方法，属于FPGA设计技术领域。本发明的创新之处在于在剖析AXIS接口协议和FIFO接口协议的基础上，将AXIS接口协议通过精简的电路转换为FIFO接口协议，并通过加入FWFT？FIFO控制技术实现了接口读或写操作时协议转换的零延迟效果，提供了VIVADO开发软件没有提供的IP功能。方便用户专心于用户IP的开发，免去接口协议的设计精力的花费和重复性工作。

Description

基于ZYNQ的AXIS-FIFO桥电路及利用该电路进行数据传输的方法
技术领域
本发明涉及FPGA设计技术领域，具体涉及一种基于ZYNQ的AXIS-FIFO桥电路及利用该电路进行数据传输的方法。
背景技术
基于ZYNQ的FPGA芯片由ARM处理系统与片上可编程逻辑组成。而ARM处理系统与片上可编程逻辑的互连普遍采用AXI、AXI_lITE和AXIS总线接口。其中AXIS总线接口面向高速流数据传输，应用于具备数据处理和传输功能的IP进行数据交换，并且基于ZYNQ处理器的VIVADO开发软件也提供了基于AXIS接口的功能IP。但是如果用户需要将自己设计的功能封装成IP应用于ZYNQ平台时会产生一些不便，除了需要设计IP内部功能，还要额外设计与ZYNQ处理器接口交换的AXIS接口，而VIVADO开发软件并没有提供这方面的IP。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何设计一种结构简单可靠且通用性强的基于ZYNQ的AXIS-FIFO桥电路及相应的数据传输方法。
(二)技术方案
为了解决上述技术问题，本发明提供了一种基于ZYNQ的AXIS-FIFO桥电路，包括ZYNQ处理器、DDR2芯片、DMA控制器和AXIS-FIFO桥电路；
所述ZYNQ处理器包括ARM处理系统和AXI接口控制器，连接DDR2芯片和DMA控制器，用于控制DMA控制器和DDR2芯片进行数据存取交互；
所述DDR2芯片连接ZYNQ处理器，用于完成与ZYNQ处理器的数据交互；
所述DMA控制器连接ZYNQ处理器和AXIS-FIFO桥电路，通过AXI_lITE接口接收ZYNQ处理器的命令，通过AXI接口完成与ZYNQ处理器的数据交互，通过AXIS接口完成与AXIS-FIFO桥电路的数据交互；
所述AXIS-FIFO桥电路连接DMA控制器的IP与FIFO接口的用户IP，用于完成AXIS与FIFO接口协议转换。
优选地，所述AXIS-FIFO桥电路包括AXIS2FIFO单元和FIFO2AXIS单元；
所述AXIS2FIFO单元与DMA控制器的接口信号为MemoryMap到Stream方向的AXIS协议信号，包括tdata、tvalid和tready信号，FIFO2AXIS单元与DMA控制器的接口信号为Stream到MemoryMap到方向的AXIS协议信号，包括tdata、tvalid和tready信号；AXIS协议信号的控制机制为当有数据可供读或写时，置tvalid有效指示有效的tdata可读或写，通过对面通信方控制tready的有效与否来执行有效的读写操作；
所述AXIS2FIFO单元由AXIS2FIFO转换单元和StandardFIFO构成，所述AXIS2FIFO转换单元用于完成ZYNQ处理器MemoryMap到DMA控制器与FIFO2AXIS转换单元的连接端口即用户Stream端的AXIS接口协议tready信号与FIFO接口协议almostfull信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议wr_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议din信号的转换；
所述FIFO2AXIS单元由FWFTFIFO和FIFO2AXIS转换单元构成，所述FWFTFIFO用于完成零延迟FIFO数据读取功能，所述FIFO2AXIS转换单元用于完成用户Stream到ZYNQ处理器MemoryMap端的AXIS接口协议tvalid信号与FIFO接口协议empty信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议rd_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议dout信号之间的转换。
优选地，所述电路还包括用户IP，连接AXIS-FIFO桥电路，分别通过StandardFIFO读接口完成读FIFO操作和通过FWFTFIFO写接口负责完成写FIFO操作。
本发明还提供了一种利用所述的电路进行数据传输的方法，数据发送过程包括以下步骤：
A1、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器发送使能，配置DMA控制器读DDR2地址，配置DMA控制器读取长度；
A2、ZYNQ处理器从DDR2芯片读取数据传递至DMA控制器端；
A3、DMA控制器根据AXIS-FIFO桥电路的FIFO写状态通过AXIS2FIFO转换单元将数据写入StandardFIFO中；
A4、用户IP根据FIFO读状态读取FIFO数据完成数据传输并进行数据处理；
数据接收过程包括以下步骤：
B1、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器接收使能，配置DMA控制器写DDR2地址，配置DMA控制器写入长度；
B2、用户IP根据FIFO写状态将处理数据写入FWFTFIFO；
B3、DMA控制器根据AXIS-FIFO桥电路的FIFO读状态通过FIFO2AXIS转换单元读取FIFO数据。
B4、ZYNQ处理器将DMA控制器端数据写入DDR2芯片。
(三)有益效果
本发明的创新之处在于在剖析AXIS接口协议和FIFO接口协议的基础上，将AXIS接口协议通过精简的电路转换为FIFO接口协议，并通过加入FWFTFIFO控制技术实现了接口读或写操作时协议转换的零延迟效果，提供了VIVADO开发软件没有提供的IP功能。方便用户专心于用户IP的开发，免去接口协议的设计精力的花费和重复性工作。
附图说明
图1为本发明实施例的电路结构框图；
图2为本发明实施例的方法进行数据传输的数据流向图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
如图1、图2所示，本发明提供了一种基于ZYNQ的AXIS-FIFO桥电路，包括ZYNQ处理器、DDR2芯片、DMA控制器IP、AXIS-FIFO桥电路、用户IP。
所述ZYNQ处理器由ARM处理系统和AXI接口控制器组成。连接DDR2芯片和DMA控制器，负责控制DMA控制器与DDR2进行数据存取交互。
所述DDR2芯片连接ZYNQ处理器，负责完成与ZYNQ处理器的数据交互。
所述DMA控制器IP连接ZYNQ处理器和AXIS-FIFO桥电路，通过AXI_lITE接口接收ZYNQ处理器命令，通过AXI接口负责完成与ZYNQ处理器的数据交互，通过AXIS接口完成与AXIS-FIFO桥电路的数据交互。
所述AXIS-FIFO桥电路连接DMA控制器IP与FIFO接口的用户IP，负责完成AXIS与FIFO接口协议转换。AXIS-FIFO桥电路内部包括AXIS2FIFO单元和FIFO2AXIS单元。AXIS2FIFO单元与DMA的接口信号为MemoryMap(映射表)到Stream(MM2S)方向的AXIS协议信号构成，主要包括tdata、tvalid和tready信号，FIFO2AXIS单元与DMA的接口信号为Stream到MemoryMap到(S2MM)方向的AXIS协议信号构成，主要包括tdata、tvalid和tready信号。AXIS协议信号的控制机制为当有数据可供读或写时，置tvalid有效指示有效的tdata可读或写，通过对面通信方控制tready的有效与否来执行有效的读写操作。
所述AXIS2FIFO单元由AXIS2FIFO转换单元和StandardFIFO构成。所述AXIS2FIFO转换单元用于完成ZYNQ处理器MemoryMap到DMA控制器与FIFO2AXIS转换单元的连接端口即用户Stream端的AXIS接口协议tready信号与FIFO接口协议almostfull信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议wr_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议din信号的转换。对StandardFIFO的写操作主要通过din、wr_en和almostfull信号控制，din信号为StandardFIFO的数据输入信号，可以直接由AXIS协议信号的tdata信号转换而成；wr_en信号为StandardFIFO的写信号，而AXIS协议信号的写操作是在tready信号和tvalid信号有效时共同控制，所以将AXIS接口协议的tvalid信号与tready信号做逻辑与产生wr_en信号；almostfull信号为StandardFIFO的满信号，控制StandardFIFO在数据填满FIFO时无法再写入数据，则将almostfull信号转换为tready信号用来控制写操作，达到即使tvalid有效，但是由于StandardFIFO已满无法再写入数据，通过置tready信号无效控制写操作无效的效果。
所述FIFO2AXIS单元由First-WordFall-Through(FWFT)FIFO和FIFO2AXIS转换单元构成。所述FWFTFIFO用于完成零延迟FIFO数据读取功能，所述FIFO2AXIS转换单元用于完成用户Stream到ZYNQ处理器MemoryMap端的AXIS接口协议tvalid信号与FIFO接口协议empty信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议rd_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议dout信号之间的转换。由于StandardFIFO读操作时读取数据tdata是在rd_en信号有效后延迟输出，与AXIS协议读传输tdata、tvalid和tready同时有效相违背，所以采用FWFTFIFO完成FIFO功能，所述FWFTFIFO由StandardFIFO与FWFT控制单元构成，完成零延迟FIFO数据读取功能。对FWFTFIFO的读操作主要通过dout、rd_en和empty信号控制，dout信号为FWFTFIFO的数据输出信号，可以直接由AXIS协议信号的tdata信号转换而成；rd_en信号为FWFTFIFO的读信号，而AXIS协议信号的读操作是在tready信号和tvalid信号有效时共同控制，所以将AXIS接口协议的tvalid信号与tready信号做逻辑与产生rd_en信号；empty信号为FWFTFIFO的空信号，用于指示FWFTFIFO中无数据可以读取，所以将empty信号转换为tvalid信号用来控制读操作，达到无数据时置tvalid无效指示无tdata可读或写得效果。
所述用户IP连接AXIS-FIFO桥电路，分别通过StandardFIFO读接口负责完成读FIFO操作和通过FWFTFIFO写接口负责完成写FIFO操作。
如图2所示，本发明采用基于ZYNQ的AXIS-FIFO桥电路及方法进行数据传输时，其数据传输过程包括如下几个步骤：
发送过程：
1)ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器发送使能，配置DMA控制器读DDR2地址，配置DMA控制器读取长度。
2)ZYNQ处理器从DDR2芯片读取数据传递至DMA控制器端。
3)DMA控制器根据AXIS-FIFO桥电路的FIFO写状态通过AXIS2FIFO转换单元将数据写入FIFO中。
4)用户IP根据FIFO读状态读取FIFO数据完成数据传输并进行数据处理。
接收过程：
1)ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器接收使能，配置DMA控制器写DDR2地址，配置DMA控制器写入长度。
2)用户IP根据FIFO写状态将处理数据写入FIFO。
3)DMA控制器根据AXIS-FIFO桥电路的FIFO读状态通过FIFO2AXIS转换单元读取FIFO数据。
4)ZYNQ处理器将DMA控制器端数据写入DDR2芯片。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (4)

1.一种基于ZYNQ的AXIS-FIFO桥电路，其特征在于，包括ZYNQ处理器、DDR2芯片、DMA控制器和AXIS-FIFO桥电路；
所述ZYNQ处理器包括ARM处理系统和AXI接口控制器，连接DDR2芯片和DMA控制器，用于控制DMA控制器和DDR2芯片进行数据存取交互；
所述DDR2芯片连接ZYNQ处理器，用于完成与ZYNQ处理器的数据交互；
所述DMA控制器连接ZYNQ处理器和AXIS-FIFO桥电路，通过AXI_1ITE接口接收ZYNQ处理器的命令，通过AXI接口完成与ZYNQ处理器的数据交互，通过AXIS接口完成与AXIS-FIFO桥电路的数据交互；
所述AXIS-FIFO桥电路连接DMA控制器的IP与FIFO接口的用户IP，用于完成AXIS与FIFO接口协议转换。
2.如权利要求1所述的电路，其特征在于，所述AXIS-FIFO桥电路包括AXIS2FIFO单元和FIFO2AXIS单元；
所述AXIS2FIFO单元与DMA控制器的接口信号为MemoryMap到Stream方向的AXIS协议信号，包括tdata、tvalid和tready信号，FIFO2AXIS单元与DMA控制器的接口信号为Stream到MemoryMap到方向的AXIS协议信号，包括tdata、tvalid和tready信号；AXIS协议信号的控制机制为当有数据可供读或写时，置tvalid有效指示有效的tdata可读或写，通过对面通信方控制tready的有效与否来执行有效的读写操作；
所述AXIS2FIFO单元由AXIS2FIFO转换单元和StandardFIFO构成，所述AXIS2FIFO转换单元用于完成ZYNQ处理器MemoryMap到DMA控制器与FIFO2AXIS转换单元的连接端口即用户Stream端的AXIS接口协议tready信号与FIFO接口协议almostfull信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议wr_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议din信号的转换；
所述FIFO2AXIS单元由FWFTFIFO和FIFO2AXIS转换单元构成，所述FWFTFIFO用于完成零延迟FIFO数据读取功能，所述FIFO2AXIS转换单元用于完成用户Stream到ZYNQ处理器MemoryMap端的AXIS接口协议tvalid信号与FIFO接口协议empty信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与FIFO接口协议rd_en信号之间的转换，以及AXIS接口协议tdata与FIFO接口协议dout信号之间的转换。
3.如权利要求1或2所述的电路，其特征在于，所述电路还包括用户IP，连接AXIS-FIFO桥电路，分别通过StandardFIFO读接口完成读FIFO操作和通过FWFTFIFO写接口负责完成写FIFO操作。
4.一种利用权利要求3所述的电路进行数据传输的方法，其特征在于，数据发送过程包括以下步骤：
A1、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器发送使能，配置DMA控制器读DDR2地址，配置DMA控制器读取长度；
A2、ZYNQ处理器从DDR2芯片读取数据传递至DMA控制器端；
A3、DMA控制器根据AXIS-FIFO桥电路的FIFO写状态通过AXIS2FIFO转换单元将数据写入StandardFIFO中；
A4、用户IP根据FIFO读状态读取FIFO数据完成数据传输并进行数据处理；
数据接收过程包括以下步骤：
BI、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打开DMA控制器接收使能，配置DMA控制器写DDR2地址，配置DMA控制器写入长度；
B2、用户IP根据FIFO写状态将处理数据写入FWFTFIFO；
B3、DMA控制器根据AXIS-FIFO桥电路的FIFO读状态通过FIFO2AXIS转换单元读取FIFO数据。
B4、ZYNQ处理器将DMA控制器端数据写入DDR2芯片。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106445869A (zh) * 2016-09-20 2017-02-22 烟台大学 一种基于FPGA和PCIe的高速数据交换构架
CN107196695A (zh) * 2017-04-07 2017-09-22 西安电子科技大学 基于Zynq的卫星星间链路测试系统
CN107193529A (zh) * 2017-03-31 2017-09-22 山东超越数控电子有限公司 一种基于fpga的ddr处理电路及实现方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130042028A1 (en) * 2011-08-12 2013-02-14 Seung-Soo Yang Universal serial bus (usb) device and a usb system including the same
CN103412619A (zh) * 2013-07-30 2013-11-27 中国科学院上海技术物理研究所 一种异构多核的红外图像处理系统及方法
CN104794102A (zh) * 2015-05-14 2015-07-22 哈尔滨工业大学 一种加速实现Cholesky分解的嵌入式片上系统
CN104820657A (zh) * 2015-05-14 2015-08-05 西安电子科技大学 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN104850529A (zh) * 2015-05-14 2015-08-19 哈尔滨工业大学 基于Zynq开发平台构建LS-SVM模型的加速计算片上系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130042028A1 (en) * 2011-08-12 2013-02-14 Seung-Soo Yang Universal serial bus (usb) device and a usb system including the same
CN103412619A (zh) * 2013-07-30 2013-11-27 中国科学院上海技术物理研究所 一种异构多核的红外图像处理系统及方法
CN104794102A (zh) * 2015-05-14 2015-07-22 哈尔滨工业大学 一种加速实现Cholesky分解的嵌入式片上系统
CN104820657A (zh) * 2015-05-14 2015-08-05 西安电子科技大学 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN104850529A (zh) * 2015-05-14 2015-08-19 哈尔滨工业大学 基于Zynq开发平台构建LS-SVM模型的加速计算片上系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
汪浩淼: "卫星在线状态监测模块研制", 《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106445869A (zh) * 2016-09-20 2017-02-22 烟台大学 一种基于FPGA和PCIe的高速数据交换构架
CN106445869B (zh) * 2016-09-20 2018-11-13 烟台大学 一种基于FPGA和PCIe的高速数据交换方法
CN107193529A (zh) * 2017-03-31 2017-09-22 山东超越数控电子有限公司 一种基于fpga的ddr处理电路及实现方法
CN107193529B (zh) * 2017-03-31 2020-11-24 山东超越数控电子股份有限公司 一种基于fpga的ddr处理电路及实现方法
CN107196695A (zh) * 2017-04-07 2017-09-22 西安电子科技大学 基于Zynq的卫星星间链路测试系统

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