CN210402342U - 一种基于zynq的数据加解密结构 - Google Patents

Abstract

本实用新型涉及一种基于ZYNQ的数据加解密结构，包括ARM内核、AXI控制模块、通道控制模块、算法模块、FIFO模块、FLASH存储模块和DDR存储模块；ARM内核分别与AXI控制模块、FLASH存储模块和DDR存储模块相连，AXI控制模块分别与通道控制模块和算法模块相连实现ARM内核与通道控制模块、ARM内核与算法模块之间分别进行通信；通道控制模块和算法模块之间通过FIFO模块连接实现跨时钟域处理，通道控制模块通过PCIE总线与上位机连接；通道控制模块、AXI控制模块、ARM内核、算法模块连接构成配置管理通道；通道控制模块、FIFO模块和算法模块连接构成算法通道。本结构PCB占用空间小、数据传输速度快。

Description

一种基于ZYNQ的数据加解密结构

技术领域

本实用新型属于数据加解密技术领域，涉及一种基于ZYNQ的数据加解密结构。

背景技术

加解密技术是最常用的安全保密手段，利用技术手段把重要的数据变为乱码传送，到达目的地后再用相同或不同的手段还原，实现解密。加解密技术保证了网络的信息通信安全。

传统的数据加解密板卡需要使用PICE桥片及数据处理芯片配合，存在PCB(印制电路板)占用空间大,设计复杂,且现有设计中数据由通道FPGA至算法FPGA需要进行两次DMA传输，分别为通道FPGA的FIFO至DSP片内Cache以及DSP片内Cache至算法FPGA的FIFO中，通过DSP的EMIF总线进行传输，传输效率较低采用外部总线传输数据,数据处理速度慢的不足。

经现有技术检索，未检索到与本专利相近技术方案。

实用新型内容

本实用新型的目的在于克服现有技术的不足之处，提供一种结构简单、PCB占用空间小、提高数据加解密传输速度的基于ZYNQ的数据加解密结构。

本实用新型的上述目的通过如下技术方案来实现：

一种基于ZYNQ的数据加解密结构，其特征在于：包括ARM内核、AXI控制模块、通道控制模块、算法模块、FIFO模块、FLASH存储模块和DDR存储模块；ARM内核分别与AXI控制模块、FLASH存储模块和DDR存储模块相连，AXI控制模块分别与通道控制模块和算法模块相连实现ARM内核与通道控制模块、ARM內核与算法模块之间分别进行通信；通道控制模块和算法模块之间通过FIFO模块连接实现跨时钟域处理，通道控制模块通过PCIE总线与上位机连接实现数据的输入和输出；

所述通道控制模块、AXI控制模块、ARM内核、算法模块连接构成配置管理通道；所述通道控制模块、FIFO模块和算法模块连接构成算法通道。

本实用新型具有的优点和积极效果：

本基于ZYNQ的数据加解密结构采用单芯片实现PCIE通信及数据处理功能,利用芯片内AXI总线进行数据互联通信,在ZYNQ芯片设计了两条通路：算法通道与配置管理通道，具有PCB占用空间小,设计简单可靠,数据传输速度快的优点。

附图说明

图1是本实用新型电路方框图。

图2是本实用新型AXI控制模块示意图；

图3是本实用新型FIFO模块示意图；

图4是本实用新型FLASH存储模块示意图；

图5是本实用新型DDR存储模块示意图。

具体实施方式

下面结合附图并通过具体实施例对本实用新型作进一步详述，以下实施例只是描述性的，不是限定性的，不能以此限定本实用新型的保护范围。

一种基于ZYNQ的数据加解密结构，其特征在于：包括ARM内核、AXI控制模块、通道控制模块、算法模块、FIFO模块、FLASH存储模块和DDR存储模块；ARM内核分别与AXI控制模块、FLASH存储模块和DDR存储模块相连，AXI控制模块分别与通道控制模块和算法模块相连实现ARM内核与通道控制模块、ARM內核与算法模块之间分别进行通信；通道控制模块和算法模块之间通过FIFO模块连接实现跨时钟域处理，通道控制模块通过PCIE总线与上位机连接实现数据的输入和输出。

上述AXI控制模块负责实现ARM內核与通道控制模块、ARM內核与算法模块之间分别进行通信。AXI控制模块为在XC7Z035FFG676-2芯片内创建的控制AXI总线IP，包含三条32位宽AXI Lite总线，总线外部接口如图2所示，三条AXI总线分别与ARM控制模块、通道控制器、算法控制器连接，完成数据流协议控制。

上述通道控制模块负责完成PCIE协议的解析，实现TLP报文的接收与组包发送，实际运行中包括配置管理协议、算法重构协议与数据通讯协议的处理。上述通道控制模块为在XC7Z035FFG676-2芯片内创建的通道控制IP，IP对外接口包括PCIE×4总线(与PC机连接)，AXI总线与AXI控制模块连接，FIFO控制总线与FIFO通道连接。

上述FIFO模块为在XC7Z035FFG676-2芯片内创建的数据交换通用FIFO IP，接口如图3所示。包含两个FIFO模块，其中一个FIFO由通道控制模块写入数据，由算法模块将数据读出，另一个FIFO模块由算法模块写入数据，由通道控制模块将数据读出。使用FIFO将算法与通道间隔离，不允许通道访问算法中间结果。

上述算法模块为ZYNQ芯片PL单元中单独划分的独立区域，可以通过PCIE总线对此区域进行在线编程以实现算法的更新，而不影响ZYNQ芯片其他各部分模块的工作。算法模块为在XC7Z035FFG676-2芯片内创建的算法IP，对外接口包括AXI总线接口连接AXI控制模块，接收算法控制命令；还包括FIFO通信接口，可从通道模块输入FIFO中将数据读入算法，然后将加解密完的数据写入另一个FIFO，将数据返回通道控制模块，进而返回到上位机。

上述FLASH存储模块选用四线SPI Flash连接到FPGA的PS端，参见图4。

上述DDR存储模块选用四片MT41J256M8HX组成32位DDR3内存。其中一片的连接参见图5，直接连到FPGA的PS端。

本基于ZYNQ的数据加解密结构通过Zynq-7000中的可编程逻辑部分(PL)设计PCIe内核，完成与主机之间的交互，设计算法核完成数据加解密操作，所有的可编程逻辑部分都在内部的ARM内核(PS)的控制下完成相应功能。

本基于ZYNQ的数据加解密结构通过片内总线互联，在ZYNQ芯片设计了两条通路：算法通道与配置管理通道，具体为：

上位机通过PCIE总线将数据传输到通道控制模块，在此解析出算法配置指令，通过AXI控制模块将指令信息传输到ARM內核，ARM內核完成算法秘钥的生成，然后通过AXI控制模块将秘钥信息下发到算法模块，实现秘钥的管理。此通道为配置管理通道。实际设计中,可以设计多个算法模块进行并行工作,进一步提高数据处理性能。

秘钥配置完成之后，PCIE总线数据直接与算法模块进行交互处理，大大提高了数据传输效率，此为算法通道。

本基于ZYNQ的数据加解密结构采用了双通道架构，大幅提高了数据传输性能。

尽管为说明目的公开了本实用新型的实施例和附图，但是本领域的技术人员可以理解：在不脱离本实用新型及所附权利要求的精神和范围内，各种替换、变化和修改都是可能的，因此，本实用新型的范围不局限于实施例和附图所公开的内容。

Claims (1)

1.一种基于ZYNQ的数据加解密结构，其特征在于：包括ARM内核、AXI控制模块、通道控制模块、算法模块、FIFO模块、FLASH存储模块和DDR存储模块；ARM内核分别与AXI控制模块、FLASH存储模块和DDR存储模块相连，AXI控制模块分别与通道控制模块和算法模块相连实现ARM内核与通道控制模块、ARM内核与算法模块之间分别进行通信；通道控制模块和算法模块之间通过FIFO模块连接实现跨时钟域处理，通道控制模块通过PCIE总线与上位机连接实现数据的输入和输出；

所述通道控制模块、AXI控制模块、ARM内核、算法模块连接构成配置管理通道；所述通道控制模块、FIFO模块和算法模块连接构成算法通道。

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