CN111736115B - 基于改进型sgdma+pcie的mimo毫米波雷达高速传输方法 - Google Patents

基于改进型sgdma+pcie的mimo毫米波雷达高速传输方法 Download PDF

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Abstract

本发明属于高速传输技术领域，具体为基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法。本发明主要步骤包括：根据应用场景设计MIMO毫米雷达的FPGA信号传输方案；改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式；通过QSYS系统内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输。本发明可有效提高雷达数据传输的灵活性，再结合中断技术，可快速实现多个SGDMA之间联动，提高带宽利用率，结合PCIE2.0×8模式可实现3.4GB/s带宽（效率>85%）。本发明实用性强，可运用于信号采集系统的高速传输，应用前景广阔。

Description

基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法
发明领域
本发明属于数据传输技术领域，具体涉及一种基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法。
背景技术
随着大数据与人工智能技术的兴起，高集成度智能系统需求日新月异，人们对仪器设备的实时性与测量精度提出了更高的标准，故大的数据量并成为这些仪器设备的提高精度的重要因素，仪器设备对外界获取的信息量越大，而对外界实物的判断越精确。但大的数据量势必对数据的传输提出更大的挑战，高速实时传输的数据能实现仪器设备的实时信号采集、处理。以往的高速数据接口如USB、以太网、PCI等在提高数据传输方面做了巨大贡献，当还是不能满足现在大数据的实时传输要求，后来人们采用PCIE的协议进行高速传输，已经获得了成功应用，但由于复杂的控制性，限制了传输的灵活性。针对上述因素，本文提出一种基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，采用SGDMA+PCIE的方式来灵活控制上位机与FPGA之间的数据交互，因为传统的SGDMA（Scatter-Gather DirectMemory Access，分散聚集直接内存存取）只能实现多个模块之间的自动传输但是模式比较单一且效率较低。
本发明在传统SGDMA方式基础上对其加以改进，使SGDMA为1/2、1/4、全描述符自动循环导入与单次模式导入工作方式；因为SGDMA是通过内部RAM中描述符（数据收发的起止地址）来控制数据的流向，模式比较单一，每传输一次DMA需要重新开启。影响了数据传输的灵活性，进而降低了传输效率。而本文改进SGDMA能实现内部描述符的自动循环导入，使得下位机FPGA采集的数据可以无等待时隙地由经PCIE传输到上位机，有效的提高了数据传输效率，而且使得数据的传输地址可以实现分散聚集，在多块内存实现乒乓、存循、跳跃等模式的数据搬移，提高了灵活性。结合PCIE与FPGA技术，在资源有限的嵌入式系统中最大限度地提高传输带宽利用率，该方法在大数据高速传输中具有重要应用价值。
发明内容
本发明的目的在于提供一种基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法。
本发明提出的MIMO毫米波雷达高速传输方法，具体步骤为：
（1）根据应用场景设计MIMO毫米雷达的FPGA信号传输方案；
（2）改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式；
（3）通过QSYS系统（FPGA上构建SOPC系统的软件工具）内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输。
称本发明方法为基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法。
步骤（1）所述应用场景设计MIMO毫米雷达的FPGA信号传输方案；具体是将TI德州仪器公司77G毫米波雷达XWR1243芯片4个级联一起，形成12TX×16RX阵列天线模式，以TDM（时分服用）方式发射，每次最多可产生16路LVDS的接收数据通道（每通道16bit、300MHs、DDR数据模式），采用FPGA进行数据实行采集，FPGA内部设置16个64×16bit的异步FIFO分别缓存16路接收数据；再经过相关的数据处理（如2D-FFT），由经SGDMA送往DDR3缓存，经过SGDMA由经PCIE与外设进行数据交互。
步骤（2）所述改进SGDMA为1/2、1/4、全描述符自动循环导入与单次模式导入工作方式，其中，SGDMA主要由Dispatcher Core、Read Master、Write Master3部分组成，Dispatcher Core包含一个存放描述符（Descriptor）的RAM与控制状态寄存器(Controland Status Registers，CSR)，启动SGDMA工作，必须要配置Descriptor与CSR 实现相应的寄存器，通常主要配置过程如下：
①首先配置Descriptor：读写地址、传输长度、突发长度、中断使能、写入使能等；
②配置CSR：清除中断、读写全局中断使能、关闭描述符输出等；
③开启CSR中的描述符输出使能位。
经过上面的配置就可以开启SGDMA实现数据搬运工作。但以上存在的问题有①每次DMA之后产生中断必须要使用额外命令使之清除，才能获取下次中断；②写一次命令（包含 n次描述符）只能工作 n次DMA，故每次必须重新写命令配置Descriptor、CSR才能启动该DMA。
本发明改进SGDMA如下：
a. 对存放 n个描述符的RAM读写操作加以改进，使得工作（读）到1/4、 1/2、3/4描述符数量时输出一个中断，并暂停该RAM的读操作，发出中断开启第2个SGDMA开始工作，同理，当工作到1/4、1/2、3/4描述符数量时输出中断，再反馈给第1个SGDMA开始读后续的描述符，继续下一个DMA传输，当该RAM里面所有的描述符读完时，自动复位读地址为0，开始下一轮操作；
b. 增加中断标志自动清除功能，每次中断输出脉冲或高电平，并可以写命令或自动清除。
经过上述方法后，任意两个SGDMA读写就可以实现如下功能：第一个为读SGDMA，每次工作周期为1/4描述符数量，第二个为写SGDMA，每次工作周期为2/4描述符数量。工作过程如下：
第1个SGDMA工作1/4后，立即启动第2个SGDMA，工作1/2后，立即启动第1个SGDMA，工作到1/2后，立即启动第2个SGDMA，工作完全部描述符（同时读地址归零）后，立即启动第1个SGDMA，工作到3/4后，立即启动第2个SGDMA，工作到2/4后，立即启动第1个SGDMA，工作完全部描述符(同时读地址归零)后，立即启动第2个SGDMA，工作1/2，……，可以一直循环工作，直到设定的工作循环次数，这样就实现双SGDMA的联动，提高传输效率。当然，可以根据应用环境设置两个SGDMA每次工作任意周期：1,1/2,1/4,1/8,……，等等，还可以实现跳跃工作模式。
经过以上改进的SGDMA在一些要求大数据连续传输的场合中，由于收发地址都是固定的，只要写一次Descriptor、CSR命令就能实现SGDMA在多个不连续的地址空间进行连续、循环、乒乓、跳跃等方式工作，比传统的SGDMA在灵活性与效率方面有很大提高，通过4个SGDMA可以灵活控制所有的读写过程。
步骤（3）所述通过QSYS系统内嵌SGDMA、DDR3控制器、PCIE模块，实现与上位机高速数据传输。这里，QSYS系统作为一种图像化互联框架，可灵活实现FPGA的IP和用户定义的子系统，并自动生成底层代码。可把SGDMA、DDR3控制器、PCIE核集成到QSYS内部，通过Avalon总线连接各模块；缓存到DDR3内部的数据又通过SGDMA由经PCIE传输到上位机（PC），由经SGDMA、DDR3、PCIE、上位机模块实现数据高速传输。
可以灵活的实现数据收发：
（1）接收数据流程：缓存数据FIFO输出数据到SGDMA输出数据到DDR3输出数
据到SGDMA输出数据由经PCIE输出数据到上位机；
（2）发送数据流程：上位机输出数据由经PCIE输出数据到SGDMA输出数据到DDR3输出数据到SGDMA输出数据到缓存FIFO。并且所有收发SGDMA之间都可以实现灵活的联动模式，可以互相中断工作也可以独立工作，这样极大提高灵活性。通过4个SGDMA可以灵活的控制所有的读写过程，各模块都挂接在Avalon总线上，都分配了地址空间，上位机只要对相应的地址读写数据，就实现对该模块进行读写。
本发明通过以上联动式 SGDMA极大提高灵活性与带宽利用率，再结合PCIE高速传输协议，可快速实现数据传输，在PCIE2.0×8模式可实现3.4GB/s带宽（利用率>85%）。可用于信号采集系统的高速传输模块，可应用到其他相关方面的数据传输功能。
本发明实用性强，能够实现大数据实时传输，从下位机FPGA直接把数据读入上位机（PC）的内存，极大减轻了上位机CPU的负担，提高数据传输实时性，在一些要求实时处理并显示结果的系统中具有重要的应用价值。
附图说明
图1是改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法框图。
图2是MIMO雷达控制系统硬件框图。
图3是SGDMA中调度器核原理结构。
图4是双SGDMA联动控制描述符读写原理图。
图5是基于QSYS系统改进型SGDMA+DDR3+PCIE的结构系统图。
图6是基于FPGA的QSYS系统改进型SGDMA+DDR3+PCIE实现架构图。
具体实施方式
下面结合附图对本发明的实施例作详细说明。本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
如图1所示，本发明方法的具体过程如下：
（1）采用MIMO雷达产生16通道数据，每根接收天线会产生一帧数据(由多个Chirp组成)，由经FPGA采集，并缓存在16个FIFO里，进行数据读写速度匹配；
（2）16个FIFO同时输出16通道数据，由经改进型SGDMA进行快速数据搬移到DDR3；
（3）DDR3作为数据缓冲池，暂时缓存MIMO雷达接收的数据，等待外设读取；
（4）通过改进型SGDMA实行DDR3到PCIE的数据快速搬移；
（5）FPGA通过PCIE高速传输接口与上位机通信；
（6）上位机采集雷达数据实行后端处理。
整个MIMO雷达控制系统硬件框如图2所示，采用TI77G毫米波雷达XWR1243芯片（每个芯片3Tx×4Rx），4个级联在一起形成12TX×16RX天线模式，可以虚拟成192个阵列天线，通过SPI接口配置芯片工作参数，如发射天线数NTx、接收天线数NRx 、起始调制频率 f 1、调制斜率 K s、调频周期 T c 、每帧调频周期数 Nc、帧周期 T f 、ADC采样频率 f s 等，可使得MIMO雷达配置成具有不同的距离、角度、速度分辨力，以TDM方式发射，每次最多可产生16路LVDS接收数据（每路16bit、300MHs、DDR数据模式），采用AlteraCyclone10 GX：10CX220YF780 FPGA进行16路LVDS数据采集，FPGA内置16个64×16bit的异步FIFO分别缓存16路数据，数据经过PCIE传输到上位机。
其中SGDMA是连接各模块的桥梁，而 SGDMA中调度器核（DispatcherCore）是控制SGDMA收发数据的核心控制器如图3所示，分别包含读、写描述符FIFO、CSR状态控制器与应答信息等，分别存放读、写空传输控制器所需的读写地址等，可实现内存到内存（AvalonMM-MM）、内存到数据流（AvalonMM-ST、数据流到数据流（AvaloneST-ST）三种灵活传输方式。基于双SGDMA联动控制方式如图4所示，图中第1SGDMA、第2SGDMA工作周期（如1/4表示整个描述符FIFO长度的1/4）分别为1/4、1/2，其工作流程如下：
第1SGDMA工作1/4（暂停）第2SGDMA工作1/2（暂停）第1SGDMA工作到1/2（暂停）第2SGDMA工作完全部描述符（同时读地址归零）第1SGDMA工作到3/4（暂停）第2SGDMA工作到2/4（暂停）第1SGDMA工作完全部描述符(同时读地址归零) 第2SGDMA工作1/2（暂停），……，可实现两个读、写SGDMA任意传输方式的组合，如两个SGDMA每次工作任意周期：1,1/2,1/4,1/8,…等等，还可以实现跳跃工作模式。
图5为基于QSYS系统改进型SGDMA+DDR3+PCIE的结构系统图，QSYS是SOPC Builder的新一代产品。QSYS系统可自动生成互联逻辑，连接FPGAIP和用户定义的子系统，以图形化方式提高设计灵活性，自动生成底层代码。上位机向SGDMA发送描述符、DMA启动读/写等事务。SGDMA可以读/写数据到片上存储器或片外存储器。DMA还可以分集或块处理数据以获得更好的性能。QSYS组织将负责数据宽度不匹配、时钟交叉和基本内存映射连接等，多FIFO缓存MIMO雷达数据，QSYS内挂接的模块通过Avalon总线互连，上位机通过PCIE接口实现对各模块随意访问，雷达数据经FIFO送入片内RAM或片外DDR3，由SGDMA直接进行数据搬运，极大提高系统效率，所有模块均基于Avalon协议，较传统分散模块方案具有较高的灵活性、可靠性。
图6是基于FPGA的QSYS系统改进型SGDMA+DDR3+PCIE实现架构图。通过QSYS系统可以实现图像化编程模式，把所有模块：SGDMA、DDR3、PCIE以及片上RAM，通过Avalon总线在一起，每个模块对应着唯一地址，上位机通过读写对应的地址就可以访问到模块，整个QSYS系统会自动生成底层逻辑代码内嵌到FPGA，实现结构灵活直观，易于维护。各模块基于Avalon总线协议，图中时钟模块是全局性的可以连接在一起，其他模块与功能说明如下：
a. emif_c10_0：DDR3外部接口控制器，用于连接外部DDR3与FPGA内部用户逻辑层，Avalon Memory Mapped Slave 模式，外部主设备发起读写命令；
b. new_sgdma_0：DMA控制器，包含Avalon Memory Mapped Master与AvalonMemory Mapped Slave 模式，可以对从设备发起控制命令，也可以受主设备控制，可以连接任意两个具有主从设备模块，起中间桥梁作用；
c. pcie_a10_hip_1：PCIe硬核协议层，包含Avalon Memory Mapped Master与Avalon Memory
Mapped Slave 模式，可以对从设备发起控制命令，也可以受主设备控制；是FPGA与外设交互数据的接口，传输大数据；
d. spi_0：一种串行传输接口Avalon Memory Mapped Slave模式，用于上位机与下位机FPGA
传输控制命令，发命令控制MIMO雷达系统的工作模式；
e. onchip_memory2_0：片上RAM用于缓存少量数据，Avalon Memory MappedSlave 模式，外部主设备发起读写命令，访问内部数据。
基于Avalon总线协议，主从模式接口才能连接，如Avalon Memory Mapped Master与Avalon Memory Mapped Slave 可以无缝连接。pcie_a10_hip_1作为FPGA与外设交互数据传输接口，可以连接emif_c10_0、new_sgdma_0、onchip_memory2_0、spi_0，通过不同的地址命令访问从设备，各模块以图形方式进行互连，提高了连接的灵活性。
经过以上改进的，SGDMA在MIMO毫米波雷达数据传输过程中，可实现SGDMA在多个不连续的地址空间进行连续、循环、乒乓、跳跃等方式工作，比传统的SGDMA在灵活性与效率方面有较大提高，结合PCIE2.0×8高速传输协议可实现3.4GB/s传输带宽（效率>85%），有效提高传输效率。

Claims (3)

1.一种基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，具体步骤如下：
（1）根据应用场景设计MIMO毫米雷达的FPGA信号传输方案；
（2）改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式；
（3）通过QSYS系统内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输；
步骤（1）所述根据应用场景设计MIMO毫米雷达的FPGA信号传输方案，具体是将TI德州仪器的77G毫米波雷达XWR1243芯片4个级联在一起，形成12TX×16RX天线模式，若以TDM方式发射，每次最多可产生16路LVDS数据，采用FPGA实行串并转化并将结果存放在FPGA内置16个64×16bit的异步FIFO中，再经过相关的数据处理，由经SGDMA送往DDR3缓存，由经另一个SGDMA通过PCIE与外设进行数据交互；
步骤（2）所述改进SGDMA为1/2、1/4、全描述符自动循环导入工作方式，其中，SGDMA主要由Dispatcher Core、Read Master、Write Master3部分组成，Dispatcher Core包含一个存放描述符Descriptor的RAM与控制状态寄存器CSR，启动SGDMA工作，需要配置Descriptor与CSR相应寄存器，其配置过程如下：
①首先配置Descriptor：读写地址、传输长度、突发长度、中断使能、写入使能；
②配置CSR：清除中断、读写全局中断使能、关闭描述符输出；
③开启CSR中的描述符输出使能位；
改进SGDMA如下：
a. 对存放n个描述符的RAM读写操作加以改进，使得工作到1/4、1/2、3/4描述符数量时输出一个中断，并暂停该RAM的读操作，发出中断开启第2个SGDMA工作；同理，当工作到1/4、1/2、3/4描述符数量时输出中断，再反馈给第1个SGDMA开始后续的描述符读事务，当该RAM里所有描述符读完时，自动复位读地址为0，开始下一轮操作；
b. 增加中断自动清理功能，每次中断输出脉冲或高电平，并且可以外部命令或自动清除。
2.根据权利要求1所述的基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，步骤（3）所述通过QSYS系统内嵌4个SGDMA、DDR3、PCIE模块，实现与上位机高速数据传输，具体是把SGDMA、DDR3控制器、PCIE核集成到QSYS系统内部，通过Avalon总线连接各模块；缓存到DDR3内部的数据又通过SGDMA由经PCIE传输到上位机，由经SGDMA、DDR3、PCIE、上位机实现数据高速传输。
3. 根据权利要求2所述的基于改进型SGDMA+PCIE的MIMO毫米波雷达高速传输方法，其特征在于，灵活的实现数据收发：
（1）接收数据流程：缓存数据FIFO输出数据到SGDMA输出数据到DDR3输出数
据到SGDMA输出数据由经PCIE输出数据到上位机；
（2）发送数据流程：上位机输出数据由经PCIE输出数据到SGDMA输出数据到DDR3输出数据到SGDMA输出数据到缓存FIFO；
并且所有收发SGDMA之间都可以实现灵活的联动模式，即可以互相中断工作也可以独立工作；通过4个SGDMA可以灵活的控制所有的读写过程，各模块都挂接在Avalon总线上，都分配了地址空间，上位机只对相应的地址读写数据，就实现对该模块访问。
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