CN115129657A - 一种可编程逻辑资源扩展装置和服务器 - Google Patents
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Abstract
本发明提供了一种可编程逻辑资源扩展装置和服务器，装置包括：主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中。通过使用本发明的方案，能够灵活扩展可编程逻辑资源，有效提升计算能力应对大规模算力需求，能够提升系统传输的带宽，避免传输瓶颈，能够保证数据传输可靠性。
Description
技术领域
本发明涉及计算机领域，并且更具体地涉及一种可编程逻辑资源扩展装置和服务器。
背景技术
随着人工智能技术的发展，各种应用场景中的数据种类与规模也随之增加，图像、视频、位置、姿态等各类传感器都在实时产生大量数据，而主处理器CPU的性能提升速度远低于数据处理需求的增加。因此，GPU、FPGA(现场可编程与门阵列)、ASIC等专用加速芯片搭配CPU处理器的异构计算架构适时而生，加速芯片辅助CPU完成海量数据的计算密集型任务。
通常的AI产品的系统硬件架构由一块功能较强大的嵌入式CPU作为主，多片DSP(数字信号处理)及FPGA为辅，系统的输入数据经过CPU初步处理后分发给FPGA进行大数据量的硬件算法处理，最终把计算结果给CPU。
基于SOC(系统级芯片)架构的FPGA器件近年来已逐渐应用在人工智能领域，其将CPU处理、DSP图像处理、FPGA硬件可编程逻辑集成到一颗芯片，弥补了常规的FPGA芯片在系统中无法起到主导的不足，不仅在性能和灵活性方面表现突出，高集成度使其在功耗和空间占用方面也极具优势。相对于传统的可编程器件能够适应更多应用场景，如在智慧医疗、汽车辅助驾驶以及工业视觉等高端嵌入式应用场景提供所需的处理能力与计算性能。随着人工智能技术的不断推进，算力需求也面临爆发式增长，系统中如采用单一的SOC器件，虽可以满足控制调度及外设接口方面的需求，但其可编程逻辑资源可能不足以满足日益庞大的算力需求。综上，有必要在人工智能产品的系统硬件架构方面做出改进创新，对系统的计算性能进行提升。
发明内容
有鉴于此，本发明实施例的目的在于提出一种可编程逻辑资源扩展装置和服务器，通过使用本发明的技术方案，能够灵活扩展可编程逻辑资源，有效提升计算能力应对大规模算力需求，能够提升系统传输的带宽，避免传输瓶颈，能够保证数据传输可靠性。
基于上述目的，本发明的实施例的一个方面提供了一种可编程逻辑资源扩展装置，包括：
主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；
从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中。
根据本发明的一个实施例，主FPGA包括：
数据输入单元，数据输入单元配置用于获取输入数据及缓存；
控制指令单元，控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，控制映射单元配置用于控制信号的映射，接收主FPGA的PS(Processing System，处理系统)侧的控制命令，并将控制命令映射到PL(ProgarmmableLogic，可编程逻辑)相应的GPIO；
数据调度单元，数据调度单元配置用于根据控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到从FPGA中，数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。
根据本发明的一个实施例，从FPGA包括：
数据解析单元，数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，数据加速单元配置用于处理主FPGA发送的数据。
根据本发明的一个实施例，数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。
根据本发明的一个实施例，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。
本发明的实施例的另一个方面，还提供了一种服务器，服务器包括可编程逻辑资源扩展装置，可编程逻辑资源扩展装置包括：
主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；
从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中。
根据本发明的一个实施例，主FPGA包括：
数据输入单元，数据输入单元配置用于获取输入数据及缓存；
控制指令单元，控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，控制映射单元配置用于控制信号的映射，接收主FPGA的PS侧的控制命令，并将控制命令映射到PL相应的GPIO；
数据调度单元，数据调度单元配置用于根据控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到从FPGA中，数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。
根据本发明的一个实施例，从FPGA包括：
数据解析单元，数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，数据加速单元配置用于处理主FPGA发送的数据。
根据本发明的一个实施例，数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。
根据本发明的一个实施例，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。
本发明具有以下有益技术效果：本发明实施例提供的可编程逻辑资源扩展装置，通过设置主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中的技术方案，能够灵活扩展可编程逻辑资源，有效提升计算能力应对大规模算力需求，能够提升系统传输的带宽，避免传输瓶颈，能够保证数据传输可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为根据本发明一个实施例的可编程逻辑资源扩展装置的示意图；
图2为根据本发明一个实施例的可编程逻辑资源扩展装置的示意图；
图3为根据本发明一个实施例的可重构FPGA扩展接口的示意图。
具体实施方式
以下描述了本公开的实施例。然而，应该理解，所公开的实施例仅仅是示例，并且其他实施例可以采取各种替代形式。附图不一定按比例绘制；某些功能可能被夸大或最小化以显示特定部件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式使用本发明的代表性基础。如本领域普通技术人员将理解的，参考任何一个附图所示出和描述的各种特征可以与一个或多个其他附图中所示的特征组合以产生没有明确示出或描述的实施例。所示特征的组合为典型应用提供了代表性实施例。然而，与本公开的教导相一致的特征的各种组合和修改对于某些特定应用或实施方式可能是期望的。
基于上述目的，本发明的实施例的第一个方面，提出了一种可编程逻辑资源扩展装置的一个实施例。图1示出的是该装置的示意图。
如图1中所示，该装置可以包括：
主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；
从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中。本发明针对于AI领域多样化且日趋庞大的算力需求易造成计算能力不足的问题，通过SOC器件与FPGA器件高速双向并行数据传输，实现整个系统可编程逻辑资源扩展，避免系统在面临高计算量需求或应用场景变更需要提升计算能力时出现计算资源受限的困境。该发明所采用的异构加速拓扑功能全面，在保证系统处理调度能力和外设接口的基础上，兼顾了计算能力提升，同时充分发挥了FPGA器件可重构、低功耗、空间尺寸小等优势。
通过本发明的技术方案，能够灵活扩展可编程逻辑资源，有效提升计算能力应对大规模算力需求，能够提升系统传输的带宽，避免传输瓶颈，能够保证数据传输可靠性。
在本发明的一个优选实施例中，如图2所示，主FPGA(Master)包括：
数据输入单元，数据输入单元配置用于获取输入数据及缓存；
控制指令单元，控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，控制映射单元配置用于控制信号的映射，接收主FPGA的PS侧的控制命令，并将控制命令映射到PL相应的GPIO；
数据调度单元，数据调度单元配置用于根据控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到从FPGA中，数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。Master端的PS处理器可分为数据输入单元和控制指令单元，PL可分为数据调度单元和控制映射单元。数据输入单元用于获取输入数据及缓存，通过Master端的PS丰富的外设接口或PL侧PCIe金手指获取输入数据，并将输入数据搬移到PS侧的DDR内存。控制指令单元用于生成控制及处理信号，通过PS侧GPIO反映出控制命令，包括但不限于读/写使能、中断处理、片选等信号，可根据系统需求灵活配置不同功能的控制信号。控制映射单元用于控制信号的映射，接收PS侧的控制命令，将其映射到PL相应的GPIO，从而通过可重构FPGA扩展接口将Master的控制信息传送到从FPGA。数据调度单元用于实现上下游的数据交互调度，位于Master端的PL，一方面根据控制指令单元下发的指令，通过AXI接口访问PS侧的DDR获取待处理数据，再将待处理数据以报文形式分发到相应的可重构FPGA扩展接口，报文包含加速器标记字节，从而传输待处理数据到相应的从FPGA加速器进行算法或协议处理，另一方面从FPGA端获取硬件加速后的数据结果，再将数据结果从PL搬移到PS侧的DDR内存。
在本发明的一个优选实施例中，从FPGA(Slave)包括：
数据解析单元，数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，数据加速单元配置用于处理主FPGA发送的数据。
在本发明的一个优选实施例中，数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。Slave端由多个FPGA加速器构成，在SOC器件引脚和资源允许的情况下，可根据系统规模或计算量需求来定义FPGA加速器的数量(一至多个)。每个加速器由数据解析单元和数据加速单元构成，数据解析单元用于实现对Master端数据的解析和计算结果的数据包构建，一方面从可重构FPGA扩展接口获取Master的数据包及控制指令，进行解析提取待处理数据地址等信息，用于下游数据加速，另一方面将数据加速结果构建成数据包，通过可重构FPGA扩展接口返回到Master。数据解析过程会根据Master端数据包的加速器标记字节进行校验，以确保数据包分发的准确性，如加速器标记字节与加速器匹配则传输数据到下游，如不匹配则生成错误标记信息返回到Master控制端，另外还具备数据CRC校验功能，可对数据传输进行差错检测。数据加速单元用于实现最优的硬件加速算法，其配有其具备强大的原始数据计算力及可重构性，允许处理任意精度数据及大量多线程并行执行。
在本发明的一个优选实施例中，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。可重构FPGA扩展接口是实现本方案拓扑关键连接桥梁，其示意图及连接关系如图3所示，控制信号用于读写、片选、I2C通信等控制，由Master端的PS侧产生，并通过IO扩展映射到PL侧实现与Slave端各加速器的控制信息传输；时钟信号为差分时钟，由锁相环产生，考虑到并行接口信号完整性的限制，信号均衡设计后可达到的最高频率为100MHz，可根据系统带宽及信号质量灵活配置所需频点；数据信号分为发送和接收双向，数据位宽可根据加速器处理吞吐量及片外内存带宽对数据位宽进行重配置。
通过本发明的技术方案，能够灵活扩展可编程逻辑资源，有效提升计算能力应对大规模算力需求，能够提升系统传输的带宽，避免传输瓶颈，能够保证数据传输可靠性。
基于上述目的，本发明的实施例的第二个方面，提出了一种服务器，服务器包括可编程逻辑资源扩展装置，可编程逻辑资源扩展装置包括：
主FPGA，主FPGA配置为基于SOC架构的FPGA器件，主FPGA配置用于系统控制和数据调度；
从FPGA，从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，从FPGA经由可重构FPGA扩展接口连接到主FPGA以使从FPGA能够接收主FPGA发送的数据并对数据进行处理，并将处理后的数据经由可重构FPGA扩展接口发送到主FPGA中。
在本发明的一个优选实施例中，主FPGA包括：
数据输入单元，数据输入单元配置用于获取输入数据及缓存；
控制指令单元，控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，控制映射单元配置用于控制信号的映射，接收主FPGA的PS侧的控制命令，并将控制命令映射到PL相应的GPIO；
数据调度单元，数据调度单元配置用于根据控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到从FPGA中，数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。
在本发明的一个优选实施例中，从FPGA包括：
数据解析单元，数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，数据加速单元配置用于处理主FPGA发送的数据。
在本发明的一个优选实施例中，数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。
在本发明的一个优选实施例中，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
上述实施例，特别是任何“优选”实施例是实现的可能示例，并且仅为了清楚地理解本发明的原理而提出。可以在不脱离本文所描述的技术的精神和原理的情况下对上述实施例进行许多变化和修改。所有修改旨在被包括在本公开的范围内并且由所附权利要求保护。
Claims (10)
1.一种可编程逻辑资源扩展装置，其特征在于，包括：
主FPGA，所述主FPGA配置为基于SOC架构的FPGA器件，所述主FPGA配置用于系统控制和数据调度；
从FPGA，所述从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，所述从FPGA经由可重构FPGA扩展接口连接到所述主FPGA以使所述从FPGA能够接收所述主FPGA发送的数据并对数据进行处理，并将处理后的数据经由所述可重构FPGA扩展接口发送到所述主FPGA中。
2.根据权利要求1所述的装置，其特征在于，所述主FPGA包括：
数据输入单元，所述数据输入单元配置用于获取输入数据及缓存；
控制指令单元，所述控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，所述控制映射单元配置用于控制信号的映射，接收所述主FPGA的PS侧的控制命令，并将控制命令映射到PL相应的GPIO；
数据调度单元，所述数据调度单元配置用于根据所述控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到所述从FPGA中，所述数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。
3.根据权利要求1所述的装置，其特征在于，所述从FPGA包括：
数据解析单元，所述数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，所述数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，所述数据加速单元配置用于处理所述主FPGA发送的数据。
4.根据权利要求3所述的装置，其特征在于，所述数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。
5.根据权利要求1所述的装置，其特征在于，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。
6.一种服务器，其特征在于，所述服务器包括可编程逻辑资源扩展装置，所述可编程逻辑资源扩展装置包括：
主FPGA，所述主FPGA配置为基于SOC架构的FPGA器件，所述主FPGA配置用于系统控制和数据调度；
从FPGA，所述从FPGA配置为由可编程逻辑FPGA器件组构成的硬件加速器，所述从FPGA经由可重构FPGA扩展接口连接到所述主FPGA以使所述从FPGA能够接收所述主FPGA发送的数据并对数据进行处理，并将处理后的数据经由所述可重构FPGA扩展接口发送到所述主FPGA中。
7.根据权利要求6所述的服务器，其特征在于，所述主FPGA包括：
数据输入单元，所述数据输入单元配置用于获取输入数据及缓存；
控制指令单元，所述控制指令单元配置用于生成控制及处理信号，包括读写使能信号、中断处理信号和片选信号；
控制映射单元，所述控制映射单元配置用于控制信号的映射，接收所述主FPGA的PS侧的控制命令，并将控制命令映射到PL相应的GPIO；
数据调度单元，所述数据调度单元配置用于根据所述控制指令单元下发的指令，通过AXI接口访问PS侧的DDR内存以获取待处理数据，并将待处理数据经由可重构FPGA扩展接口传输到所述从FPGA中，所述数据调度单元还配置用于接收处理后的数据并将处理后的数据搬移到PS侧的DDR内存中。
8.根据权利要求6所述的服务器，其特征在于，所述从FPGA包括：
数据解析单元，所述数据解析单元配置用于获取主FPGA发送的数据包及控制指令，并解析待处理的数据的地址信息和数据包加速器标记字节，所述数据解析单元还配置用于将处理后的数据构建成数据包，并经由可重构FPGA扩展接口发送到主FPGA；
数据加速单元，所述数据加速单元配置用于处理所述主FPGA发送的数据。
9.根据权利要求8所述的服务器，其特征在于，所述数据解析单元还配置用于将解析得到数据包加速器标记字节与从FPGA的加速单元进行匹配，如果数据包加速器标记字节与从FPGA的加速单元不匹配，生成错误标记信息并发送到主FPGA中。
10.根据权利要求6所述的服务器，其特征在于，可重构FPGA扩展接口配置为将由主FPGA的PS侧产生的控制信号传输到从FPGA中，将时钟信号在主FPGA和从FPGA之间双向传输，其中时钟信号为由锁相环产生的差分时钟，将数据信号在主FPGA和从FPGA之间双向传输。
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