JP2002073199A

JP2002073199A - クロック発生装置

Info

Publication number: JP2002073199A
Application number: JP2000262363A
Authority: JP
Inventors: Kazuya Yamamoto; 万弥山本
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2002-03-12

Abstract

(57)【要約】【課題】クロックノイズを低減させ、外部の電子機器
に与える影響を低減させる。【解決手段】ＰＬＬ３１は基準発振器２０からの基準
信号に応じて基準クロックＣＬＫ０を発生し、遅延クロ
ック信ｆｓ号生成部３２のクロック遅延部３２₁〜３２_n
は基準クロックＣＬＫ０を遅延させ、タイミングの異な
るクロックＣＬＫ１〜ＣＬＫｎを生成する。遅延クロッ
ク信号セレクタ３３は、カウンタ３５のカウント値に応
じて基準クロックＣＬＫ０，クロックＣＬＫ１〜ＣＬＫ
ｎのいずれかを選択し、動作クロック信号セレクタ３４
は、動作クロック信号設定セレクタ５２からの制御クロ
ックＣｔｌＣＬＫ３に応じて、遅延クロック信号セレク
タ３３によって選択されたクロックＳｅｌＣＬＫ又は基
準クロックＣＬＫ０のいずれかを選択して主機能部１０
に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック発生装置
に関し、特に、外部の電子機器に与える影響を低減させ
ることができるクロック発生装置に関する。

【０００２】

【従来の技術】ディジタル信号を扱う電子機器では、所
定のクロックに同期させて動作させることが多いが、ク
ロックは電子機器外部に放射される電磁ノイズの原因に
もなる。このクロックに応じた電磁ノイズすなわちクロ
ックノイズは、他の電子機器に対して影響を与えること
があるため、低減することが望まれている。

【０００３】クロックは方形波であるため、そのスペク
トルには、図２５に示すように、クロックの周波数ｆｃ
の成分の他に、クロック周波数ｆｃの奇数倍の周波数３
ｆｃ，５ｆｃ，…，２ｎ＋１（ｎ：整数、以下同じ。）
ｆｃ，…の成分（高調波）を含んでおり、これらの高調
波の成分は比較的高い周波数まで伸びている。これらの
高調波成分の強度は、クロックの周波数精度が高くなる
に従って高くなるため、高調波成分に起因するクロック
ノイズの強度も高くなる。

【０００４】このため、従来は、クロックノイズの周波
数帯域を低減させるべくクロックの周波数を可能な限り
低く抑えておき、さらに、クロックを用いる電子機器の
シールドの性能を向上させることにより、外部に放射さ
れるクロックノイズを低減させて、外部の電子機器に与
える影響を低減させていた。

【０００５】

【発明が解決しようとする課題】しかしながら、動作の
高速化が要求される分野に用いられる電子機器では、そ
の内部で高い周波数で同期させて動作させる必要がある
部分を含む場合がある。このような動作の高速化が要求
される電子機器では、従来、電子機器全体のクロック
（外部クロック）の周波数の上昇を抑制しつつ、高速な
動作が必要な部分において外部クロックを逓倍して高い
周波数のクロック（内部クロック）を発生させ、この内
部クロックに同期させて動作させていた。クロックの逓
倍には、例えばＰＬＬ（フェイズ・ロックド・ループ）
回路等を用いた逓倍回路が用いられるが、これらの回路
によって構造が複雑になり、電子機器のコストを増加さ
せてしまう問題があった。

【０００６】上述のように電子機器のシールド性能を向
上させようとすると、筐体のコストが高くなってしま
い、コスト上の制約等から、電子機器から放射される電
磁ノイズを完全にシールドすることは困難であった。

【０００７】本発明は、上述の課題に鑑みてなされたも
のであり、比較的コストを増加させずに、外部の電子機
器に与える影響を低減させることができるクロック発生
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るクロック発
生装置は、タイミングの基準となる基準クロックを遅延
させる複数の遅延手段と、各遅延手段によって遅延され
たクロックを順次選択する選択手段と、選択手段によっ
て選択したクロックの立上りタイミングに応じた立上り
タイミング又は選択手段によって選択したクロックの立
下りタイミングに応じた立下りタイミングを有するクロ
ックを生成するクロック生成手段とを備えることを特徴
とする。

【０００９】

【発明の実施の形態】本発明に係るクロック発生装置
は、クロックに同期して動作する同期電子回路等におい
てクロックを発生するクロック発生装置に適用すること
ができる。第１の実施形態図１は、本発明を適用した第１の実施形態に係る同期電
子回路の構成を示す回路図である。この同期電子回路
は、例えば印刷制御を行うＬＳＩ等の外部から供給され
るクロックに基づいて動作する主機能部１０と、所定の
基準信号を発生する基準発振器２０と、基準発振器２０
から供給される基準信号に応じて主機能部１０の動作用
のクロックを発生するクロック信号発生部３０と、基準
発振器２０から供給される基準信号に応じてクロック信
号発生部３０の動作を制御するためのクロックを生成す
るクロック信号制御部４０と、このクロック信号制御部
４０が生成したクロックに応じて動作を制御する動作ク
ロック信号制御部５０と、この同期電子回路全体の動作
を制御する制御部５５とを備えている。

【００１０】主機能部１０は、例えば印刷制御，通信制
御あるいは画像処理等の処理を実行するディジタル回路
からなり、クロック信号発生部３０からのクロック（Ｃ
ＬＫＯＵＴ）に基づいて動作する。この主機能部１０
は、クロック信号発生部３０から供給されるクロックに
基づいて動作するため、当該同期電子回路の最大のクロ
ックノイズの発生源になると考えられる。

【００１１】基準発振器２０は、所定の周波数の基準信
号を発生し、クロック信号発生部３０、クロック信号制
御部４０に供給する。クロック信号発生部３０は、クロ
ック信号制御部４０と動作クロック信号制御部５０から
の制御に基づいて、基準発振器２０からの基準信号から
基準クロックを発生し、クロック信号発生部３０に供給
する。

【００１２】このクロック信号発生部３０は、基準発振
器２０からの基準信号に応じて基準クロック（ＣＬＫ
０）を生成するＰＬＬ３１と、各々基準クロックＣＬＫ
０を所定時間遅延させるｎ個のクロック遅延部３２₁，
３２₂，…，３２_n-1，３２_nを有する遅延クロック信号
生成部３２と、この遅延クロック信号生成部３２によっ
てｎ通りに遅延されたクロック（ＣＬＫ１〜ＣＬＫｎ）
あるいは基準クロックＣＬＫ０のいずれかを選択して出
力する遅延クロック信号セレクタ３３と、ＰＬＬ３１か
らの基準クロックＣＬＫ０と，遅延クロック信号セレク
タ３３によって選択されたクロック（ＳｅｌＣＬＫ）と
の切換を行い、出力クロック（ＣＬＫＯＵＴ）として主
機能部１０に供給する動作クロック信号セレクタ３４
と、クロック信号制御部４０から供給される制御クロッ
クＣｔｌＣＬＫ２を計数し、このカウント出力を遅延ク
ロック信号セレクタ３３に供給するカウンタ３５とを備
えている。

【００１３】各クロック遅延部３２₁，３２₂，…，３２
_n-1，３２_nは、各々基準クロックＣＬＫ０を所定時間遅
延させて遅延クロック信号セレクタ３３に供給する。こ
れらのクロック遅延部３２₁〜３２_nによる遅延時間は、
例えば各々パルス幅をτとし、ｍ（ｍ＝１，２，…，ｎ
−１，ｎ）番目のクロック遅延部３２_mによる遅延時間
をΔτｍとすると、出力クロックの周波数ｆｃ（ｍ）＝
１／２｛τ＋Δτｍ｝が、ｍが１増加する毎に、０．０
１×ｆｃ0（＝１／２τ）低下するように設定されてい
る。これにより、出力クロックＣＬＫＯＵＴの立下りの
タイミングを調整する際に、出力周波数の変化がｍの増
加に線形に対応する。

【００１４】例えば基準発振器２０が発生する基準クロ
ックＣＬＫ０が２０ＭＨｚである場合には、各々のクロ
ック遅延部３２₁〜３２_nによる遅延時間は、各々０．２
５１ｎｓ（クロック遅延部３２₁），０．５０５ｎｓ
（クロック遅延部３２₂），０．７６１ｎｓ（クロック
遅延部３２₃），１．０２０ｎｓ（クロック遅延部３
２₄），１．２８２ｎｓ（クロック遅延部３２₅），１．
５４６ｎｓ（クロック遅延部３２₆），１．８１３ｎｓ
（クロック遅延部３２₇），２．０８３ｎｓ（クロック
遅延部３２₈），２．３５６ｎｓ（クロック遅延部３
２₉），２．６３２ｎｓ（クロック遅延部３２₁₀），…
となる。

【００１５】カウンタ３５は、例えば（ｎ＋１進の）ア
ップダウンカウンタとカウンタ制御部とを備えており、
カウンタ制御部は、アップダウンカウンタの動作を、カ
ウント値が０，ｎになったときに切り替える。例えば電
源投入後のカウント値の初期値は０となっており、カウ
ンタ制御部は、カウント値がｎになるまでの間、アップ
ダウンカウンタを制御クロックＣｔｌＣＬＫ２の数をカ
ウントするアップカウンタとして動作させ、カウント値
がｎになった後は、カウント値が０になるまでの間、ア
ップダウンカウンタを制御クロックＣｔｌＣＬＫ２に対
するダウンカウンタとして動作させる。カウント値が０
になると、カウンタ制御部は、上述と同様に、順次アッ
プカウンタ，ダウンカウンタとしての動作を繰り返させ
る。

【００１６】遅延クロック信号セレクタ３３は、このカ
ウンタ３５のカウント値に対応するクロック遅延部３２
₁〜３２_nの出力あるいは基準クロックＣＬＫ０のいずれ
かを選択して動作クロック信号セレクタ３４に供給す
る。すなわち、カウンタ３５のカウント値が０のときは
基準クロックＣＬＫ０を選択し、カウント値が１，２，
…，ｎ−１，ｎのときはクロック遅延部３２₁，３２₂，
…，３２_n-1，３２_nによって遅延させられたクロックを
選択し、クロックＳｅｌＣＬＫとして動作クロック信号
セレクタ３４に供給する。

【００１７】動作クロック信号セレクタ３４は、動作ク
ロック信号設定セレクタ５２からの選択信号（制御クロ
ックＣｔｌＣＬＫ３）がＨレベルのときは基準クロック
ＣＬＫ０を出力クロックＣＬＫＯＵＴとして出力し、選
択信号がＬレベルのときは遅延クロック信号セレクタ３
３によって選択されたクロックＳｅｌＣＬＫを出力クロ
ックＣＬＫＯＵＴとして出力する。

【００１８】クロック信号制御部４０は、基準発振器２
０からの所定周波数の基準信号から制御クロックＣｔｌ
ＣＬＫ１と、この制御クロックＣｔｌＣＬＫ１を２分周
した制御クロックＣｔｌＣＬＫ２を生成し、制御クロッ
クＣｔｌＣＬＫ１をＤ−ＦＦ５１に、制御クロックＣｔ
ｌＣＬＫ２をカウンタ３５に、それぞれ供給する。

【００１９】図２（Ｃ）及び同図（Ｄ）に示すように、
制御クロックＣｔｌＣＬＫ１は、ＰＬＬ３１が発生する
基準クロックの２倍の周波数であり、制御クロックＣｔ
ｌＣＬＫ２は、ＰＬＬ３１が発生する基準クロックＣＬ
Ｋ０と同じ周波数である。

【００２０】動作クロック信号制御部５０は、クロック
信号制御部４０からの制御クロックを２分周するＤ型フ
リップフロップ（Ｄ−ＦＦ）５１と、制御部５５内のレ
ジスタ５６の設定に応じて動作クロック信号セレクタ３
４に供給するＤ−ＦＦ５１の出力（非反転出力Ｑ，反転
出力Ｑバー：バーは反転を示している。）を選択する動
作クロック信号設定セレクタ５２とを備えている。

【００２１】Ｄ−ＦＦ５１のクロック入力端子（ｃｌ
ｋ）にはクロック信号制御部４０からの制御クロックＣ
ｔｌＣＬＫ１が供給されており、データ入力端子（Ｄ）
には反転出力Ｑバーが供給されている。従って、Ｄ−Ｆ
Ｆ５１の非反転出力Ｑ及び反転出力Ｑバーは、制御クロ
ックＣｔｌＣＬＫ１の立上りエッジ毎に反転し、この結
果、Ｄ−ＦＦ５１の非反転出力Ｑ及び反転出力Ｑバー
は、制御クロックＣｔｌＣＬＫ１の２分の１の周波数と
なる。

【００２２】動作クロック信号設定セレクタ５２は、制
御部５５からの制御に応じてこれらのＤ−ＦＦ５１の非
反転出力Ｑ及び反転出力Ｑバーのいずれかを選択し、制
御クロックＣｔｌＣＬＫ３として動作クロック信号セレ
クタ３４に供給する。図２はＤ−ＦＦ５１の非反転出力
Ｑを制御クロックＣｔｌＣＬＫ３とした場合、図５はＤ
−ＦＦ５１の非反転出力Ｑを制御クロックＣｔｌＣＬＫ
３とした場合をそれぞれ示している。

【００２３】制御クロックＣｔｌＣＬＫ３とＰＬＬ３１
からの基準クロックＣＬＫ０の位相は、図２に示すよう
にＤ−ＦＦ５１の非反転出力Ｑを制御クロックＣｔｌＣ
ＬＫ３とした場合には、制御クロックＣｔｌＣＬＫ３が
基準クロックＣＬＫ０に対して、α（０＜α＜πであれ
ば足りるが、例えばα＝０．１πとする。）［ｒａｄ］
の進みを有する関係にある。また、この場合の制御クロ
ックＣｔｌＣＬＫ３とクロック遅延部３２_nによって遅
延されたクロックＣＬＫｎの位相は、制御クロックＣｔ
ｌＣＬＫ３がクロックＣＬＫｎに対して、π−β（０＜
β＜πかつα＋β＜πであれば足りるが、例えば０．１
πとする。）［ｒａｄ］の進みを有する関係にある。な
お、ここでは、制御クロックＣｔｌＣＬＫ３，基準クロ
ックＣＬＫ０及びクロックＣＬＫｎのデューティ比を５
０％であることを前提としている。また、基準クロック
ＣＬＫ０のデューティ比が５０％であるとすると、図２
（Ｂ）及び図５（Ｂ）からクロックＣＬＫｎの遅延がπ
［ｒａｄ］以下であることは明らかであり、クロックＣ
ＬＫ１〜ＣＬＫｎの遅延は０より大きくπ［ｒａｄ］よ
り小さいことは明らかである。

【００２４】このため、制御クロックＣｔｌＣＬＫ３の
立上りと立下りのタイミング（変化タイミング）と基準
クロックＣＬＫ０の変化タイミングの間隔はα又はπ−
αであり、制御クロックＣｔｌＣＬＫ３の変化タイミン
グとクロックＣＬＫｎの変化タイミングの間隔は、β又
はπ−βである。

【００２５】また、クロックＣＬＫ１〜ＣＬＫｎ−１に
対する制御クロックＣｔｌＣＬＫ３の位相の進みは、α
〜π−βの間であり、クロックＣＬＫｍ（ｍ＝１，２，
…，ｎ−１）の位相の進みＰ（ｍ）は、例えばＰ（ｍ）
＝α＋ｍ×（π−α−β）／ｎであり、この場合のＰ
（ｍ）の値域はα＋（π−α−β）／ｎからβ−（π−
α−β）／ｎである。

【００２６】従って、制御クロックＣｔｌＣＬＫ３の変
化タイミングと、これらのクロックＣＬＫ１〜ＣＬＫｎ
−１の変化タイミングとの間隔は、α＋（π−α−β）
／ｎ又はπ−｛α＋（π−α−β）／ｎ｝である。この
ため、少なくともα又はπ−α、あるいはβ又はπ−β
のいずれか以上の間隔を有することになる。また、図５
に示すようにＤ−ＦＦ５１の非反転出力Ｑを制御クロッ
クＣｔｌＣＬＫ３とした場合にも、制御クロックＣｔｌ
ＣＬＫ３の位相がπ［ｒａｄ］異なるだけで、同様の結
論になる。

【００２７】このため、動作クロック信号セレクタ３４
において、制御クロックＣｔｌＣＬＫ３に応じて、基準
クロックＣＬＫ０とクロックＳｅｌＣＬＫの相互間の切
り換えを行ったとしても、この切り換えタイミングの近
傍（例えば０．１π［ｒａｄ］以下）においては基準ク
ロックＣＬＫ０及びクロックＳｅｌＣＬＫが同じレベル
であるため、仮に０．１π［ｒａｄ］より小さい切り換
えの遅延があったとしても、出力クロックＣＬＫＯＵＴ
は不連続とはならない。そこで、この同期電子回路で
は、制御クロックＣｔｌＣＬＫ３に応じて動作クロック
信号セレクタ３４による出力の切り換えを制御してい
る。

【００２８】ところで、動作クロック信号セレクタ３４
は、上述のように、制御クロックＣｔｌＣＬＫ３がＨレ
ベルであるときに、基準クロックＣＬＫ０を出力クロッ
クＣＬＫＯＵＴとして出力し、Ｌレベルであるときに遅
延クロック信号セレクタ３３によって選択されたクロッ
クＳｅｌＣＬＫを出力クロックＣＬＫＯＵＴとして出力
する。

【００２９】従って、Ｄ−ＦＦ５１の出力Ｑが制御クロ
ックＣｔｌＣＬＫ３として動作クロック信号セレクタ３
４に供給されたときには、図２（Ａ），同図（Ｅ）及び
同図（Ｆ）に示すように、基準クロックＣＬＫ０の立上
り前に、制御クロックＣｔｌＣＬＫ３がＨレベルになっ
て基準クロックＣＬＫ０が選択され、基準クロックＣＬ
Ｋ０の立下り前に、制御クロックＣｔｌＣＬＫ３がＬレ
ベルになってクロックＳｅｌＣＬＫが選択される。この
結果、同図（Ｇ）に示すように、出力クロックＣＬＫＯ
ＵＴの立上りタイミングは基準クロックＣＬＫ０の立上
りタイミングとなり、出力クロックＣＬＫＯＵＴの立下
りタイミングはクロックＳｅｌＣＬＫの立下りタイミン
グとなる。

【００３０】これに対し、Ｄ−ＦＦ５１の反転出力Ｑバ
ーが制御クロックＣｔｌＣＬＫ３として動作クロック信
号セレクタ３４に供給されたときには、図５（Ａ），同
図（Ｅ）及び同図（Ｆ）に示すように、基準クロックＣ
ＬＫ０の立上り前に、制御クロックＣｔｌＣＬＫ３がＬ
レベルになってクロックＳｅｌＣＬＫが選択され、クロ
ックＳｅｌＣＬＫの立下り前に、制御クロックＣｔｌＣ
ＬＫ３がＨレベルになって基準クロックＣＬＫ０が選択
される。この結果、出力クロックＣＬＫＯＵＴの立上り
タイミングはクロックＳｅｌＣＬＫの立上りタイミング
となり、出力クロックＣＬＫＯＵＴの立下りタイミング
は基準クロックＣＬＫ０の立下りタイミングとなる。

【００３１】Ｄ−ＦＦ５１の非反転出力Ｑ，反転出力Ｑ
バーのいずれを制御クロックＣｔｌＣＬＫ３として動作
クロック信号セレクタ３４に供給するかは、制御部５５
内のレジスタ５６の設定に応じた制御部５５からの制御
に応じて動作クロック信号設定セレクタ５２が選択す
る。従って、レジスタ５６の設定により、クロックの立
上りあるいは立下りのいずれのタイミングを調整するか
を選択することができる。

【００３２】上述のように構成された同期電子回路の電
源を投入すると、カウンタ３５の初期値は０になり、カ
ウンタ制御部からの制御によってアップダウンカウンタ
がアップカウンタとして機能している。また、制御部５
５は、電源投入時の初期設定として、上述のレジスタ５
６の値を設定する。

【００３３】クロックの立下りのタイミングを調整する
場合には、制御部５５は、レジスタ５６の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ５
２が、制御クロックＣｔｌＣＬＫ３としてＤ−ＦＦ５１
の非反転出力Ｑを選択するように制御を行う。

【００３４】これにより、上述のように、Ｄ−ＦＦ５１
の非反転出力Ｑが動作クロック信号セレクタ３４に供給
され、図２（Ｇ）に示すように、出力クロックＣＬＫＯ
ＵＴの立上りタイミングが基準クロックＣＬＫ０の立上
りタイミングとなり、出力クロックＣＬＫＯＵＴの立下
りタイミングが動作クロック信号セレクタ３４によって
順次選択される基準クロックＣＬＫ０，各クロック遅延
部３２₁，３２₂，…，３２_n-1，３２_nによって遅延させ
られたクロックの立下りタイミングに調整される。

【００３５】図３は、このように立下りタイミングが調
整された出力クロックＣＬＫＯＵＴを概念的に示す図で
ある。このように立下りのタイミングが調整されない場
合には、出力クロックＣＬＫＯＵＴのデューティ比は５
０％であり、クロックの１周期は２ｔであってパルス幅
はｔである。このように出力クロックＣＬＫＯＵＴの立
上り及び立下りのタイミングが一定である場合には、そ
のスペクトルは、図４（Ａ）に示すように、中心周波数
が（１／２ｔ）である鋭いスペクトルである（なお、方
形波のスペクトルは、上述の図２５に示すように、３次
高調波成分，５次高調波成分等の奇数次高調波成分を有
するが、この図４は、基本波成分についてのみ示してい
る。以下同様。）。

【００３６】これに対し、立下りタイミングが調整され
た出力クロックＣＬＫＯＵＴは、図３中に破線で示すよ
うに、１周期は２ｔであるが、パルス幅は、ｔ〜ｔｎの
間で変動する。このような出力クロックのスペクトル
は、同図（Ｂ）に示すように、（１／２ｔｎ）〜（１／
２ｔ）の間に分布する鋭いｎ本のスペクトルからなる比
較的幅の広いスペクトルとなる。スペクトルの幅が広く
なる結果、出力クロックＣＬＫＯＵＴのスペクトルのピ
ーク強度が低下し、出力クロックＣＬＫＯＵＴに応じて
動作する主機能部１０から放射される電磁ノイズの強度
も低下する。

【００３７】クロックの立上りのタイミングを調整する
場合には、制御部５５は、レジスタ５６の値を設定し、
設定した値に応じて、動作クロック信号設定セレクタ５
２が、制御クロックＣｔｌＣＬＫ３としてＤ−ＦＦ５１
の反転出力Ｑバーを選択するように制御を行う。これに
より、上述のように、Ｄ−ＦＦ５１の反転出力Ｑバーが
動作クロック信号セレクタ３４に供給され、図５（Ｇ）
に示すように、出力クロックＣＬＫＯＵＴの立上りタイ
ミングが動作クロック信号セレクタ３４によって順次選
択される基準クロックＣＬＫ０，各クロック遅延部３２
₁，３２₂，…，３２_n-1，３２_nによって遅延させられた
クロックの立上りタイミングとなり、出力クロックＣＬ
ＫＯＵＴの立下りタイミングが基準クロックＣＬＫ０の
立下りタイミングに調整される。

【００３８】図６は、このように立下りタイミングが調
整された出力クロックＣＬＫＯＵＴを概念的に示す図で
ある。このように立上りタイミングが調整された出力ク
ロックＣＬＫＯＵＴは、図６中に破線で示すように、１
周期は２ｔであるが、パルス幅は、ｔｎ′〜ｔの間で変
動する。このような出力クロックのスペクトルは、図４
（Ｃ）に示すように、（１／２ｔ）〜（１／２ｔｎ′）
の間に分布する鋭いｎ本のスペクトルからなる比較的幅
の広いスペクトルとなる。スペクトルの幅が広くなる結
果、出力クロックＣＬＫＯＵＴのスペクトルのピーク強
度が低下し、出力クロックＣＬＫＯＵＴに応じて動作す
る主機能部１０から放射される電磁ノイズの強度も低下
する。

【００３９】上述のように、この同期電子回路では、出
力クロックＣＬＫＯＵＴの立下り、あるいは立上りのタ
イミングにゆらぎを持たせることにより、出力クロック
ＣＬＫＯＵＴのスペクトルを拡散させて、ピークの強度
を低下させることができる。これにより、クロックに応
じて放射される電磁ノイズのピーク強度を低減させるこ
とができる。さらに、クロックに同期して動作する主機
能部１０の動作のタイミングにゆらぎが生じるため、主
機能部１０から放射される電磁ノイズのピーク強度を低
減させることができ、外部の電子機器に与える影響を低
減させることができる。

【００４０】また、電磁ノイズのピーク強度が低下する
ため、外部に放射される電磁ノイズのレベルを所定のレ
ベルとするために要求される筐体のシールド性能を緩和
させることができ、電子機器のコストの低減に寄与する
ことができる。

【００４１】また、この同期電子回路では、上述のレジ
スタ５６の設定に応じて出力クロックの立上りタイミン
グにゆらぎを持たせるか、立下りタイミングにゆらぎを
持たせるかを選択することができ、主機能部の動作に応
じて適宜することができる。例えば、主機能部がクロッ
クの立上りに同期して動作するものであれば、クロック
の立下りのタイミングにゆらぎを持たせることにより、
主機能部の動作に影響を与えずに、クロックノイズを低
減させることができる。

【００４２】第２の実施形態図７は、本発明を適用した第２の実施形態に係る同期電
子回路の構成を示す回路図である。第１の実施形態で
は、出力クロックＣＬＫＯＵＴの立上り又は立下りのタ
イミングのいずれか一方は基準クロックの立上り又は立
下りのタイミングに一致させていたが、この第２の実施
形態では、基準クロックＣＬＫ０及びクロックＣＬＫ１
〜ＣＬＫｎの中から選択したクロック（ベースクロッ
ク）を基準とし、出力クロックＣＬＫＯＵＴの立上り又
は立下りのタイミングのいずれか一方をこのベースクロ
ックの立上り又は立下りのタイミングに一致させてい
る。

【００４３】この同期電子回路は、上述の図１に示す第
１の実施形態に係る同期電子回路と同様に、主機能部１
０、基準発振器２０、クロック信号制御部４０及び動作
クロック信号制御部５０を備えており、図１中のクロッ
ク信号発生部３０の代わりに、クロック信号発生部６０
を備え、制御部５５の代わりに制御部５７を備えてい
る。

【００４４】クロック信号発生部６０は、クロック信号
発生部３０と同様に、ＰＬＬ３１、遅延クロック信号生
成部３２、遅延クロック信号セレクタ３３、動作クロッ
ク信号セレクタ３４及びカウンタ３５を備えており、さ
らに、選択するベースクロックを設定するためのベース
クロック設定レジスタ３６と、このベースクロック設定
レジスタ３６の設定に応じて選択したベースクロックＢ
ａｓｅＣＬＫを動作クロック信号セレクタ３４に供給す
るベースクロック信号セレクタ３７とを備えている。制
御部５７は、基準とするベースクロックに応じた値をベ
ースクロック設定レジスタ３６に設定する他は、上述の
図１中の制御部５５と同じ制御を実行する。

【００４５】このように構成された第２の実施形態に係
る同期電子回路では、制御部５７が、基準とするベース
クロックに応じた値をベースクロック設定レジスタ３６
に設定する。ベースクロック信号セレクタ３７は、上述
の図１中の基準クロックＣＬＫ０の代わりに、ベースク
ロック設定レジスタ３６の設定に応じて選択されたベー
スクロックＢａｓｅＣＬＫ（例えばクロック遅延部３２
₃によって遅延させられたクロックＣＬＫ３）を、動作
クロック信号セレクタ３４に供給する。

【００４６】このような状態で、制御部５７がレジスタ
５６の値を設定すると、図８及び図１１に示すように、
出力クロックＣＬＫＯＵＴの立上り又は立下りのタイミ
ングのいずれか一方をこのベースクロックの立上り又は
立下りのタイミングに一致する以外は、上述の第１の実
施形態と同様に動作する。

【００４７】制御部５７が、動作クロック信号設定セレ
クタ５２にＤ−ＦＦ５１の非反転出力Ｑを制御クロック
ＣｔｌＣＬＫ３として出力させる、すなわち出力クロッ
クＣＬＫＯＵＴの立下りタイミングを調整する場合に
は、出力クロックＣＬＫＯＵＴの立上りのタイミング
が、ベースクロックＢａｓｅＣＬＫの立上りのタイミン
グとされ、出力クロックＣＬＫＯＵＴの立下りのタイミ
ングが、ベースクロックＢａｓｅＣＬＫとして選択され
たクロックＣＬＫ３の立下りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図８及び図
９に示すように、クロックＣＬＫ３を基準として立下り
のタイミングが調整された出力クロックＣＬＫＯＵＴが
生成され、主機能部１０に供給される。

【００４８】この出力クロックの立下りのタイミング
は、図９に示すように、ＣＬＫ３のパルス幅ｔを基準と
して、最小パルス幅ｔａ０から最大パルス幅ｔａｎの間
で調整される。この出力クロックＣＬＫＯＵＴのスペク
トルは、図１０（Ａ）に示すように、図９中の最大パル
ス幅ｔａｎに対応する周波数１／２ｔａｎと最小パルス
幅ｔａ０に対応する周波数１／２ｔａ０の間に拡散され
ている。

【００４９】ところで、パルス幅の最小値ｔａ０及び最
大値ｔａｎは、選択されるベースクロックＢａｓｅＣＬ
Ｋによって変化する。このため、図１１に示すように、
ベースクロックＢａｓｅＣＬＫの選択によってパルス幅
の変化範囲を選択することができる。

【００５０】制御部５７が、動作クロック信号設定セレ
クタ５２にＤ−ＦＦ５１の反転出力Ｑバーを制御クロッ
クＣｔｌＣＬＫ３として出力させる、すなわち出力クロ
ックＣＬＫＯＵＴの立上りタイミングを調整する場合に
は、出力クロックＣＬＫＯＵＴの立下りのタイミング
が、ベースクロックＢａｓｅＣＬＫの立下りのタイミン
グとされ、出力クロックＣＬＫＯＵＴの立上りのタイミ
ングが、ベースクロックＢａｓｅＣＬＫとして選択され
たクロックＣＬＫ３の立上りのタイミングに対して揺ら
ぎを有するように調整される。これにより、図１２及び
図１３に示すように、クロックＣＬＫ３を基準として立
上りのタイミングが調整された出力クロックＣＬＫＯＵ
Ｔが生成され、主機能部１０に供給される。

【００５１】この出力クロックの立上りのタイミング
は、図１３に示すように、ＣＬＫ３のパルス幅ｔを基準
として、最小パルス幅ｔｂｎから最大パルス幅ｔｂ０の
間で調整される。この出力クロックＣＬＫＯＵＴのスペ
クトルは、図１０（Ｂ）に示すように、図１３中の最大
パルス幅ｔｂ０に対応する周波数１／２ｔｂ０と最小パ
ルス幅ｔｂｎに対応する周波数１／２ｔｂｎの間に拡散
されている。

【００５２】ところで、パルス幅の最大値ｔｂ０及び最
小値ｔｂｎは、選択されるベースクロックＢａｓｅＣＬ
Ｋによって変化する。このため、図１４に示すように、
ベースクロックＢａｓｅＣＬＫの選択によってパルス幅
の変化範囲を選択することができる。

【００５３】この第２の実施形態に係る同期電子回路
は、基準クロックＣＬＫ０，クロックＣＬＫ１〜ＣＬＫ
ｎの中から選択した任意のクロックをベースクロックＢ
ａｓｅＣＬＫとし、このベースクロックＢａｓｅＣＬＫ
を基準として、立上り，立下りのタイミングを調整する
ことができるため、上述の第１の実施形態の効果に加え
て、以下のような効果を得ることができる。

【００５４】第１の実施形態の同期電子回路では、基準
クロックＣＬＫ０を基準とし、基準クロックＣＬＫ０を
遅延させたクロックＣＬＫ１〜ＣＬＫｎを用いて立上り
又は立下りのタイミングを調整していたため、出力クロ
ックＣＬＫＯＵＴの立下りのタイミングを調整する場合
には、クロックの周波数ｆｃより低い周波数にのみスペ
クトルが拡散され、出力クロックＣＬＫＯＵＴの立上り
のタイミングを調整する場合には、クロックの周波数ｆ
ｃより高い周波数にのみスペクトルが拡散されていた。

【００５５】これに対し、この第２の実施形態の同期電
子回路では、上述の図１０に示すように、クロックの周
波数ｆｃより高い周波数と低い周波数にスペクトルを拡
散させることができる。

【００５６】また、第１の実施形態の同期電子回路で
は、出力クロックＣＬＫＯＵＴの立下りのタイミングを
調整する場合には、デューティ比が５０％以上の範囲で
しか調整できず、出力クロックＣＬＫＯＵＴの立上りの
タイミングを調整する場合には、デューティ比が５０％
以下の範囲でしか調整できなかった。

【００５７】これに対し、この第２の実施形態の同期電
子回路では、上述の図９及び図１２に示すように、デュ
ーティ比が５０％の前後で調整されるため、デューティ
比の変化をそれ程大きくしなくてもクロックのノイズを
拡散させてクロックノイズを低減させることができ、主
機能部１０の仕様上のデューティ比の制約等に比較的容
易に対応させることができる。

【００５８】さらに、この第２の実施形態の同期電子回
路では、上述のように、ベースクロックＢａｓｅＣＬＫ
を選択することによって出力クロックＣＬＫＯＵＴのパ
ルス幅を任意に設定することができるため、電子機器の
仕様に応じたクロックノイズの低減が比較的容易にでき
る。

【００５９】第３の実施形態図１５は、本発明を適用した第３の実施形態に係る同期
電子回路の構成を示す回路図である。上述の第１，第２
の実施形態に係る同期電子回路では、遅延クロック信号
セレクタ３３が選択し得るクロック遅延部３２₁〜３２_n
に制限を加えていなかったため、出力クロックＣＬＫＯ
ＵＴの立上り又は立下りのタイミングの最大変化量は固
定であったため、この変化量に起因する出力クロックＣ
ＬＫＯＵＴのゆらぎ率は固定であったが、この第３の実
施形態に係る同期電子回路では、ゆらぎ率の変更を可能
にしている。

【００６０】この第３の実施形態に係る同期電子回路
は、上述の図７に示す第２の実施形態に係る同期電子回
路と同様に、主機能部１０、基準発振器２０、クロック
信号制御部４０及び動作クロック信号制御部５０を備え
ており、図７中のクロック信号発生部６０の代わりに、
クロック信号発生部７０を備え、制御部５７の代わりに
制御部５８を備えている。

【００６１】クロック信号発生部７０は、クロック信号
発生部３０と同様に、ＰＬＬ３１、遅延クロック信号生
成部３２、遅延クロック信号セレクタ３３、動作クロッ
ク信号セレクタ３４及びカウンタ３５、ベースクロック
設定レジスタ３６及びベースクロック信号セレクタ３７
を備えており、さらに、ゆらぎ率の設定を行うためのカ
ウンタ設定レジスタ３８を備えている。

【００６２】この同期電子回路では、遅延クロック信号
セレクタ３３が出力を選択し得るクロック遅延部３２₁
〜３２_nを制限して出力クロックＣＬＫＯＵＴの生成に
用いるクロックの遅延時間の最大値を制限することによ
って出力クロックＣＬＫＯＵＴのゆらぎ率を設定してい
る。具体的には、遅延クロック信号セレクタ３３が、遅
延クロック信号生成部３２からのクロックの選択に用い
るためのカウンタ３５のカウント値の上限値（ｍ、ｍ＝
０，１，２，…，ｎ−１，ｎ）を設定し、カウント値が
ｍになったときに、上述のカウンタ３５内のアップダウ
ンカウンタの動作の切り換えを行うようにする。

【００６３】このように構成された第３の実施形態に係
る同期電子回路では、ゆらぎ率の設定を行う際に、制御
部５８が、設定するゆらぎ率に応じた値を上限値ｍとし
てカウンタ設定レジスタ３８に供給する。

【００６４】上限値ｍが設定されると、カウンタ３５の
カウント制御部は、この上限値ｍに応じてカウント動作
を制御する。まず、電源投入時には、カウント値の初期
値は０であり、カウント制御部は、アップダウンカウン
タをアップカウンタとして動作させる。これにより、カ
ウント値は、制御クロックＣｔｌＣＬＫ２に応じて順次
増加する。カウント値がｍになると、カウント制御部
は、今度はアップダウンカウンタをダウンカウンタとし
て動作させる。これにより、カウント値は、制御クロッ
クＣｔｌＣＬＫ２に応じて順次減少する。カウント値が
０になると、カウント制御部は、アップダウンカウンタ
を再びアップカウンタとして動作させ、以下、上述の動
作を繰り返す。

【００６５】これにより、遅延クロック信号セレクタ３
３には、カウント値として、０，１，２，…，ｍ−１，
ｍ，ｍ−１，ｍ−２，…，２，１，０が順次供給され、
遅延クロック信号セレクタ３３は、このカウント値に対
応する基準クロックＣＬＫ０あるいはクロック遅延部３
２₁〜３２_mによって遅延されたクロックＣＬＫ１〜ＣＬ
Ｋｍを選択して動作クロック信号セレクタ３４に供給す
る。

【００６６】一方、ベースクロック設定レジスタ３６に
は、上述の制御部５７と同様に制御部５８によって設定
された基準とするベースクロックに応じた値が設定され
ており、ベースクロック信号セレクタ３７は、ベースク
ロック設定レジスタ３６の設定によって指示されたクロ
ック遅延部３２₁〜３２_nの出力（例えばＣＬＫ３が選択
された場合にはクロック遅延部３２₃の出力）を選択し
て動作クロック信号セレクタ３４に供給する。

【００６７】また、動作クロック信号設定セレクタ５２
は、制御部５８からの制御によって選択されたＤ−ＦＦ
５１の出力（非反転出力Ｑ，反転出力Ｑバーのいずれ
か）を制御クロックＣｔｌＣＬＫ３として動作クロック
信号セレクタ３４に供給する。動作クロック信号セレク
タ３４は、この制御クロックＣｔｌＣＬＫ３に応じて立
上り又は立下りタイミングを調整した出力クロックＣＬ
ＫＯＵＴを生成し、主機能部１０に供給する。

【００６８】動作クロック信号設定セレクタ５２がＤ−
ＦＦ５１の非反転出力Ｑを制御クロックＣｔｌＣＬＫ３
として動作クロック信号セレクタ３４に供給している場
合には、図１６（Ａ），同図（Ｂ）及び同図（Ｇ）に示
すように、立上りタイミングがベースクロックＢａｓｅ
ＣＬＫとして選択されたクロックＣＬＫ３の立上りタイ
ミングとされ、立下りタイミングが遅延クロック信号セ
レクタ３３によって順次選択されるクロックＳｅｌＣＬ
Ｋの立下りタイミングとされた出力クロックＣＬＫＯＵ
Ｔが生成される。なお、この図１６は、上限値ｍが５に
設定された場合のカウンタ３５の１サイクル分の波形を
示している。

【００６９】このように生成されるクロックは、図１７
に示すように、上述のカウンタ３５の上限値ｍの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図（Ａ）は上限値ｍをｎとした例を示してお
り、同図（Ｂ）は上限値ｍを１５とした例を示してお
り、同図（Ｃ）は上限値ｍを１０とした例を示してお
り、同図（Ｄ）は上限値ｍを５とした例を示している。

【００７０】例えばｍ＝０とした場合にはゆらぎ率は０
％となり、ｍ＝５とした場合にはゆらぎ率は約５．３％
となり、ｍ＝１０とした場合にはゆらぎ率は約１１．１
％となり、ｍ＝１５とした場合にはゆらぎ率は約１７．
７％となり、ｍ＝２０とした場合にはゆらぎ率は約２
４．７％となる。

【００７１】図１８は、ゆらぎ率を設定するための上限
値ｍとクロックノイズのピーク強度の関係を示す図であ
る。上限値ｍを０としてゆらぎ率を０％とし、出力クロ
ックＣＬＫＯＵＴの立下りのタイミングを一定のタイミ
ングとした場合には、主機能部１０から放射される電磁
ノイズのスペクトル分布は同図（Ａ）に示すようにスペ
クトル幅が狭く、クロックノイズのピーク値は高い。こ
れに対し、上限値ｍを順次、５，１０，１５と高くする
と同図（Ｂ）〜同図（Ｄ）に示すように、スペクトル幅
が広くなってクロックノイズのピーク値が低下する。

【００７２】また、動作クロック信号設定セレクタ５２
がＤ−ＦＦ５１の反転出力Ｑバーを制御クロックＣｔｌ
ＣＬＫ３として動作クロック信号セレクタ３４に供給し
ている場合には、図１９（Ａ），同図（Ｂ）及び同図
（Ｇ）に示すように、立上りタイミングがベースクロッ
クＢａｓｅＣＬＫとして選択されたクロックＣＬＫ３の
立上りタイミングとされ、立下りタイミングが遅延クロ
ック信号セレクタ３３によって順次選択されるクロック
ＳｅｌＣＬＫの立下りタイミングとされた出力クロック
ＣＬＫＯＵＴが生成される。なお、この図１９は、上限
値ｍが５に設定された場合のカウンタ３５の１サイクル
分の波形を示している。

【００７３】このように生成されるクロックは、図２０
に示すように、上述のカウンタ３５の上限値ｍの設定に
よって立下りのタイミングのゆらぎ率を変更することが
できる。同図（Ａ）は上限値ｍをｎとした例を示してお
り、同図（Ｂ）は上限値ｍを１５とした例を示してお
り、同図（Ｃ）は上限値ｍを１０とした例を示してお
り、同図（Ｄ）は上限値ｍを５とした例を示している。

【００７４】例えばｍ＝０とした場合にはゆらぎ率は０
％となり、ｍ＝５とした場合にはゆらぎ率は約５．２％
となり、ｍ＝１０とした場合にはゆらぎ率は約１１．２
％となり、ｍ＝１５とした場合にはゆらぎ率は約１７．
８％となり、ｍ＝２０とした場合にはゆらぎ率は約２
６．１％となる。

【００７５】図２１は、ゆらぎ率とクロックノイズのピ
ーク値の関係を示す図である。上限値ｍを０としてゆら
ぎ率を０％とし、出力クロックＣＬＫＯＵＴの立下りの
タイミングを一定のタイミングとした場合には、主機能
部１０から放射される電磁ノイズのスペクトル分布は同
図（Ａ）に示すようにスペクトル幅が狭く、クロックノ
イズのピーク値は高い。これに対し、同図（Ｂ）〜同図
（Ｄ）に示すように、上限値ｍを順次、５，１０，１５
と高くするとスペクトル幅が広くなってクロックノイズ
のピーク値が低下する。

【００７６】上述の図１８及び図２１に示すように、ゆ
らぎ率が大きい程、スペクトルのピーク値は小さくなる
が、一般に、同期電子回路の仕様としてクロックの周波
数，デューティ比の制限等が決められているため、例え
ば図１８（Ｄ），図２１（Ｄ）のようにゆらぎ率が大き
くなりすぎると仕様を満たさなくなるため、上限値ｍの
値は仕様による制約を受ける。

【００７７】電子機器から放射されるクロックノイズの
レベルは、実測しないと正確に把握することができず、
ゆらぎ率の設定の最適値を求めるのは難しいが、この実
施形態に係る同期電子回路では、カウンタ設定レジスタ
３８の設定によって容易に出力クロックＣＬＫＯＵＴの
ゆらぎ率の設定を行うことができるため、実測によりク
ロックノイズのレベルを測定するのが容易である。

【００７８】第４の実施形態図２２は、本発明を適用した第４の実施形態に係る同期
電子回路の構成を示す回路図である。上述の第３の実施
形態の同期電子回路では単一の主機能部１０を駆動して
いたが、この第４の実施形態に係る同期電子回路では、
複数（ｉ個）の駆動ブロック９１₁，９１₂，９１₃，
…，９１_iを有する主機能部９０を駆動するようになっ
ている。

【００７９】これらの駆動ブロック９１₁〜９１_iは、各
々異なる動作を実行するようになっており、動作してい
ないときはクロックを供給する必要がなく、例えば駆動
ブロック９１₁が動作しているときには、この駆動ブロ
ック９１₁にのみ出力クロックＯＵＴＣＬＫを供給すれ
ばよく、他の機能ブロック９１₂〜９１_iには動作クロッ
ク信号セレクタ３４からの出力クロックＯＵＴＣＬＫを
供給する必要がない。

【００８０】このため、この第４の実施形態の同期電子
回路は、上述の図１５に示す構成に加えて、動作クロッ
ク信号セレクタ３４からの出力クロックＣＬＫＯＵＴを
供給する主機能部９０の機能ブロック９１₁〜９１_iを選
択するためのクロック出力制御部８０を備えており、図
１５中の制御部５８の代わりに制御部５９を備えてい
る。

【００８１】クロック出力制御部８０は、動作クロック
信号セレクタ３４からの出力クロックＣＬＫＯＵＴを設
定するための主機能部９０内の駆動ブロック９１₁，９
１₂，９１₃，…，９１_iの数に対応するｉ個のレジスタ
８１₁，８１₂，８１₃，…，８１_iと、ｉ個のＡＮＤゲー
ト８２₁，８２₂，８２₃，…，８２_iとを備えている。

【００８２】ＡＮＤゲート８２₁〜８２_iの入力端子の一
方には各々レジスタ８１₁〜８１_iの出力が供給されてお
り、他方の入力端子には動作クロック信号セレクタ３４
からの出力クロックＣＬＫＯＵＴが供給されている。

【００８３】このように構成された同期電子回路では、
制御部５９は、各レジスタ８１₁〜８１_iの設定によって
出力クロックＣＬＫＯＵＴを供給する機能ブロック９１
₁〜９１_iを選択する。例えば機能ブロック９１₁を動作
させる場合には、制御部５９は、この機能ブロック９１
₁に対応するレジスタ８２₁に“１”を設定し、他のレジ
スタ８１₂〜８１_iに“０”を設定する。これにより、Ａ
ＮＤゲート８２₂〜８２_iの出力は常に“０”となるが、
ＡＮＤゲート８２₁の出力は出力クロックＣＬＫＯＵＴ
が“１”であるときに“１”となる。従って、出力クロ
ックＣＬＫＯＵＴは、機能ブロック９１₁にのみ供給さ
れる。

【００８４】また、機能ブロック９１₂を動作させると
きには、制御部５９は、この機能ブロック９１₂に対応
するレジスタ８２₂に“１”を設定し、他のレジスタ８
２₂〜８２_iに“０”を設定する。これにより、ＡＮＤゲ
ート８２₁，８２₃〜８２_iの出力は常に“０”となる
が、ＡＮＤゲート８２₂の出力は出力クロックＣＬＫＯ
ＵＴが“１”であるときに“１”となる。従って、出力
クロックＣＬＫＯＵＴは、機能ブロック９１₂にのみ供
給される。

【００８５】また、この同期電子回路では、出力クロッ
クＣＬＫＯＵＴを供給する機能ブロック９１₁〜９１_iの
切り換えと共に、ゆらぎ率の設定を切り換えることもで
きるようになっている。

【００８６】このゆらぎの設定は、上述の第３の実施形
態の同期電子回路と同様に、カウンタ設定レジスタ３８
の設定によって行うことができるため、制御部５９が、
上述のように、レジスタ８１₁〜８１_iの設定によって出
力クロックＣＬＫＯＵＴを供給する機能ブロック９１₁
〜９１_iを切り換える際に、カウンタ設定レジスタ３８
の設定を行うことにより、出力クロックを供給する機能
ブロック９１₁〜９１_i毎に出力クロックＣＬＫＯＵＴの
ゆらぎ率を変更することができる。

【００８７】また、第２の実施形態と同様に、出力クロ
ックＣＬＫＯＵＴを供給する機能ブロック９１₁〜９１_i
毎に上述のベースクロックＢａｓｅＣＬＫを選択するこ
とができるようになっている。

【００８８】このような動作を実現するために、制御部
５９は、出力クロックＣＬＫＯＵＴを供給する機能ブロ
ックを切り換えるタイミングで、ベースクロック設定レ
ジスタ３６の設定を変更する。これにより、ベースクロ
ック信号セレクタ３７によって選択されるベースクロッ
クＢａｓｅＣＬＫが変更される。

【００８９】さらに、この同期電子回路では、第１の実
施形態と同様に、出力クロックＣＬＫＯＵＴを供給する
機能ブロック９１₁〜９１_i毎に出力クロックＣＬＫＯＵ
Ｔの立上りのタイミングあるいは立下りのタイミングの
いずれを調整するかを選択することができるようになっ
ている。

【００９０】このような動作を実現するために、制御部
５９は、出力クロックＣＬＫＯＵＴを供給する機能ブロ
ックを切り換えるタイミングで、動作クロック信号設定
セレクタ５２の非反転出力Ｑ又は反転出力Ｑバーのいず
れを動作クロック信号セレクタ３４に供給するかを選択
し、動作クロック信号設定セレクタ５２の動作を制御す
る。これにより、出力クロックＣＬＫＯＵＴの立上り，
立下りのいずれのタイミングにゆらぎを持たせるかが切
り換えられる。

【００９１】以下、機能ブロック９１₁，９１₂を、各々
の仕様を満たして駆動する場合について説明する。機能
ブロック９１₁，９１₂は共に、所定所定周波数（例えば
２０ＭＨｚ）のクロックに同期して動作し、機能ブロッ
ク９１₁はクロックの立上りに同期して動作し、クロッ
クのゆらぎ率は±５％まで許容し、機能ブロック９１₂
はクロックの立下りに同期して動作し、クロックのゆら
ぎ率は±１０％まで許容する。

【００９２】タイミングの調整を行わない（すなわちゆ
らぎ率が０％である）クロックによって機能ブロック９
１₁，９１₂を各々動作させた場合に、これらの機能ブロ
ック９１₁，９１₂を含む主機能部９０から放射されるノ
イズのスペクトルは、例えば図２３（Ａ）に示すよう
に、各々の機能ブロック９１₁，９１₂毎に固有の周波数
（ｆｃ１，ｆｃ２）にピークを有する。

【００９３】制御部５９は、機能ブロック９１₁を駆動
する場合には、クロックのゆらぎ率が±５％以下となる
上限値ｍの値（例えば５）を上述のカウンタ設定レジス
タ３８に設定し、ベースクロックＢａｓｅＣＬＫを例え
ばＣＬＫ３とすべく上述のベースクロック設定レジスタ
３６の設定を行い、動作クロック信号設定セレクタ５２
によってＤ−ＦＦ５１の反転出力Ｑバーが動作クロック
信号セレクタ３４に供給されるように制御を行う。ま
た、制御部５９は、機能ブロック９１₂を駆動する場合
には、クロックのゆらぎ率が±１０％以下となる上限値
ｍの値（例えば１５）を上述のカウンタ設定レジスタ３
８に設定し、ベースクロックＢａｓｅＣＬＫを例えばＣ
ＬＫ８とすべく上述のベースクロック設定レジスタ３６
の設定を行い、動作クロック信号設定セレクタ５２によ
ってＤ−ＦＦ５１の非反転出力Ｑが動作クロック信号セ
レクタ３４に供給されるように制御を行う。

【００９４】これにより、図２３（Ｂ）に示すように、
例えば機能ブロック９１₁からのクロックノイズが周波
数ｆｃ１から±２．６（＝５．２／２）％程度拡散さ
れ、機能ブロック９１₂からのクロックノイズが周波数
ｆｃ２から±８．９（＝１７．７／２）％程度拡散され
る。

【００９５】上述のように、この第４の実施形態に係る
同期電子回路では、上述の第３の実施形態の効果に加え
て、制御部５９が、レジスタ８１₁〜８１_iの設定を変更
して出力クロックＣＬＫＯＵＴを供給する機能ブロック
９１₁〜９１_iを選択する際に、レジスタ５６，ベースク
ロック設定レジスタ３６，カウンタ設定レジスタ３８の
設定を変更することにより、出力クロックＣＬＫＯＵＴ
を供給する機能ブロック毎に、立上り及び立下りのタイ
ミングのいずれにゆらぎを持たせるかの選択、ベースク
ロックＢａｓｅＣＬＫの選択、ゆらぎ率等の設定を行う
ことができる。このため、各機能ブロック９１₁〜９１_i
の特性に応じた出力クロックＣＬＫＯＵＴの設定を行う
ことができ、同期電子回路から放射されるクロックノイ
ズをより有効も低減させることができる。

【００９６】なお、上述の各実施形態では、基準発振器
を１つとした構成を示したが、複数の基準発振器を用
い、複数の系統のクロックを発生させる構成とすること
もできる。また、上述の第４の実施形態では、第３の実
施形態の同期電子回路に、クロック出力制御部８０を設
け、複数の機能ブロックを有する主機能部９０を駆動す
る場合について説明したが、第１，第２の実施形態の同
期電子回路に複数の機能ブロックを有する主機能部９０
を駆動するためのクロック出力制御部８０を設けてもよ
い。

【００９７】その他、例えば上述の各実施形態では、遅
延クロック信号生成部３２を、基準クロックＣＬＫ０を
各々異なる所定の遅延時間分遅延させるクロック遅延部
３２ ₁〜３２_nを備える構成とした例について説明した
が、この遅延クロック信号生成部は、例えば図２４に示
すように、直列に接続した複数のクロック遅延部３２′
₁〜３２′_nから構成し、各クロック遅延部３２′₁〜３
２′_n間のノードの信号をクロックＣＬＫ１〜ＣＬＫｎ
として遅延クロック信号セレクタ３３に供給するように
構成する等、本発明の技術的思想の範囲内で適宜変更を
加えることができる。

【００９８】

【発明の効果】本発明に係る同期電子回路では、基準発
振器からの基準クロックと、この基準クロックを遅延さ
せる複数の遅延手段によって遅延されたクロックの立上
り及び立下りタイミングに応じたクロックを発生するこ
とにより、立上り及び立下りのいずれかのタイミングに
ゆらぎを持たせたクロックを容易に発生することができ
る。立上り及び立下りのいずれかのタイミングにゆらぎ
を持たせることにより、クロックの周波数スペクトルを
拡散することができるため、この同期電子回路では、外
部の電子機器に与える影響を低減させることができる。

【００９９】従来、このような課題を達成するために
は、電子機器全体のクロックを増加させずに、高速動作
が必要な部分においてクロックを逓倍して高速なクロッ
クを生成し、これに同期させて動作させるか、電子機器
のシールド性能を向上させる必要があったが、いずれも
電子機器のコストを増加させる問題があった。

【０１００】これに対し、この同期電子回路では、遅延
手段によって各々遅延させられた複数のクロックを用い
て周波数スペクトルを拡散させたクロックを生成してい
るため、比較的コストを増加させずに、外部の電子機器
に与える影響を低減させることができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係る同期電
子回路の構成を示す回路図である。

【図２】前記同期電子回路の動作を示すタイムチャート
である。

【図３】前記同期電子回路により発生したクロックの波
形を示す図である。

【図４】従来の同期電子回路及び第１の実施形態の同期
電子回路によって発生したクロックのスペクトルを示す
図である。

【図５】前記同期電子回路の動作を示すタイムチャート
である。

【図６】前記同期電子回路により発生したクロックの波
形を示す図である。

【図７】本発明を適用した第２の実施形態に係る同期電
子回路の構成を示す回路図である。

【図８】前記同期電子回路の動作を示すタイムチャート
である。

【図９】前記同期電子回路により発生したクロックの波
形を示す図である。

【図１０】従来の同期電子回路及び本発明の同期電子回
路によって発生したクロックのスペクトルを示す図であ
る。

【図１１】前記同期電子回路により発生したクロックの
波形を示す図である。

【図１２】前記同期電子回路の動作を示すタイムチャー
トである。

【図１３】前記同期電子回路により発生したクロックの
波形を示す図である。

【図１４】前記同期電子回路により発生したクロックの
波形を示す図である。

【図１５】本発明を適用した第３の実施形態に係る同期
電子回路の構成を示す回路図である。

【図１６】前記同期電子回路の動作を示すタイムチャー
トである。

【図１７】前記同期電子回路により発生したクロックの
波形を示す図である。

【図１８】ノイズの周波数分布を示す図である。

【図１９】前記同期電子回路の動作を示すタイムチャー
トである。

【図２０】前記同期電子回路により発生したクロックの
波形を示す図である。

【図２１】ノイズの周波数分布を示す図である。

【図２２】本発明を適用した第４の実施形態に係る同期
電子回路の構成を示す回路図である。

【図２３】ノイズの周波数分布を示す図である。

【図２４】前記同期電子回路を構成するクロック信号発
生部の他の構成例を示すブロック図である。

【図２５】方形波の周波数スペクトルを示す図である。

【符号の説明】

１０主機能部２０基準発振器３０，６０，７０クロック信号発生部３１ＰＬＬ３２遅延クロック信号生成部３２₁，３２₂，…，３２_n-1，３２_n クロック遅延部３３遅延クロック信号セレクタ３４動作クロック信号セレクタ３５カウンタ３６ベースクロック設定レジスタ３７ベースクロック信号セレクタ３８カウンタ設定レジスタ４０クロック信号制御部５０動作クロック信号制御部５１Ｄ−ＦＦ５２動作クロック信号設定セレクタ５５，５７，５８，５９制御部５６レジスタ８０クロック出力制御部８１₁，８１₂，８１₃，…，８１_i 出力設定レジスタ８２₁，８２₂，８２₃，…，８２_i ＡＮＤゲート９０主機能部９１₁，９１₂，９１₃，…，９１_i 機能ブロック

Claims

【特許請求の範囲】

【請求項１】タイミングの基準となる基準クロックを
遅延させる複数の遅延手段と、該各遅延手段によって遅延させられたクロック又は基準
クロックを順次選択する選択手段と、該選択手段によって選択されたクロックの立上りタイミ
ングに一致する立上りタイミング、又は選択手段によっ
て選択されたクロックの立下りタイミングに一致する立
下りタイミングを有するクロックを生成するクロック生
成手段とを備えることを特徴とするクロック発生装置。
【請求項２】前記クロック生成手段は、前記基準クロ
ックの立下りタイミングに一致する立下りタイミング及
び前記選択手段によって選択されたクロックの立上りタ
イミングに一致する立上りタイミング、又は基準クロッ
クの立上りタイミングに一致する立上りタイミング及び
前記選択手段によって選択されたクロックの立下りタイ
ミングに一致する立下りタイミングを有するクロックを
生成することを特徴とする請求項１記載のクロック発生
装置。
【請求項３】前記各遅延手段によって遅延させられた
クロックのいずれかをベースクロックとして選択するベ
ースクロック選択手段を備え、前記クロック生成手段は、該ベースクロック選択手段に
よって選択されたクロックの立下りタイミングに一致す
る立下りタイミング及び前記選択手段によって選択され
たクロックの立上りタイミングに一致する立上りタイミ
ング、又はベースクロック選択手段によって選択された
クロックの立上りタイミングに一致する立上りタイミン
グ及び前記選択手段によって選択されたクロックの立下
りタイミングに一致する立下りタイミングを有するクロ
ックを生成することを特徴とする請求項１記載のクロッ
ク発生装置。
【請求項４】前記選択手段が選択するクロックの範囲
を制限する制限手段を備えることを特徴とする請求項１
記載のクロック発生装置。
【請求項５】各々前記クロック生成部からのクロック
に同期して動作する複数の機能ブロック毎に前記クロッ
ク生成手段の動作を設定する設定手段と、前記クロック生成手段からのクロックを供給する前記機
能ブロックを制御するクロック供給制御手段とを備える
ことを特徴とする請求項１記載のクロック発生装置。