JP2004511933A - デジタル移相器 - Google Patents

Abstract

遅延ロックループが基準クロック信号をスキュークロック信号に同期した後、デジタル移相器を用いて、スキュークロック信号を基準クロック信号に対して少量だけシフトすることができる。遅延ロックループの主経路中の遅延線のタップ／トリム設定をデジタル移相器に伝送し、それにより、デジタル移相器に基準クロック信号の周期を知らせることができる。応答して、デジタル移相器は、基準クロック信号またはスキュークロック信号のいずれかに遅延を導入する位相制御信号を与える。位相制御信号は、あらかじめ定められた、基準クロック信号の周期の分数に比例する。

Description

【０００１】
【発明の分野】
この発明はデジタルエレクトロニクスのための遅延ロックループ（ＤＬＬ）に関する。より特定的には、この発明は、広い周波数範囲にわたってクロック信号をロックすることができるＤＬＬに関する。
【０００２】
【発明の背景】
ボードレベルシステムおよびチップレベルシステムを含む同期デジタルシステムは、１つ以上のクロック信号により、システムにわたって素子を同期させる。典型的に、１つ以上のクロック信号は、システムにわたり１つ以上のクロック線上に分散される。しかしながら、クロックバッファ遅延、重い負荷のクロック線の高容量および伝播遅延などのさまざまな問題のために、システムの異なる部分のクロック信号の立上がりエッジが同期しないことがある。システムのある部分の立上がり（または立下がり）エッジとシステムの別の部分の対応の立上がり（または立下がり）エッジとの間の時間差を「クロックスキュー」と称する。
【０００３】
クロックスキューはデジタルシステムを誤動作させる可能性がある。たとえば、デジタルシステム中の回路は、第２のフリップフロップ入力を駆動する第１のフリップフロップ出力を有するのが一般的である。両フリップフロップのクロック入力上に同期したクロックがある場合、第１のフリップフロップ中のデータは連続して第２のフリップフロップにクロッキングされる。しかしながら、第２のフリップフロップ上のアクティブエッジがクロックスキュー分だけ遅延されると、第２のフリップフロップは、第１のフリップフロップが状態を変更する前に第１のフリップフロップからのデータを取込まないことがある。
【０００４】
クロックスキューを最小化するため、デジタルシステムでは遅延ロックループを用いる。遅延ロックループは典型的に遅延素子を用い、システムの１つの部分での基準クロック信号のアクティブエッジをシステムの第２の部分からのフィードバッククロック信号と同期させる。図１は、論理回路１９０に結合された従来の遅延ロックループ１００のブロック図である。遅延線１１０および位相検出器１２０を含む遅延ロックループ１００は、基準クロック信号ＲＥＦ＿ＣＬＫを受け、かつ、出力クロック信号Ｏ＿ＣＬＫを駆動する。
【０００５】
遅延線１１０は、出力クロック信号Ｏ＿ＣＬＫを与える前に、可変伝播遅延Ｄだけ基準クロック信号ＲＥＦ＿ＣＬＫを遅延する。したがって、出力クロック信号Ｏ＿ＣＬＫの各クロックエッジは、基準クロック信号ＲＥＦ＿ＣＬＫの対応のクロックエッジよりも伝播遅延Ｄだけ遅れている（図２Ａ参照）。位相検出器１２０は後述のように遅延線１１０を制御する。遅延線１１０は、最小伝播遅延Ｄ＿ＭＩＮおよび最大伝播遅延Ｄ＿ＭＡＸを発生することができる。
【０００６】
出力クロック信号Ｏ＿ＣＬＫが論理回路１９０に達する前に、出力クロック信号Ｏ＿ＣＬＫはクロックスキュー１８０だけスキューする。クロックスキュー１８０は、さまざまなクロックバッファ（図示せず）における遅延または（たとえばクロック信号線に対する重い負荷による）出力クロック信号Ｏ＿ＣＬＫを搬送するクロック信号線上の伝播遅延によって引起こされ得る。出力クロック信号Ｏ＿ＣＬＫとスキューされた出力クロック信号Ｏ＿ＣＬＫとを区別するため、スキューされた方の信号をスキュークロック信号Ｓ＿ＣＬＫと称する。スキュークロック信号Ｓ＿ＣＬＫは、論理回路１９０内のクロックされた回路のクロック入力端子（図示せず）を駆動する。また、スキュークロック信号Ｓ＿ＣＬＫはフィードバック経路１７０上を介して伝搬され、遅延ロックループ１００に戻される。典型的に、フィードバック経路１７０は、特に、スキュークロック信号Ｓ＿ＣＬＫの遅延ロックループ１１０への伝送専用である。したがって、フィードバック経路１７０上のいかなる伝播遅延も最小限のものであり、無視できるほどのスキューしか生じない。
【０００７】
図２Ａは、基準クロック信号ＲＥＦ＿ＣＬＫ、出力クロック信号Ｏ＿ＣＬＫおよびスキュークロック信号Ｓ＿ＣＬＫのタイミング図を示す。すべての３つのクロック信号は同じ周波数Ｆ（図示せず）および周期Ｐを有し、すべてアクティブハイである（すなわち、立上がりエッジがアクティブエッジである）。出力クロック信号Ｏ＿ＣＬＫは伝播遅延Ｄだけ遅延されるので、出力クロック信号Ｏ＿ＣＬＫのクロックエッジ２２０は、基準クロック信号ＲＥＦ＿ＣＬＫの対応のクロックエッジ２１０に対して伝播遅延Ｄだけ遅れている。同様に、スキュークロック信号Ｓ＿ＣＬＫのクロックエッジ２３０は、出力クロック信号Ｏ＿ＣＬＫの対応のクロックエッジ２２０に対して伝播遅延ＳＫＥＷだけ遅れている。なお、伝播遅延ＳＫＥＷはクロックスキュー１８０（図１）によって生じる伝播遅延である。したがって、スキュークロック信号Ｓ＿ＣＬＫのクロックエッジ２３０は、基準クロック信号ＲＥＦ＿ＣＬＫのクロックエッジ２１０に対して、伝播遅延Ｄ＋伝播遅延ＳＫＥＷに等しい伝播遅延ＤＳＫＥＷだけ遅れている。
【０００８】
遅延ロックループ１００は、遅延線１１０を制御することによって伝播遅延Ｄを制御する。しかしながら、遅延線１１０は負の遅延を発生することはできない。したがって、クロックエッジ２３０をクロックエッジ２１０に同期することはできない。幸いに、クロック信号は周期的な信号である。したがって、遅延ロックループ１００は、スキュークロック信号Ｓ＿ＣＬＫのクロックエッジ２４０が基準クロック信号ＲＥＦ＿ＣＬＫのクロックエッジ２１０と同期するように、出力クロック信号Ｏ＿ＣＬＫをさらに遅延させることにより、基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとを同期させることができる。図２Ｂに示されるように、伝播遅延Ｄは、伝播遅延ＤＳＫＥＷが周期Ｐに等しくなるように調節される。具体的には、伝播遅延Ｄが周期Ｐ−伝播遅延ＳＫＥＷと等しくなるまで伝播遅延Ｄを増大させるように遅延線１１０を調整する。伝播遅延ＤＳＫＥＷを周期Ｐの任意の倍数に増大して同期を達成することができるが、大部分の遅延ロックループは、そのような大きな伝播遅延を発生可能な遅延線を含まない。
【０００９】
位相検出器１２０（図１）は遅延線１１０を制御して伝播遅延Ｄを調整する。遅延ロックループ１００の実際の制御メカニズムは異なり得る。たとえば、１つのタイプの遅延ロックループ１００では、遅延線１１０は、電源投入またはリセットの後、最小伝播遅延Ｄ＿ＭＩＮと等しい伝播遅延Ｄで始動する。位相検出器１１０は次に、基準クロック信号ＲＥＦ＿ＣＬＫがスキュークロック信号Ｓ＿ＣＬＫと同期するまで伝播遅延Ｄを増大させる。別のシステムでは、遅延ロックループ１００は、電源投入またはリセットの後、最小伝播遅延Ｄ＿ＭＩＮと最大伝播遅延Ｄ＿ＭＡＸとの平均と等しい伝播遅延Ｄで始動する。次に位相検出器１２０は、基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとを同期させるために、伝播遅延Ｄを増大するかまたは減少するか（またはそのいずれも行なわない）を定める。たとえば、位相検出器１２０は、図２Ａに示されるクロック信号に対しては伝播遅延Ｄを増大させる。しかしながら、位相検出器１２０は、図２Ｃに示されるクロック信号に対しては伝播遅延Ｄを減少させる。
【００１０】
図２Ｃでは、スキュークロック信号Ｓ＿ＣＬＫは基準クロック信号ＲＥＦ＿ＣＬＫより「遅れている」と言われる。なぜなら、基準クロック信号ＲＥＦ＿ＣＬＫの立上がりエッジとスキュークロック信号Ｓ＿ＣＬＫの次の立上がりエッジとの間の時間が、スキュークロック信号Ｓ＿ＣＬＫの立上がりエッジと基準クロック信号ＲＥＦ＿ＣＬＫの次の立上がりエッジとの間の時間よりも小さいからである。しかしながら、図２Ａでは、基準クロック信号ＲＥＦ＿ＣＬＫがスキュークロック信号Ｓ＿ＣＬＫよりも「遅れている」と言われる。なぜなら、スキュークロック信号Ｓ＿ＣＬＫの立上がりエッジと基準クロック信号ＲＥＦ＿ＣＬＫの次の立上がりエッジとの間の時間が、基準クロック信号ＲＥＦ＿ＣＬＫの立上がりエッジとスキュークロック信号Ｓ＿ＣＬＫの次の立上がりクロックエッジとの間の時間よりも小さいからである。これに代えて、図２Ａでは、スキュークロック信号Ｓ＿ＣＬＫが基準クロック信号ＲＥＦ＿ＣＬＫよりも「進んでいる」と言える。
【００１１】
基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとを同期した後、遅延ロックループ１００は、基準クロック信号ＲＥＦ＿ＣＬＫおよびスキュークロック信号Ｓ＿ＣＬＫをモニタし、かつ、伝播遅延Ｄを調節して同期を維持する。たとえば、おそらくは温度の上昇によって伝播遅延ＳＫＥＷが増大すると、遅延ロックループ１００は伝播遅延Ｄを減少させて補償しなければならない。これに対し、おそらくは温度の低下により伝播遅延ＳＫＥＷが減少すると、遅延ロックループ１００は伝播遅延Ｄを増大させて補償しなければならない。遅延ロックループ１００が基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとをまず同期させようとしている時間をロック獲得と称する。遅延ロックループ１００が同期を維持しようとしている時間をロック維持と称する。ロック獲得の終わり、すなわち同期が最初に確立するときの伝播遅延Ｄの値を初期伝播遅延ＩＤと称する。
【００１２】
しかしながら、上述のように、遅延線１１０は、最小伝播遅延Ｄ＿ＭＩＮと最大伝播遅延Ｄ＿ＭＡＸとの間の伝播遅延を与えることしかできない。ロック維持の間、同期を維持するのに最小伝播遅延Ｄ＿ＭＩＮよりも小さな伝播遅延Ｄが必要である場合、遅延ロックループ１００は同期を失うことがある。同様に、同期を維持するために最大伝播遅延Ｄ＿ＭＡＸよりも大きな伝播遅延Ｄが必要な場合、同期を失い得る。
【００１３】
たとえば、遅延ロックループ１００を用いるシステムが非常に高温にある際にロック獲得が起こると、遅延ロックループ１００は非常に小さな初期伝播遅延ＩＤで同期を達成する傾向がある。なぜなら、伝播遅延ＳＫＥＷは周期Ｐに対して大きくなりやすいからである。システムの温度がさらに上昇すると、伝播遅延ＳＫＥＷは、伝播遅延ＳＫＥＷ＋最小伝播遅延Ｄ＿ＭＩＮが周期Ｐよりも大きくなる点まで増加する傾向がある。この状況では、遅延ロックループ１００は再びロック獲得を経なければならず、このために、出力クロック信号Ｏ＿ＣＬＫにグリッチおよびノイズが導入されることがあり、これが次にスキュークロック信号Ｓ＿ＣＬＫにグリッチおよびノイズを生じてしまう。微妙なシステムにとってそのようなグリッチは許容不可能である。さらに、複数のクロック周波数で動作するように設計されたシステムにとっては、低周波動作は、クロック周期Ｐが非常に長いために問題を複雑にしがちである。長いクロック周期のために伝播遅延Ｄがより広い時間間隔にわたって変化してしまうことがある。したがって、広範囲のクロック周波数および極端な環境に対して同期を維持することができる遅延ロックループの必要性が存在する。
【００１４】
さらに、従来の遅延ロックループ回路は、基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとの正確な同期を与えている。基準クロック信号ＲＥＦ＿ＣＬＫに対して比較的少量だけ正確にシフトされるスキュークロック信号Ｓ＿ＣＬＫを与えることができる遅延ロックループ回路を有することが望ましい。そのような遅延ロックループ回路が進みと遅れの関係の両方を与えることができれば、さらに望ましい。そのような遅延ロックループ回路は、論理回路におけるクロック位相の正確な制御を可能にする。そのような制御により、たとえば、より正確なタイミングバジェットの割当が可能になり、これにより、同期デジタルシステムがより高速で動作することが可能になる。
【００１５】
遅延ロックループ回路１００は、ＲＥＦ＿ＣＬＫ信号に応答して、単一の周波数を有するＳ＿ＣＬＫ信号を与える。たとえば、Ｓ＿ＣＬＫ信号は１００ＭＨｚの周波数を有し得る。連邦通信委員会（ＦＣＣ）は、テストされるシステムの特徴に依存する特定の周波数帯域内でチップが放出し得る電磁エネルギに対して制限を設けている。１つのそのような測定法は１ＭＨｚ帯域ウインドウを用いる。Ｓ＿ＣＬＫ信号が放出するエネルギのすべては単一の周波数に存在するため、全エネルギもそのようなウインドウ内に存在する。したがって、準拠のためには、ＦＣＣの制限に違反するシステムに特殊な技術を用いる必要がある。従来の準拠技術には、スタンドアロン（すなわちオフチップ）スペクトル拡散クロック発振器および放射構成要素のまわりの金属シールドの使用が含まれる。
【００１６】
したがって、遅延ロックループ１００の電磁放出制限を克服するクロック信号を有することが望ましい。
【００１７】
【発明の概要】
この発明は、ロックウインドウ内に初期伝播遅延を有する遅延線を用いて基準クロック信号とスキュークロック信号とを同期させる遅延ロックループを提供する。ロックウインドウは、伝播遅延の最小遅延と最大伝播遅延との間の期間である。ロックウインドウの大きさは、遅延線の伝播遅延を変更することによって環境条件またはクロック周波数の変化が補償される場合に同期が失われないのを確実にするように選ばれる。この発明の１つの実施例に従う遅延ロックループは、遅延線だけでなくクロック移相器を組み入れて基準クロックを同期させる。クロック移相器によってもたらされる柔軟性の増大により、遅延ロックループが動作する周波数範囲が増大する。
【００１８】
遅延線は、遅延ロックループの基準入力端子から基準クロック信号を受ける。遅延線の出力（すなわち遅延されたクロック信号）は、１つ以上の移相クロック信号を生成可能なクロック移相器に与えられる。出力発生器は、遅延されたクロック信号および１つ以上の移相されたクロック信号を受ける。出力発生器は、出力端子上に出力クロック信号として、クロック信号のうち１つを与える。位相検出器は基準クロック信号と遅延ロックループのフィードバック入力端子で受けるスキュークロック信号とを比較し、遅延線の伝播遅延を増大させるかまたは減少させるかを定めて基準クロック信号とスキュークロック信号とを同期する。
【００１９】
クロック移相器の１つの実施例は、Ｎ−１個の移相クロック信号を生成する。移相クロック信号の各々は、他のＮ−２個のクロック信号および遅延されたクロック信号から３６０／Ｎ°だけ移相される。たとえば、クロック移相器が３つの移相クロック信号（すなわちＮは４に等しい）を生成する場合、移相クロック信号は遅延クロック信号から９０°、１８０°、および２７０°移相される。クロック移相器は、Ｎ本の遅延線と位相検出器とを用いて実現可能である。
【００２０】
遅延ロックループは、遅延線と出力発生器とを制御するコントローラを含み得る。この発明の１つの実施例では、コントローラは、出力クロックとして出力発生器に遅延クロック信号を駆動させる。コントローラは、遅延線の伝播遅延を初期遅延に調節することにより、基準クロック信号とスキュークロック信号とを同期させる。初期遅延がロックウインドウ内にない場合、コントローラは、出力発生器に出力信号としての第１の移相クロック信号を駆動させる。次にコントローラおよび移相器は、遅延線の伝播遅延を第２の初期遅延に調節することにより、基準クロック信号とスキュークロック信号とを同期させる。第２の初期遅延がロックウインドウ内にない場合、コントローラは、出力クロックとして出力発生器に第２の移相クロック信号を用いさせる。ロックウインドウ内の初期遅延が見出されるまで、コントローラはこの態様で続ける。
【００２１】
この発明の別の実施例では、クロック移相器は基準クロック信号を受けるように結合される。クロック移相器は、基準クロック信号から移相される移相クロック信号を生成する。クロック移相器からの移相クロック信号の１つまたは基準クロック信号が遅延線の入力信号となるように選択される。遅延線はコントローラおよび位相検出器によって制御されて入力クロック信号を遅延し、スキュークロック信号と基準クロック信号とを同期する。
【００２２】
遅延ロックループが基準クロック信号とスキュークロック信号とを同期させた後、デジタル移相器を用いて基準クロック信号に対して少量だけスキュークロック信号をシフトすることができる。１つの実施例に従うと、クロック移相器中の遅延線のタップ設定およびより細かなトリミング設定がデジタル移相器に伝送され、それにより、デジタル移相器に基準クロック信号の周期を知らせる。応答して、デジタル移相器は、基準クロック信号またはスキュークロック信号のいずれかに、基準クロック信号の周期を基準とする遅延を導入する位相制御信号を与える。位相制御信号は基準クロック信号の周期の分数に比例する。１つの実施例では、基準クロック信号の周期はクロック移相器の遅延線のタップ／トリム設定から定められる。遅延線は、たとえば、５１２のタップ／トリム単位を有し得る。位相制御信号は、クロック移相器中の遅延線が用いるのと同等のタップ／トリム単位を分数で乗算することによって定められる。分数は、ＦＰＧＡに記憶されるコンフィギュレーションメモリビットの内容またはユーザが規定する信号によって定めることができる。
【００２３】
デジタル移相器は、２つの固定モードのうち１つまたは２つの可変モードのうち１つで動作するように制御され得る。第１の固定モードでは、デジタル移相器はスキュークロック信号に遅延を導入する。たとえば、第１の固定モードで、デジタル移相器は０から５１１タップ／トリム単位の範囲の遅延をスキュークロック信号に導入し得る。第２の固定モードでは、デジタル移相器は基準クロック信号に遅延を導入する。たとえば、第２の固定モードで、デジタル移相器は０から５１１タップ／トリム単位の範囲の遅延を基準クロック信号に導入し得る。第１の可変モードでは、デジタル移相器は、２５５から−２５５タップ／トリム単位に等しい遅延を基準クロック信号に導入し得る。第２の可変モードでは、デジタル移相器は、２５５から−２５５タップ／トリム単位に等しい遅延をスキュークロック信号に導入し得る。
【００２４】
別の実施例に従うと、デジタル移相器は、低周波モードまたは高周波モードで動作することができる。デジタル移相器は、クロック移相器の遅延線が与えるタップ／トリム設定を調節して、低周波モードおよび高周波モードでクロック移相器が遭遇する異なるオーバーヘッド遅延を補償するように制御される。
【００２５】
この発明のまた別の実施例では、スキュークロック信号の周波数は基本周波数付近でディザーされ得るので、多くの場合にこのクロック信号が電磁放出に対するＦＣＣの要件に準拠するようになる。すなわち、連続する周期においてスキュークロック信号が僅かに異なる周波数を呈するように遅延を導入することができる。たとえば、１００ＭＨｚのクロック信号の周波数は、異なる周期の間に、約９８、９８．５、９９、９９．５、１００、１００．５、１０１、１０１．５および１０２ＭＨｚの周波数を有するように調節可能である。この構成は、１００ＭＨｚの基本周波数に加えて８つの周波数が生成されるため、「８拡散」構成と称される。１ＭＨｚウインドウ測定法について、周波数は０．５ＭＨｚ単位で拡散されるため、ウインドウの中には９つの周波数のうち３つしか含まれない。その結果、クロック信号がＦＣＣの電磁放出要件を満たすか否かを判断する際に、クロック信号のエネルギの２／３は含まれない。基本周波数の上下に周波数を規則的に拡散することにより、クロック信号の平均周波数は基本周波数と等しくなる。この発明に従うと、２拡散、４拡散および６拡散構成を含むが、それらに限られない他の構成を実現することができる。
【００２６】
好ましい実施例では、クロック周波数はデジタルスペクトル拡散（ＤＳＳ）回路によって生成される。これは、デジタル移相器とともに動作してスキュークロック信号に小さな遅延を挿入するものである。デジタル移相器遅延はその開始点に対して上下に調節可能でなければならないため、典型的に、デジタル移相器の可変モードはＤＳＳ回路と関連して用いられる。１つの実施例に従うと、ＤＳＳ回路は特定のパターンのデジタルタップ／トリム調節を施してデジタル移相器の動作を最適化する。
【００２７】
別の実施例では、デジタル移相器とは独立して、拡散スペクトル生成をうまく実現するのに必要なデジタルタップ／トリム調節のパターンおよび／またはＤＳＳ回路を従来の遅延線とともに用いることができる。
【００２８】
この発明は以下の説明および図面を参照してより十分に理解されるであろう。
【００２９】
【図面の詳細な説明】
図３は、この発明の１つの実施例に従う遅延ロックループ３００を用いるシステムのブロック図である。遅延ロックループ３００は、遅延線３１０、クロック移相器３５０、コントローラ３３０、出力発生器３４０および位相検出器３２０を含む。遅延ロックループ３００は、基準入力端子３０２で基準クロック信号ＲＥＦ＿ＣＬＫを受け、出力端子３０４に出力クロック信号Ｏ＿ＣＬＫを生成する。図１について上述されたように、出力クロック信号Ｏ＿ＣＬＫはクロックスキュー１８０によってスキューされてスキュークロック信号Ｓ＿ＣＬＫとなり、これが論理回路１９０をクロックする。また、スキュークロック信号Ｓ＿ＣＬＫは、フィードバック経路１７０を遅延ロックループ３００のフィードバック端子３０６に戻される。
【００３０】
遅延ロックループ３００内で、基準クロック信号ＲＥＦ＿ＣＬＫは遅延線３１０によって遅延され、遅延クロック信号Ｄ＿ＣＬＫを生成する。遅延クロック信号Ｄ＿ＣＬＫは、遅延線３１０でクロック信号ＲＥＦ＿ＣＬＫから伝播遅延Ｄだけ遅延される。遅延ロックループ３００の１つの実施例は、上記に参照される、「グレイコードマルチプレクサを用いるグリッチレス遅延線」（“Ｇｌｉｔｃｈｌｅｓｓ Ｄｅｌａｙ Ｌｉｎｅ Ｕｓｉｎｇ Ｇｒａｙ Ｃｏｄｅ Ｍｕｌｔｉｐｌｅｘｅｒ”）と題された、米国特許出願連続番号第０９／１０２，７０４号に記載の調節可能遅延線を用いる。しかしながら、他の調節可能遅延線も遅延ロックループ３００に用いることができる。遅延クロック信号Ｄ＿ＣＬＫは、クロック移相器３５０の入力端子および出力発生器３４０の入力端子に与えられる。
【００３１】
クロック移相器３５０は１つ以上の移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１を生成する。ここでＮは正の整数である。１つの実施例では、移相クロック信号Ｐ＿ＣＬＫ＿１は遅延クロック信号Ｄ＿ＣＬＫから３６０／Ｎ°だけ移相される。移相クロック信号Ｐ＿ＣＬＫ＿２は２＊（３６０／Ｎ）°だけ移相される。移相クロック信号Ｐ＿ＣＬＫ＿Ｎ−１は（Ｎ−１）＊（３６０／Ｎ）°だけ移相される。したがって、一般的に、移相クロック信号Ｐ＿ＣＬＫ＿ＺはＺ＊（３６０／Ｎ）だけ移相される。ここでＺは１以上（Ｎ−１）以下の整数である。遅延クロック信号Ｄ＿ＣＬＫはそれ自身から０°移相を有するため、遅延クロック信号Ｄ＿ＣＬＫは移相クロック信号Ｐ＿ＣＬＫ＿０と考えることができる。さらに、遅延ロックループ３００のいくつかの実施例では、クロック移相器３５０は、遅延クロック信号Ｄ＿ＣＬＫと同じ位相および周波数を有する移相信号Ｐ＿ＣＬＫ＿Ｎを生成する。
【００３２】
したがって、Ｎが４と等しい場合のクロック移相器３５０の実施例では、移相クロック信号Ｐ＿ＣＬＫ＿１は、遅延クロック信号Ｄ＿ＣＬＫから９０°移相される。このことから、移相クロック信号Ｐ＿ＣＬＫ＿２は遅延クロック信号Ｄ＿ＣＬＫから１８０°移相され、移相クロック信号Ｐ＿ＣＬＫ＿３は遅延クロック信号Ｄ＿ＣＬＫから２７０°移相されることが論理的にわかる。しかしながら、この発明の原理は、移相クロック信号間で他のパターンの移相を用いるクロック移相器３５０の他の実施例にも好適である。
【００３３】
移相はクロック信号の周波数領域における概念である。時間領域において移相と同等であるのはクロック信号を遅延させることである。具体的に、第１のクロック信号が第２のクロック信号からＸ°だけ移相されると、第１のクロック信号はＸ＊（Ｐ／３６０）だけ遅延される。ここで、Ｐは第１および第２のクロック信号の周期である。したがって、移相クロック信号Ｐ＿ＣＬＫ＿１が遅延クロック信号Ｄ＿ＣＬＫから９０°移相されると、移相クロック信号Ｐ＿ＣＬＫ＿１は遅延クロック信号Ｄ＿ＣＬＫの周期の４分の１だけ遅延される。移相によって生じる遅延と他の伝播遅延とを区別するため、移相による遅延を移送遅延Ｐ＿Ｄ＿Ｚと称する。移相クロック信号Ｐ＿ＣＬＫ＿ＺはＺ＊（３６０／Ｎ）°だけ移相されるので、移相クロック信号Ｐ＿ＣＬＫ＿ＺはＺ＊（Ｐ／Ｎ）に等しい移送遅延Ｐ＿Ｄ＿Ｚを有する。ここで、Ｚは１以上（Ｎ−１）以下の整数である。
【００３４】
図４は、Ｎが４と等しい場合の遅延ロックループ３００（図３）のタイミング図である。具体的に、クロック移相器３５０は、遅延クロック信号Ｄ＿ＣＬＫと９０°位相がずれた移相クロック信号Ｐ＿ＣＬＫ＿１を生成する。したがって、移相クロック信号Ｐ＿ＣＬＫ＿１はクロック周期Ｐの４分の１だけ遅延される。クロック移相器３５０は、遅延クロック信号Ｄ＿ＣＬＫと１８０°位相がずれた移相クロック信号Ｐ＿ＣＬＫ＿２を生成する。したがって、移相クロック信号Ｐ＿ＣＬＫ＿２はクロック周期Ｐの２分の１だけ遅延される。最後に、クロック移相器３５０は、遅延クロック信号Ｄ＿ＣＬＫから２７０°位相がずれた移相クロック信号Ｐ＿ＣＬＫ＿３を生成する。したがって、移相クロック信号Ｐ＿ＣＬＫ＿３はクロック周期Ｐの４分の３だけ遅延される。
【００３５】
図３に戻って、クロック移相器３５０は、移相クロック信号を出力発生器３４０のさまざまな入力端子に与える。遅延ロックループ３００のいくつかの実施例では、クロック移相器３５０は、オプションのコンフィギュレーションバス３６０上の１つ以上のコンフィギュレーション信号ＣＦＧを用いて構成され得る。コンフィギュレーション信号ＣＦＧによって構成されるクロック移相器３５０の実施例が、図７について以下に記載される。コンフィギュレーション信号ＣＦＧはコンフィギュレーション端子３０８で受けられ、コンフィギュレーションバス３６０によりクロック移相器３５０およびコントローラ３３０に伝達される。出力発生器３４０は遅延クロック信号Ｄ＿ＣＬＫまたは移相クロック信号のうち１つのいずれかを選択して出力クロック信号Ｏ＿ＣＬＫとして与える。クロック移相器３５０が移相クロック信号Ｐ＿ＣＬＫ＿Ｎを与える遅延ロックループ３００の実施例について、出力発生器３４０は、遅延クロック信号Ｄ＿ＣＬＫの代わりに移相クロック信号Ｐ＿ＣＬＫ＿Ｎを用いることができる。コントローラ３３０は出力発生器３４０を制御する。
【００３６】
コントローラ３３０は、位相検出器３２０から、基準クロック信号ＲＥＦ＿ＣＬＫおよびスキュークロック信号Ｓ＿ＣＬＫに関する位相情報を受ける。具体的に、位相検出器３２０は、基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとの同期を達成するために遅延線３１０からの伝播遅延Ｄを増大させるべきかまたは減少させるべきかをコントローラ３３０に知らせる。伝播遅延Ｄを増大させるかまたは減少させるかを判断するのみである位相検出器３２０の実施例については、ジッタフィルタ（図示せず）を用いてクロックジッタを低減することができる。１つの実施例では、ジッタフィルタは、伝播遅延Ｄを減少すべき場合には１だけ減分し、伝播遅延Ｄを増大すべき場合には１だけ増分するアップ／ダウンカウンタ（図示せず）である。しかしながら、アップ／ダウンカウンタが０または他の予め定められた数に達するまでは伝播遅延Ｄは調節されない。伝播遅延Ｄが調節されると、アップ／ダウンカウンタは最大値の２分の１にリセットされる。他の実施例では、位相検出器３２０は、伝播遅延Ｄを増大または減少させるべき量を計算する。ロック獲得の間、コントローラ３３０は、伝播遅延Ｄの初期伝播遅延ＩＤがロックウインドウＷ内に存在するように、スキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを同期させようとする。
【００３７】
図５はロックウインドウＷの概念を図示する。上述のように、伝播遅延Ｄは、最小伝播遅延Ｄ＿ＭＩＮと最大伝播遅延Ｄ＿ＭＡＸとの間になければならない。Ｄ＿ＭＩＮおよびＤ＿ＭＡＸの典型的な値はそれぞれ３．２ナノ秒および４６．８ナノ秒である。ロック獲得の間、コントローラ３３０は、伝播遅延Ｄの初期伝播遅延ＩＤが確実にロックウインドウＷ内にあるようにする。具体的に、最初に同期が確立されるとき、初期伝播遅延ＩＤはロックウインドウ最小値Ｗ＿ＭＩＮとロックウインドウ最大値Ｗ＿ＭＡＸとの間になければならない。ロックウインドウＷの限界は、遅延ロックループ３００が一旦ロック獲得を完了すると、遅延ロックループ３００を含むシステムがシステムの設計ガイドライン内で動作する限りは遅延ロックループ３００が同期を維持できるのを保証するように設定される。
【００３８】
たとえば、遅延ロックループ３００を含むシステムは、一般的に、動作条件の範囲において動作することができる。動作条件の範囲は、伝播遅延値ＳＫＥＷ＿ＭＡＸで伝播遅延ＳＫＥＷが最大となる最大極限条件を含む。同様に、動作条件の範囲は、伝播遅延値ＳＫＥＷ＿ＭＩＮで伝播遅延ＳＫＥＷが最小となる最小極限条件も含む。したがって、システムの動作の間の伝播遅延ＳＫＥＷの最大変化（ＤＥＬＴＡ＿ＳＫＥＷ）は、伝播遅延値ＳＫＥＷ＿ＭＡＸ−伝播遅延値ＳＫＥＷ＿ＭＩＮと等しい（すなわち、ＤＥＬＴＡ＿ＳＫＥＷ＝ＳＫＥＷ＿ＭＡＸ−ＳＫＥＷ＿ＭＩＮ）。ロック維持の間の最大限の保護のため、ロックウインドウ最小値Ｗ＿ＭＩＮは、最小伝播遅延Ｄ＿ＭＩＮ＋ＤＥＬＴＡ＿ＳＫＥＷと等しいものであり得る。同様に、ロックウインドウ最大値Ｗ＿ＭＡＸは、最大伝播遅延Ｄ＿ＭＡＸ−ＤＥＬＴＡ＿ＳＫＥＷと等しいものであり得る。この発明の１つの実施例では、ロックウインドウ最小値Ｗ＿ＭＩＮは最大伝播遅延Ｄ＿ＭＡＸの約１６．５％と等しく、ロックウインドウ最大値Ｗ＿ＭＡＸは最大伝播遅延Ｄ＿ＭＡＸの約６７．８％と等しい。
【００３９】
図１を参照して上述されたように、従来の遅延ロックループについて、スキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとの同期は、伝播遅延Ｄと伝播遅延ＳＫＥＷとを加算すると周期Ｐの倍数に等しくなる場合に達成される。式の形では次のとおりである。
【００４０】
Ｄ＋ＳＫＥＷ＝ＭＵＬＴ（Ｐ）　　　　　　　　　　（１）
ここでＭＵＬＴ（Ｐ）はＰの倍数を指す。通常は、ＳＫＥＷよりも大きいＰの最小倍数が用いられる。
【００４１】
遅延ロックループ３００では、コントローラ３３０は移相クロック信号からの遅延も用い得る。こうして遅延ロックループ３００は、伝播遅延Ｄと、移相クロック信号からの移相遅延Ｐ＿Ｄと、伝播遅延ＳＫＥＷとを加算して周期Ｐの倍数になれば、同期を達成することができる。式の形では以下のとおりである。
【００４２】
Ｄ＋Ｐ＿Ｄ＿Ｚ＋ＳＫＥＷ＝ＭＵＬＴ（Ｐ）　　　　（２）
ここで、Ｐ＿Ｄ＿Ｚは、移相クロック信号Ｐ＿ＣＬＫ＿Ｚからの移相遅延を指す。通常は、伝播遅延ＳＫＥＷよりも大きなＰの最小倍数に移相遅延Ｐ＿Ｄ＿Ｚを加算したものが用いられる。図３を参照して上で説明したように、クロック移相器３５０の一実施例においては、移相クロック信号Ｐ＿ＣＬＫ＿Ｚの移相遅延Ｐ＿Ｄ＿ＺはＺ＊（Ｐ／Ｎ）に等しい。ここで、Ｚは０以上（Ｎ−１）以下の整数である。もしＺが０に等しければ、コントローラ３３０は出力発生器３４０に出力クロック信号Ｏ＿ＣＬＫとして遅延クロック信号Ｄ＿ＣＬＫを使用させる。こうして、移相遅延Ｐ＿Ｄ＿０は０に等しい。
【００４３】
わかりやすくするために、もし出力発生器３４０が出力クロック信号Ｏ＿ＣＬＫに遅延クロック信号Ｄ＿ＣＬＫを用いるのであれば、初期遅延ＩＤを初期遅延ＩＤ＿０と呼ぶことができる。同様に、もし出力発生器３４０が出力クロック信号Ｏ＿ＣＬＫとして移相クロック信号Ｐ＿ＣＬＫ＿Ｚを用いるのであれば、初期遅延ＩＤを初期遅延ＩＤ＿Ｚと呼ぶことができる。ここで、Ｚは１以上（Ｎ−１）以下の正の整数である。こうして、ロック獲得の最後に、式（２）は次のように書換えることができる。
【００４４】
ＩＤ＿Ｚ＋Ｐ＿Ｄ＿Ｚ＋ＳＫＥＷ＝ＭＵＬＴ（Ｐ）　　　（３）
式（３）を再構成すると、以下のとおりである。
【００４５】
ＩＤ＿Ｚ＝ＭＵＬＴ（Ｐ）−ＳＫＥＷ−Ｐ＿Ｄ＿Ｚ　　　（４）
Ｚ＊（Ｐ／Ｎ）をＰ＿Ｄ＿Ｚに代入すると、以下のとおりである。
【００４６】
ＩＤ＿Ｚ＝ＭＵＬＴ（Ｐ）−ＳＫＥＷ−Ｚ＊（Ｐ／Ｎ）　（５）
通常、正の初期遅延ＩＤ＿ＺをもたらすＰの最小倍数が用いられる。初期遅延ＩＤ＿Ｚが最小伝播遅延Ｄ＿ＭＩＮよりも小さいか、または、最大伝播遅延Ｄ＿ＭＡＸよりも大きい場合、遅延ロックループ３００は移相クロック信号Ｐ＿ＣＬＫ＿Ｚを用いてスキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを同期させることができない。
【００４７】
コントローラ３３０は、出力クロック信号Ｏ＿ＣＬＫを駆動するために移相クロック信号Ｐ＿ＣＬＫ＿Ｚの任意の１つを選択できるので、コントローラ３３０はＮ個の初期遅延値から選択することができる。可能な初期遅延値の範囲は、最小オフセット値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ）から最大値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ）＋（Ｎ−１）／Ｎ＊周期Ｐ）にわたる。各初期遅延値間の差は、周期ＰをＮで除算したものである。たとえば、もしＮが４に等しく、周期Ｐが４０ナノ秒に等しく、かつ、伝播遅延ＳＫＥＷが２５ナノ秒に等しければ、初期遅延ＩＤ＿０、ＩＤ＿１、ＩＤ＿２およびＩＤ＿３は、それぞれ１５ナノ秒、５ナノ秒、３５ナノ秒および２５ナノ秒に等しい（式（５）を用いて計算する）。もしＮが４に等しく、周期Ｐが４０ナノ秒に等しく、かつ、伝播遅延ＳＫＥＷが５５ナノ秒に等しければ、初期遅延ＩＤ＿０、ＩＤ＿１、ＩＤ＿２およびＩＤ＿３はそれぞれ２５ナノ秒、１５ナノ秒、５ナノ秒および３５ナノ秒に等しい。こうして、コントローラ３３０は、ロックウインドウＷ内に１つ以上の初期値遅延値を見出し得る。もし１つ以上の初期遅延がロックウインドウＷ内にあれば、コントローラ３３０はロックウインドウＷ内の初期遅延値の任意の１つを選択し得る。
【００４８】
コントローラ３３０のいくつかの実施例は、上述の計算を行なって、どの移相クロック信号Ｐ＿ＣＬＫ＿Ｚを用いるかを決定し得る。しかしながら、他の実施例は、試行錯誤を用いて、どの移相クロック信号Ｐ＿ＣＬＫ＿Ｚを用いるかを決定する。コントローラ３３０の試行錯誤を用いる実施例は、図９を参照して後述する。
【００４９】
図６は、図３のクロック移相器３５０の一実施例を示す。図６におけるクロック移相器３５０の実施例は、位相検出器６２０と、複数の遅延線６１０＿１から６１０＿Ｎとを含む。遅延線６１０＿１から６１０＿Ｎは直列に結合される。遅延線６１０＿１の入力端子は、遅延クロック信号Ｄ＿ＣＬＫ（図３）のような入力クロック信号を受ける。遅延線６１０＿Ｎの出力端子は、位相検出器６２０の入力端子に結合される。位相検出器６２０は、別の入力端子で入力クロック信号Ｄ＿ＣＬＫも受ける。位相検出器６２０は、制御線６２５を介してすべての遅延線を並行して制御し、各遅延線は、同じ量の伝播遅延をもたらす。したがって、遅延線６１０＿Ｎの出力端子上のクロック信号Ｐ＿ＣＬＫ−Ｎと入力クロック信号Ｄ＿ＣＬＫとは同期される、すなわち、同位相である。さらに、位相検出器６２０は、遅延線６１０＿１から６１０＿Ｎによって生成された伝播遅延の合計を、入力信号の１周期Ｐと等しくさせる。こうして、各遅延線はＰ／Ｎの伝播遅延をもたらす。こうして、遅延線６１０＿１の出力端子は、入力クロック信号からＰ／Ｎだけ遅延されるクロック信号を与えるのに対し、遅延線６１０＿２の出力端子は、入力クロック信号から２＊Ｐ／Ｎだけ遅延されるクロック信号を与える。一般的に、遅延線６１０＿Ｚの出力端子は、入力クロック信号からＺ＊Ｐ／Ｎだけ遅延されたクロック信号を与える。ここでＺは１以上Ｎ−１以下の整数である。したがって、もし入力クロック信号が遅延クロック信号Ｄ＿ＣＬＫであれば、遅延線６１０＿１から６１０＿Ｎ−１の出力端子は、それぞれＰ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１の移相クロック信号をもたらす。クロック移相器３５０のいくつかの実施例は、遅延クロック信号Ｄ＿ＣＬＫと同相であるクロック信号Ｐ＿ＣＬＫ＿Ｎを遅延線６１０＿Ｎの出力端子上に生成する。
【００５０】
図７は、図３のクロック移相器３５０の構成可能な実施例を示す。特定的には、図７のクロック移相器は、第１のモードにおいて入力クロック信号に対して９０°、１８０°および２７０°位相がずれている３つの移相クロック信号を生成するよう構成され得る。第２のモードにおいては、図７のクロック移相器は、入力クロック信号に対し１８０°位相がずれている単一の移相クロック信号を生成する。図７のクロック移相器は、位相検出器７２０、遅延線７１０＿１、７１０＿２、７１０＿３および７１０＿４、ならびに、マルチプレクサ７３０＿１、７３０＿２、７３０＿３および７３０＿４を含む。構成線７４０は、マルチプレクサ７３０＿１から７３０＿４の選択端子に結合される。
【００５１】
遅延線７１０＿１の入力端子は、遅延クロック信号Ｄ＿ＣＬＫ（図６）のような入力クロック信号を受けるように結合される。各遅延線７１０＿Ｚの出力端子は、マルチプレクサ７３０＿Ｚの論理１入力端子に結合される。ここでＺは１以上３以下の整数である。各マルチプレクサ７３０＿Ｚの出力端子は、遅延線７１０＿Ｚ＋１の入力端子に結合される。ここでＺは１以上３以下の整数である。マルチプレクサ７３０＿４の出力端子は、位相検出器７２０の入力端子に結合される。マルチプレクサ７３０＿１およびマルチプレクサ７３０＿３の論理０入力端子は接地に結合される。しかしながら、マルチプレクサ７３０＿２の論理０入力端子は、遅延線７１０＿１の出力端子に結合される。同様に、マルチプレクサ７３０＿４の論理０入力端子は、遅延線７１０＿３の出力端子に結合される。位相検出器７２０はまた、別の入力端子で入力クロック信号Ｄ＿ＣＬＫを受ける。位相検出器７２０は、位相検出器６２０について上述したように、遅延線７１０＿１から７１０＿４を並行に制御する。
【００５２】
構成線７４０が論理１にされると、これは図７の実施例を第１のモードに入れ、遅延線７１０＿１から７１０＿４は直列に結合される。第１のモードにおいて、各遅延線はＰ／４の遅延をもたらす。こうして、もし入力クロック信号が遅延クロック信号Ｄ＿ＣＬＫであれば、各マルチプレクサ７３０＿Ｚの出力端子は移相クロック信号Ｐ＿ＣＬＫ＿１、Ｐ＿ＣＬＫ＿２およびＰ＿ＣＬＫ＿３をもたらし得る。
【００５３】
しかしながら、もし構成線７４０が論理０にされると、これは図７の実施例を第２のモードに入れ、遅延線７１０＿１および遅延線７１０＿３のみが直列に結合される。遅延線７１０＿２および７１０＿４の入力端子はマルチプレクサ７３０＿１および７３０＿３をそれぞれ介して接地に結合される。第２のモードにおいては、遅延線７１０＿１および７１０＿３は各々、Ｐ／２の遅延をもたらす。遅延線７１０＿２および７１０＿４の入力端子を接地に結合すると、消費電力とスイッチングノイズとが減じられる。しかしながら、第２のモードでは、図７の実施例は出力クロック信号を１つしか生成せず、これは入力クロック信号に対して１８０°位相がずれており、マルチプレクサ７３０＿２の出力端子に生成される。
【００５４】
図８は、図３の出力発生器３４０の一実施例を示す。図８の出力発生器は、Ｎ入力マルチプレクサ８１０を含む。Ｎ入力マルチプレクサ８１０は、８１０＿０から８１０＿Ｎ−１として参照されるＮ個の入力端子と、選択端子８１２と、出力端子８１４とを含む。図８の出力発生器３４０の実施例が図３の遅延ロックループ３００で用いられる場合、選択端子８１２がコントローラ３３０に結合され、入力端子８１０＿０は遅延クロック信号Ｄ＿ＣＬＫを受けるよう結合され、出力端子８１４は出力クロック信号Ｏ＿ＣＬＫをもたらし、かつ、入力端子８１０＿１から８１０＿Ｎ−１はそれぞれ移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１を受けるよう結合される。選択端子８１２上の選択信号は、どの入力信号を出力端子８１４に与えるかを決定する。出力発生器３４０の他の実施例は、クロックバッファおよびクロック分周器のような、さらなる回路を含み得る。さらに、出力発生器３４０のいくつかの実施例は、さまざまなバージョンの移相クロック信号のような、さらなるクロック信号を駆動する。
【００５５】
図９は、図３のコントローラ３３０の一実施例に対するステートダイアグラム９００を示す。電源投入時またはリセット時に、コントローラ３３０はリセット段階９１０に遷移する。リセット段階９１０において、コントローラ３３０は位相カウンタ（図示せず）を０に設定し、これにより出力発生器３４０は出力クロック信号Ｏ＿ＣＬＫとして遅延クロック信号Ｄ＿ＣＬＫを与え、遅延線３１０の伝播遅延Ｄは開始遅延値に調節される（図３）。伝播遅延Ｄに対する開始遅延値は、たとえば、最小伝播遅延Ｄ＿ＭＩＮ、最大伝播遅延Ｄ＿ＭＡＸ、または、最小伝播遅延Ｄ＿ＭＩＮと最大伝播遅延Ｄ＿ＭＡＸとの平均を含む。コントローラ９１０は次いで、ロック獲得段階９２０に遷移する。
【００５６】
ロック獲得段階９２０において、コントローラ３３０は基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとを同期させる。特定的には、コントローラ３３０は、位相検出器３２０からの信号に基づいて遅延線３１０の伝播遅延Ｄを調節する。位相検出器３２０は、スキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを同期させるために伝播遅延Ｄを増大させるべきかまたは減少させるべきかを判断する。ロック獲得は、図３から図６を参照して上に詳細に説明される。したがって、その説明は繰返さない。いくつかの実施例においては、クロック移相器３５０はまた、電源投入／リセット信号によってリセットされる。これらの実施例のいくつかについては、コントローラ３３０は、クロック移相器３５０が移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１を生成するまでは伝播遅延Ｄを調節しない。もしコントローラ３３０がスキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを同期させることができなければ、コントローラ３３０は位相インクリメント段階９５０に遷移する。これは後に説明する。そうでない場合、コントローラ３３０は、コントローラ３３０がスキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを（遅延線３１０における初期伝播遅延ＩＤで）同期させた後に、チェックロックウインドウ段階９３０に遷移する。
【００５７】
チェックロックウインドウ段階９３０において、コントローラ３３０は初期伝播遅延ＩＤがロックウインドウＷ内にあるか否かを判断しなければならない。特定的には、伝播遅延ＩＤがロックウインドウ最小Ｗ＿ＭＩＮよりも大きくかつロックウインドウ最大Ｗ＿ＭＡＸよりも小さければ、伝播遅延ＩＤはロックウインドウＷ内にある。初期伝播遅延ＩＤがロックウインドウＷ内になければ、コントローラ３３０は位相インクリメント段階９５０に遷移する。そうでなければ、コントローラ３３０はロック維持段階９４０に遷移する。
【００５８】
ロック維持段階９４０において、コントローラ３３０は、遅延線３１０の伝播遅延Ｄを調節して、スキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとの同期を維持する。ロック維持は上で詳細に説明される。したがって、その説明は繰返さない。上述のように、この発明は、システム環境条件全体にわたってロックを維持することができる。したがって、コントローラ３３０をリセット段階９１０に遷移させるリセットが発生しない限り、コントローラ３３０はロック維持段階９４０にとどまる。
【００５９】
位相インクリメント段階９５０において、コントローラ３３０は位相カウンタを増分し、これにより出力発生器３４０は異なる移相クロック信号を選択する。さらに、コントローラ３３０は、遅延線３１０をリセットして、伝播遅延Ｄをリセット段階９１０で用いられた開始遅延値に戻す。コントローラ３３０は次いで、ロック獲得段階９２０に遷移して、上述のように続行する。
【００６０】
図１０は、遅延ロックループ３００の別の実施例のブロック図である。図１０の実施例は、図３の実施例について説明したのと同じ原理を用いる。しかしながら、図１０の実施例においては、クロック移相器３５０は基準クロック信号ＲＥＦ＿ＣＬＫを用いて移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１を生成する。基準クロック信号ＲＥＦ＿ＣＬＫおよび移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１は入力セレクタ１０４０に結合される。入力セレクタ１０４０は、基準クロック信号ＲＥＦ＿ＣＬＫ、または移相クロック信号Ｐ＿ＣＬＫ＿１からＰ＿ＣＬＫ＿Ｎ−１のうちの１つを遅延線入力クロック信号ＤＬＩ＿ＣＬＫとして選択し、これを遅延線３１０の入力端子に与える。遅延線３１０は出力クロック信号Ｏ＿ＣＬＫを駆動する。コントローラ１０３０は、位相検出器３２０が与えた位相情報に基づいて入力セレクタ１０４０と遅延線３１０とを制御し、それにより遅延線３１０は、スキュークロック信号Ｓ＿ＣＬＫと基準クロック信号ＲＥＦ＿ＣＬＫとを同期させる伝播遅延Ｄをもたらす。入力セレクタ１０４０は、出力発生器３４０と同様の回路設計を用いて実現され得る。
【００６１】
この発明のさまざまな実施例では、遅延ロックループに対する新たな構造を記載する。クロック移相器を用いてクロック信号の周期に比例する伝播遅延を与えることにより、この発明は、ロック獲得の際の初期伝播遅延のクロック信号制御を提供することができる。ロックウインドウ内の初期伝播遅延のみを受け入れることにより、この発明は、この発明を用いるシステムの環境条件の全範囲にわたりクロック信号の同期を維持することができる。さらに、クロック移相器はクロック信号の周期に比例する伝播遅延を与えるので、この発明は、高周波および低周波クロック信号の両者を用いるシステムに適用可能である。さらに、この発明の遅延ロックループは、ＦＰＧＡ、ＤＳＰチップまたはマイクロプロセッサなどの、単一のシリコンチップ上に完全に組み込み可能な純デジタル回路によって実現可能である。
【００６２】
図１１は、この発明の別の実施例に従う、遅延ロックループ３００の代わりに使用可能な遅延ロックループ４００のブロック図である。遅延ロックループ４００（図１１）は遅延ロックループ３００（図３）と同様であるので、図３および図１１の同じ要素を同じ参照番号で標識付ける。したがって、遅延ロックループ４００は、遅延線３１０、位相検出器３２０、コントローラ３３０、出力発生器３４０およびクロック移相器３５０を含む。さらに、遅延ロックループ４００はデジタル移相器１１００を含む。これは、スキュークロック信号Ｓ＿ＣＬＫが基準クロック信号ＲＥＦ＿ＣＬＫよりも進んでいるまたは遅れる関係を有するのを可能にする。
【００６３】
遅延ロックループ４００内では、基準クロック信号ＲＥＦ＿ＣＬＫとスキュークロック信号Ｓ＿ＣＬＫとの両者はデジタル移相器１１００の入力端子に与えられる。応答して、デジタル移相器１１００は、移相基準クロック信号ＰＳ＿ＲＥＦ＿ＣＬＫと、移相フィードバッククロック信号ＰＳ＿Ｓ＿ＣＬＫとを与える。移相基準クロック信号ＰＳ＿ＲＥＦ＿ＣＬＫは、遅延線３１０および位相検出器３２０の入力端子に与えられる。したがって、遅延ロックループ４００のＰＳ＿ＲＥＦ＿ＣＬＫ信号は、遅延ロックループ３００の基準クロック信号ＲＥＦ＿ＣＬＫと同じ態様で伝達される。移相フィードバッククロック信号ＰＳ＿Ｓ＿ＣＬＫは位相検出器３２０の入力端子に与えられる。したがって、遅延ロックループ４００のＰＳ＿Ｓ＿ＣＬＫ信号は、遅延ロックループ３００のスキュークロック信号Ｓ＿ＣＬＫと同じ態様で伝達される。
【００６４】
より詳細に後述されるように、デジタル移相器１１００は、ＲＥＦ＿ＣＬＫとＳ＿ＣＬＫ信号との位相関係を調節してそれぞれＰＳ＿ＲＥＦ＿ＣＬＫおよびＰＳ＿Ｓ＿ＣＬＫ信号を与える。その結果、Ｓ＿ＣＬＫ信号は、ＲＥＦ＿ＣＬＫ信号よりも進んだまたは遅れた位相関係を有するように制御され得る。
【００６５】
記載の実施例では、クロック移相器３５０は、図７に図示された態様（すなわちＮ＝４）で構成される。遅延線７１０＿１、７１０＿２、７１０＿３および７１０＿４の各々は、１２８タップ遅延とトリム遅延回路とを含む。トリム遅延回路は、タップ遅延間に最大３トリム遅延を加算するように制御され得る。したがって、遅延線７１０＿３は、５１２（１２８＋３＊１２８）の可能なタップ／トリム遅延設定を有する。図１２は、遅延線７１０＿３の選択されたセクションに対するタップ／トリム遅延を図示する。タップ／トリム遅延を与えるための回路構成は、アンドルー・ケイ・パーシー（Ａｎｄｒｅｗ Ｋ． Ｐｅｒｃｅｙ）による、「グレイコードマルチプレクサを用いるグリッチレス遅延線」と題された、同一人に所有され同時係属中の米国特許出願連続番号第０９／１０２，７０４号に記載されている。
【００６６】
位相検出器７２０は、同じタップ／トリム設定（＋／−１トリム遅延）を有するように遅延線７１０＿１、７１０＿２、７１０＿３および７１０＿４の各々を制御する。コンフィギュレーション信号ＣＦＧが論理「１」値を有する（すなわち、遅延ロックループ４００が低周波モードで構成される）場合、遅延線７１０＿１、７１０＿２、７１０＿３および７１０＿４の４つがすべて直列に結合される。その結果、遅延線の各々のタップ／トリム設定が選択する遅延はＤ＿ＣＬＫ信号の約４分の１サイクルに相当する。
【００６７】
同様に、コンフィギュレーション信号ＣＦＧが論理「０」値を有する（すなわち、遅延ロックループ４００が高周波モードで構成される）場合、２つの遅延線７１０＿１および７１０＿３が直列に結合される。その結果、遅延線７１０＿１および７１０＿３の各々のタップトリム設定が選択する遅延は、Ｄ＿ＣＬＫ信号の約２分の１サイクルに相当する。
【００６８】
クロック移相器３５０は、遅延線７１０＿３のタップ／トリム設定をデジタル移相器１１００に与え、それにより、デジタル移相器１１００に、Ｄ＿ＣＬＫ信号の周期に対応する信号を与える。より詳細に後述されるように、この情報を用いてデジタル移相器１１００が導入する移相を選択する。
【００６９】
図１３はこの発明の１つの実施例に従うデジタル移相器１１００のブロック図である。デジタル移相器１１００は、マルチプレクサＭ０−Ｍ７、オーバーヘッド遅延回路１３０１−１３０２、６４タップ遅延回路１３０３、調節可能な５１２タップ／トリム遅延線１３０４、バイナリ−グレイデコーダ１３０５、（アップ／ダウンカウンタ１３１１を含む）移相制御論理１３１０およびＤＬＬ制御回路構成１３１２を含む。
【００７０】
デジタル移相器１１００は以下のように制御される。まず、デジタル移相器１１００は４つのモードのうち１つで動作するように選択される。これらの４つのモードは、第１の固定モード、第２の固定モード、第１の可変モードおよび第２の可変モードを含む。第１の固定モードでは、デジタル移相器１１００はスキュークロック信号に遅延を導入する。たとえば、第１の固定モードで、デジタル移相器１１００は０から５１１タップ／トリム単位の範囲の遅延をスキュークロック信号に導入するように制御され得る。第２の固定モードでは、デジタル移相器１１００は基準クロック信号に遅延を導入する。たとえば、第２の固定モードで、デジタル移相器１１００は、０から５１１タップ／トリム単位の範囲の遅延を基準クロック信号に導入するように制御され得る。第１の可変モードでは、デジタル移相器１１００は、２５５から−２５５タップ／トリム単位に等しい遅延を基準クロック信号に導入するように制御され得る。第２の可変モードでは、デジタル移相器１１００は、２５５から−２５５タップ／トリム単位に等しい遅延をスキュークロック信号に導入するように制御され得る。
【００７１】
モードは、Ｓ＿ＬＡＧＳ＿ＲＥＦおよびＣＥＮＴＥＲＥＤ制御信号に応答して選択される。ＣＥＮＴＥＲＥＤ制御信号はローでデアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ信号はローでデアサートされて、第１の固定モードでＳ＿ＣＬＫ信号がＲＥＦ＿ＣＬＫ信号よりも進んでいることを示す。これと反対に、ＣＥＮＴＥＲＥＤ制御信号はローでデアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ信号はハイでアサートされて、第２の固定モードでＳ＿ＣＬＫ信号がＲＥＦ＿ＣＬＫ信号よりも遅れていることを示す。ＣＥＮＴＥＲＥＤ制御信号はハイでアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ信号はハイでアサートされて第１の可変モードをイネーブルする。ＣＥＮＴＥＲＥＤ制御信号はハイでアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ信号はローでデアサートされて、第２の可変モードをイネーブルする。１つの実施例では、プログラマブル論理デバイスのコンフィギュレーションメモリビットがこれらの制御信号を与えるが、これが必要なわけではない。
【００７２】
図１４Ａは、第１の固定モードについてＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号を図示する波形図である。第１の固定モードに入るため、Ｓ＿ＬＡＧＳ＿ＲＥＦ制御信号は論理「０」状態にデアサートされ、ＣＥＮＴＥＲＥＤ制御信号は論理「０」状態にデアサートされる。これらの条件下で、ＲＥＦ＿ＣＬＫ信号は、マルチプレクサＭ０、Ｍ２およびＭ６ならびにオーバーヘッド遅延回路１３０１を通って伝達され、ＰＳ＿ＲＥＦ＿ＣＬＫ信号を与える。Ｓ＿ＣＬＫ信号は、マルチプレクサＭ１、Ｍ４およびＭ７、オーバーヘッド遅延回路１３０２ならびに５１２タップ／トリム遅延線１３０４を通して伝達され、ＰＳ＿Ｓ＿ＣＬＫ信号を与える。オーバーヘッド遅延回路１３０１および１３０２は適用される信号に同じ遅延を導入する。したがって、５１２タップ／トリム遅延線１３０４が０遅延を有するように設定されれば、ＲＥＦ＿ＣＬＫ信号およびＳ＿ＣＬＫ信号はデジタル移相器１１００を通して同一の遅延を有する。
【００７３】
遅延ロックループ４００により、常にＰＳ＿ＲＥＦ＿ＣＬＫとＰＳ＿Ｓ＿ＣＬＫ信号とは同期する。その結果、遅延素子１３０１−１３０４が導入するいかなる移相もＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号によって実現される。第１の固定モードでは、５１２タップ／トリム遅延線１３０４が導入する遅延が増大すると、ＲＥＦ＿ＣＬＫ信号はＳ＿ＣＬＫ信号よりも遅れる。遅延線７１０＿３（図７）と同一の５１２タップ／トリム遅延線１３０４は、５１１トリム単位の最大タップ／トリム遅延を与える（それによりＲＥＦ＿ＣＬＫ信号に最大遅れを与える）ように構成され得る。
【００７４】
図１４Ｂは、第２の固定モードについて、ＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号を図示する波形図である。第２の固定モードに入るため、Ｓ＿ＬＡＧＳ＿ＲＥＦ制御信号は論理「１」状態にアサートされ、ＣＥＮＴＥＲＥＤ制御信号は論理「０」状態にデアサートされる。これらの条件下で、ＲＥＦ＿ＣＬＫ信号は、マルチプレクサＭ１、Ｍ２およびＭ６、オーバーヘッド遅延回路１３０２ならびに５１２タップ／トリム遅延線１３０４を通して伝達され、ＰＳ＿ＲＥＦ＿ＣＬＫ信号を与える。Ｓ＿ＣＬＫ信号は、マルチプレクサＭ０、Ｍ４およびＭ７ならびにオーバーヘッド遅延回路１３０１を通して伝達され、ＰＳ＿Ｓ＿ＣＬＫ信号を与える。５１２タップ／トリム遅延線１３０４が０遅延を有するように設定されると、ＲＥＦ＿ＣＬＫ信号およびＳ＿ＣＬＫ信号はデジタル移相器１１００を通して同一の遅延を有する。
【００７５】
第２の固定モードでは、５１２タップ／トリム遅延線１３０４が導入する遅延が増大すると、ＲＥＦ＿ＣＬＫ信号はＳ＿ＣＬＫ信号よりも進み始める。５１２タップ／トリム遅延線１３０４が５１１トリム単位の最大タップ／トリム遅延を与えるように構成されると、ＲＥＦ＿ＣＬＫ信号に最大の位相進みが与えられる。
【００７６】
図１４Ｃは、第１および第２の可変モードについて、ＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号を図示する波形図である。第１の可変モードに入るため、ＣＥＮＴＥＲＥＤ制御信号は論理「１」状態にアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ制御信号は論理「１」状態にアサートされる。その結果、ＲＥＦ＿ＣＬＫ信号は、マルチプレクサＭ１、Ｍ３およびＭ６、オーバーヘッド遅延回路１３０２ならびに５１２タップ／トリム遅延線１３０４を通して伝達され、ＰＳ＿ＲＥＦ＿ＣＬＫ信号を与える。Ｓ＿ＣＬＫ信号は、マルチプレクサＭ０、Ｍ５およびＭ７、オーバーヘッド遅延回路１３０２ならびに６４タップ遅延線１３０３を通して伝達される。６４タップ遅延回路１３０３は、５１２タップ／トリム遅延線１３０４（または遅延線７１０＿３）の最大遅延の２分の１に等しい固定遅延を与える。５１２タップ／トリム遅延線１３０４は、まず、０トリム単位に等しい遅延に設定され、６４タップ（２５６トリム単位）に等しい遅延まで増分される。このとき、遅延回路１３０３および１３０４による遅延がまず一致する（すなわち０移相が存在する）。５１２タップ／トリム遅延線１３０４が導入する遅延は６４タップ遅延よりも大きくなるように増大され、それにより、Ｓ＿ＣＬＫ信号をＲＥＦ＿ＣＬＫ信号よりも遅らせることができる。これに対して、５１２タップ／トリム遅延線１３０４が導入する遅延を６４タップ遅延よりも小さくすることができ、それにより、Ｓ＿ＣＬＫ信号をＲＥＦ＿ＣＬＫ信号よりも進ませる。遅延線１３０４の中間点（すなわち２５６トリム単位）で０移相が得られるので、第１の可変モードでは、この遅延線１３０４は各方向にさらに２５５トリム単位の遅延を与えることしかできない。
【００７７】
図１４Ｃも、第２の可変モードについて、ＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号を表わす。第２の可変モードに入るため、ＣＥＮＴＥＲＥＤ制御信号は論理「１」状態にアサートされ、Ｓ＿ＬＡＧＳ＿ＲＥＦ制御信号は論理「０」状態にアサートされる。その結果、ＲＥＦ＿ＣＬＫ信号は、マルチプレクサＭ０、Ｍ３およびＭ４、オーバーヘッド遅延回路１３０１ならびに６４タップ遅延線１３０３を通して伝達され、ＰＳ＿ＲＥＦ＿ＣＬＫ信号を与える。Ｓ＿ＣＬＫ信号は、マルチプレクサＭ１、Ｍ６およびＭ７、オーバーヘッド遅延回路１３０１ならびに５１２タップ／トリム遅延線１３０４を通して伝達される。５１２タップ／トリム遅延線１３０４は、まず、０トリム単位に等しい遅延に設定され、６４タップ（２５６トリム単位）に等しい遅延にまで増分される。このとき、遅延回路１３０３および１３０４による遅延がまず一致する（すなわち０移相が存在する）。５１２タップ／トリム遅延線１３０４が導入する遅延は６４タップ遅延よりも大きくなるように増大させることができ、それにより、Ｓ＿ＣＬＫ信号をＲＥＦ＿ＣＬＫ信号よりも進ませる。これと反対に、５１２タップ／トリム遅延線１３０４が導入する遅延を６４タップ遅延よりも小さくすることができ、それにより、Ｓ＿ＣＬＫ信号をＲＥＦ＿ＣＬＫ信号よりも遅れさせる。第２の可変モードは第１の可変モードと同様である。しかしながら、第１の可変モードでは、５１２タップ／トリム遅延線１３０４がＲＥＦ＿ＣＬＫ信号と対応し、第２の可変モードでは、５１２タップ／トリム遅延線１３０４がＳ＿ＣＬＫ信号と対応している。記載の実施例では、以下の理由のために第１の可変モードが好ましい。５１２タップ／トリム遅延線１３０４がＳ＿ＣＬＫ信号と対応している場合、遅延線３１０は、後に、遅延線１３０４が行なう調節を補償する必要があり、それにより、遅延線３１０に残る利用可能なタップ調節の数が減少する。
【００７８】
遅延ロックループ４００は、この発明の１つの実施例に従い、以下のように動作する。
【００７９】
まず、Ｓ＿ＬＡＧＳ＿ＲＥＦおよびＣＥＮＴＥＲＥＤ制御信号の状態を規定するためにコンフィギュレーションメモリビットを設定し、それにより、デジタル移相器１１００が、第１の固定モード（ＲＥＦ＿ＣＬＫがＳ＿ＣＬＫよりも遅れる）、第２の固定モード（ＲＥＦ＿ＣＬＫがＳ＿ＣＬＫよりも進む）または第１もしくは第２の可変モードで動作するのかを規定する。
【００８０】
コンフィギュレーションメモリビットは、ＰＳ＿ＳＩＧＮ、ＰＳ＿ＭＡＧ［７：０］、ＨＦ＿ＭＯＤＥ、ＬＦＣおよびＨＦＣ制御信号の状態を規定するようにも設定される。ＰＳ＿ＭＡＧ［７：０］制御信号は、デジタル移相器１１００が導入すべき移相の大きさを識別する。ＰＳ＿ＳＩＧＮ制御信号は、デジタル移相器１１００が可変モード（すなわちＣＥＮＴＥＲＥＤ＝１）で構成されるときにＰＳ＿ＭＡＧ［７：０］の極性を識別するのに用いられる。デジタル移相器１１００が固定モードで構成される場合、ＰＳ＿ＳＩＧＮ制御信号は用いられない。ＰＳ＿ＳＩＧＮ信号が（負の極性を示す）論理「１」状態を有する場合、ＰＳ＿ＭＡＧ［７：０］信号は論理０値を有することができない。なぜなら、ＰＳ＿ＭＡＧ［７：０］信号は、この実施例では、２の補数で表わされるためである。
【００８１】
すべての４つの遅延線７１０＿１−７１０＿４が１つの周期全体を発生する必要がある、デジタル移相器１００が低周波クロック信号に応答して動作する場合、ＨＦ＿ＭＯＤＥ制御信号は論理「０」値に設定される。これと反対に、１つの周期全体を発生するには２つの遅延線７１０＿１および７１０＿３のみで十分である、デジタル移相器１１００が高周波クロック信号に応答して動作する場合、ＨＦ＿ＭＯＤＥ制御信号は論理「１」値に設定される。ＨＦ＿ＭＯＤＥ制御信号は、低周波モード定数ＬＦＣ［７：０］または高周波モード定数ＨＦＣ［７：０］を選択するのに用いられる。
【００８２】
ＣＦＧ信号が論理「１」値を有しかつ遅延線７１０＿１−７１０＿４のタップ／トリム設定のすべてが０に設定される場合、低周波モード定数ＬＦＣ［７：０］は、クロック移相器３５０（図７）にある遅延チェーン（ｄｅｌａｙ ｃｈａｉｎ）を通してトリム単位で信号経路のオーバーヘッドを表わす。
【００８３】
同様に、ＣＦＧ信号が論理「０」値を有しかつ遅延線７１０＿１および７１０＿３のタップ／トリム設定のすべてが０に設定される場合、高周波モード定数ＨＦＣ［７：０］は、クロック移相器３５０（図７）の中にある遅延チェーンを通してトリム単位で信号経路のオーバーヘッドを表わす。低周波モード定数ＬＦＣ［７：０］および高周波モード定数ＨＦＣ［７：０］は、記載の実施例ではＳｐｉｃｄシミュレーションによって定められる。
【００８４】
上述の定数が設定された後、ＲＥＳＥＴ信号がアサートされ、それにより、アップ／ダウンカウンタ１３１１を、遅延線１３０４の０タップ／トリム遅延に対応する値にリセットする。遅延線３１０も、０タップ／トリム遅延に対応する値に設定される。これらの設定は、クロック移相器３５０がロック状態を達成した後まで維持される。より具体的には、ＲＥＦ＿ＣＬＫ信号はデジタル移相器１１００および遅延線３１０を通して伝達され、（Ｄ＿ＣＬＫ信号として）クロック移相器３５０に与えられる。応答して、クロック移相器３５０は、図７と関連して上述された態様で動作して、ＲＥＦ＿ＣＬＫ信号に対してロック状態を達成する。留意すべきなのは、デジタル移相器１１００および遅延線３１０は、ＲＥＦ＿ＣＬＫ信号を用いてクロック移相器３５０がロックしている間は、それらの遅延線を調節しないようにされることである。クロック移相器３５０がロック状態を達成した後、遅延線７１０＿３のタップ／トリム設定は、基準クロック信号ＲＥＦ＿ＣＬＫの周期の１／４（低周波モード）または１／２（高周波モード）のいずれかを表わす。この状態の終わりに、遅延線７１０＿３のタップ／トリム設定は、ＴＡＰ＿ＴＲＩＭ［８：０］信号として移相制御論理１３１０に与えられる。ＲＥＳＥＴ信号は、クロック移相器３５０がロックされた後にデアサートされる。
【００８５】
ＲＥＳＥＴ信号がデアサートされた後、デジタル移相器１１００は遅延線１３０４を調節することを許される。しかしながら、デジタル移相器１１００が遅延線１３０４を調節している間、クロック移相器３５０および遅延線３１０はそれらの遅延線を調節しないようにされる。デジタル移相器１１００はカウンタ１３１１を増分して、５１２タップ／トリム遅延線１３０４の初期設定を与える。５１２タップ／トリム遅延線１３０４の初期設定は、ＴＡＰ＿ＴＲＩＭ［８：０］信号ならびにＰＳ＿ＳＩＧＮおよびＰＳ＿ＭＡＧ［６：０］値の関数として計算される。アップ／ダウンカウンタ１３１１は、このカウンタ１３１１のカウントが計算された初期設定に一致するまで増分（または減分）される。このカウントは、バイナリ−グレイコード変換器１３０５を通して５１２タップ／トリム遅延線１３０４にそのまま伝えられる。バイナリ−グレイコード変換器は、同一人に所有され、同時係属中の米国特許出願連続番号第０９／１０２，７０４号により詳細に記載される。
【００８６】
より具体的には、５１２タップ／トリム遅延線１３０４の初期設定は、１周期当りの等価タップ／トリム（ＥＴＴ／Ｐ）をまず定めることによって定められる。低周波モードについて、ＥＴＴ／Ｐは以下の式によって定められる。
【００８７】
ＥＴＴ／Ｐ＝（４×（ＴＡＰ＿ＴＲＩＭ［８：０］））＋ＬＦＣ［７：０］　　（６）
高周波モードについて、ＥＴＴ／Ｐは以下の式によって定められる。
【００８８】
ＥＴＴ／Ｐ＝（２×（ＴＡＰ＿ＴＲＩＭ［８：０］））＋ＨＦＣ［７：０］　　（７）
次に、５１２タップ／トリム遅延線１３０４の初期設定を以下の態様でＥＴＴ／Ｐ値から定める。動作の第１および第２の固定モードについて、５１２タップ／トリム遅延線１３０４の初期タップ／トリム設定は以下のものに等しい。
【００８９】
（ＰＳ＿ＭＡＧ［７：０］／２５６）×ＥＴＴ／Ｐ　　（８）
動作の第１および第２の可変モードについて、５１２タップ／トリム遅延線１３０４の初期タップ／トリム設定は以下のものに等しい。
【００９０】
２５６＋（（ＰＳ＿ＭＡＧ［７：０］／２５６）×ＥＴＴ／Ｐ）　　（９）
ＰＳ＿ＳＩＧＮ＝０の場合　または
２５６−（（ＰＳ＿ＭＡＧ［７：０］／２５６）×ＥＴＴ／Ｐ）　　（１０）
ＰＳ＿ＳＩＧＮ＝１の場合。
【００９１】
デジタル移相器１１００には遅延線１３０４が１本しかないため、ＰＳ＿ＭＡＧ［７：０］／２５６の最大値は、低周波および高周波モードについて、それぞれ最長周期の約１／４および１／２未満である。
【００９２】
５１２タップ／トリム遅延線１３０４の初期タップ／トリム設定が設定された後、デジタル移相器１１００およびクロック移相器３５０は、一時的にそれらの遅延線を調節しないようにされる。このとき、遅延線３１０が解放されることによって遅延線３１０を調節できるようになり、ＰＳ＿ＲＥＦ＿ＣＬＫとＰＳ＿Ｓ＿ＣＬＫ信号とが同期される。すなわち、遅延線３１０はロック状態を達成できるようになる。このとき、Ｓ＿ＣＬＫおよびＲＥＦ＿ＣＬＫ信号は、５１２タップ／トリム遅延線１３０４が導入する遅延に対応するスキューを呈する。一般的に、処理は上述の態様で進むので、次の状態の間、クロック移相器３５０は、デジタル移相器１１００中の遅延線１３０４および遅延線３１０がそれらの以前に定められた値で保持される間、ロックすることができる。次の状態の間、デジタル移相器１１００の遅延線１３０４は、クロック移相器３５０中の遅延線および遅延線３１０がそれらの以前に定められた値で保持される間、（以前の状態の間にクロック移相器３５０によって定められたＴＡＰ＿ＴＲＩＭ［８：０］信号を用いて）ロックすることができる。次の状態の間、遅延線３１０は、デジタル移相器１１００の遅延線１３０４およびクロック移相器３５０の遅延線がそれらの以前に定められた値で保持される間、ロックすることができる。遅延線３１０、クロック移相器３５０およびデジタル移相器１１００のうち１つだけがいずれかのある時間にそれらの遅延線を調節するのを許容することにより、遅延線３１０と、クロック移相器３５０と、デジタル移相器１１００との間での競合を防止する。
【００９３】
上述のように、５１２タップ／トリム遅延線１３０４のタップ／トリム設定は、クロック移相器３５０の遅延線７１０＿３が与える現在のＴＡＰ＿ＴＲＩＭ［８：０］値を用いて周期的に再計算される。新たなＴＡＰ＿ＴＲＩＭ［８：０］値が、古いＴＡＰ＿ＴＲＩＭ［８：０］値よりも大きいか、それと同じか、またはそれよりも小さいかに依存して、アップ／ダウンカウンタ１３１１は、それぞれ、増分されるか、不変であるか、または減分される。上述のように、遅延ロックループマネージャ（図示せず）により、５１２タップ／トリム遅延線１３０４内で実現されるトリム変更によって一時的に延長または短縮されるサイクルで遅延線３１０およびクロック移相器３５０が位相をまったくチェックしないことが確実になる。
【００９４】
遅延線１３０４のタップ／トリム設定は、ユーザインターフェイス１３２０を介して遅延ロックループ４００のユーザによる修正も可能である。ユーザインターフェイス１３２０は、位相インクリメント／デクリメント信号ＰＳＩＮＣＤＥＣ、移相イネーブル信号ＰＳＥＮ、移相クロック信号ＰＳＣＬＫおよび移相完了信号ＰＳＤＯＮＥを含み、これらは移相制御論理１３１０に与えられる。ＰＳＣＬＫ信号はＰＳ＿ＤＬＹ＿ＯＵＴクロック信号とは異なるため、移相制御論理１３１０内でこれら２つのクロック領域の調整が必要である。ＰＳＥＮ信号はＰＳＣＬＫ信号の１サイクルの間ハイでアサートされる。このサイクルと同時にまたはこのサイクルの前に、ＰＳＩＮＣＤＥＣ信号がハイまたはローでアサートされ、それにより、式（８）、（９）または（１０）の分数の分子がそれぞれ１だけ増減される。アップ／ダウンカウンタ１３１１のカウント値の変更を保証するのに分子の増減で十分である場合、この変更が実現される。デジタル移相器１１００が増減動作を完了すると、移相制御論理１３１０は、ＰＳＣＬＫ信号の１サイクルの間ＰＳＤＯＮＥ信号をアサートし、それにより、遅延線１３０４のタップ／トリム設定を再び修正可能であることをユーザに示す。
【００９５】
図１５は、移相制御論理１３１０をより詳細に図示するブロック図である。記載の実施例では、移相制御論理１３１０は、マルチプレクサ１５０１−１５０６、アップ／ダウン符号付カウンタ１５１１、レジスタＭ０−Ｍ１、加算器１５３１、バイアス加算器／減算器１５３２、コンパレータブロック１５３３、積レジスタ１５４１、ＯＲゲート１５４２、ＡＮＤゲート１５４３、制御ブロック１５５０およびアップ／ダウンカウンタ１３１１を含む。
【００９６】
移相制御論理１３１０は数理演算を行ない、ＴＡＰ＿ＴＲＩＭ［８：０］、ＬＦＣ［７：０］、ＨＦＣ［７：０］、ＰＳ＿ＳＩＧＮおよびＰＳ＿ＭＡＧ［７：０］信号をＰＳ＿ＴＴ［８：０］値に変換し、これにより、遅延線１３０４が導入する移相遅延はクロック周期の所望の分数部分となる。移相制御論理１３１０は、動的位相調節を可能にするユーザインターフェイス１３２０およびＤＬＬコントロール１３１２へのインターフェイスも含む。
【００９７】
ＤＬＬコントロール１３１２は、移相制御論理１３１０がいつＰＳ＿ＴＴ［８：０］信号を変更してよいかを指定する。ＤＬＬコントロール１３１２は、ＧＯ信号（ＤＬＬコントロール１３１２からの要求）とＤＯＮＥ信号（移相制御論理１３１０からの応答）との間の非同期４波面ハンドシェイクサイクルでこれを行なう。
【００９８】
ＲＥＳＥＴ信号の後にアサートされる最初のＧＯ信号は、ＰＳ＿ＴＴ［８：０］信号を０から正しい初期設定に増分させる。その後のサイクルで、ＰＳ＿ＴＴ［８：０］信号は、正しい遅延（すなわち、ＲＥＦ＿ＣＬＫ周期の現在指定される分数部分）を維持するため、不変であるか、増大されるかまたは低減される。
【００９９】
移相制御論理１３１０の１次ステートマシンは、ＤＬＬコントロール１３１２からＧＯ信号を受けるまでは休止したままである。ＧＯ信号が取込まれ、ローカルクロック信号に同期された後で、この主ステートマシンを用いて、上に与えられた式（６）−（１０）ごとに現在のＰＳ＿ＴＴ［８：０］を計算する。計算およびＰＳ＿ＴＴ更新が完了すると、ＤＯＮＥ信号が活性化され、動作が完了したことをＤＬＬコントロール１３１２に知らせる。１次ステートマシンが始動した後、特に他に注記されなければ、コントロールは１クロックサイクル後に次の状態に進む。１次ステートマシンのさまざまな状態をここに記載する。
【０１００】
ＩＤＬＥ状態の間、ＰＳ＿ＳＩＧＮおよびＰＳ＿ＭＡＧ［７：０］信号がアップ／ダウン符号付カウンタ１５１１にロードされる。符号付カウンタ１５１１はＳＩＧＮ信号としてＰＳ＿ＳＩＧＮ信号を与え、ＰＳ［７：０］信号としてＰＳ＿ＭＡＧ［７：０］信号を与える。ＰＳ［７：０］信号はレジスタＭ０にロードされる。
【０１０１】
さらに、ＨＦ＿ＭＯＤＥ信号は、ＨＦＣ［７：０］値またはＬＦＣ［７：０］値のいずれかをマルチプレクサ１５０１を通して伝達する。記載の例では、ＨＦ＿ＭＯＤＥ信号は論理「０」値（低周波モード）を有するため、ＬＦＣ［７：０］値を通過させる。マルチプレクサ１５０２、１５０３および１５０４は、マルチプレクサ１５０１の出力からレジスタＭ１へＬＦＣ［７：０］値を通過させるように制御される。ＬＦＣ［７：０］値はレジスタＭ１にロードされ、それによりＩＤＬＥ状態を完了する。
【０１０２】
次に、１次ステートマシンはＭ１＿ＴＯ＿ＰＲＯＤ状態に入る。ここで、レジスタＭ１の内容が積レジスタ１５４１に転送される。留意すべきなのは、積レジスタ１５４１はまずリセットされて、論理０値を記憶することである。加算器１５３１はまず（加算器１５３１のＢ入力端子上の）この初期０値を（加算器１５３１のＡ入力端子上の）レジスタＭ１の内容に加算する。結果（すなわちＬＦＣ［７：０］定数）は積レジスタ１５４１にロードされ、それにより、Ｍ１＿ＴＯ＿ＰＲＯＤ状態を完了する。
【０１０３】
次に、１次ステートマシンはＴＡＰ＿ＴＲＩＭ＿ＴＯ＿Ｍ１状態に入る。ここで、ＴＡＰ＿ＴＲＩＭ［８：０］信号はレジスタＭ１にロードされる。主ステートマシンはマルチプレクサ１５０２−１５０４を制御して、ＴＡＰ＿ＴＲＩＭ［８：０］信号をレジスタＭ１に伝達する。
【０１０４】
次に、１次ステートマシンはＳＨＩＦＴ１状態に入る。ここで、ＴＡＰ＿ＴＲＩＭ［８：０］信号は２で乗算される。これは、レジスタＭ１の出力からマルチプレクサ１５０６の「１」入力端子にＴＡＰ＿ＴＲＩＭ［８：０］信号を伝達することによって達成される。この経路はＴＡＰ＿ＴＲＩＭ［８：０］信号を１ビットだけ左にシフトし、それにより、実質的にＴＡＰ＿ＴＲＩＭ［８：０］信号を２で乗算する。これは、式（７）に上述される２倍関数に対応する。シフトされたＴＡＰ＿ＴＲＩＭ［８：０］信号は、マルチプレクサ１５０６、１５０３および１５０４を通して伝達され、レジスタＭ１に再ロードされる。
【０１０５】
ＨＦ＿ＭＯＤＥ信号が論理「０」状態（すなわち低周波モード）を有する場合、１次ステートマシンはＳＨＩＦＴ２状態に入る。ここで、ＴＡＰ＿ＴＲＩＭ［８：０］信号は再び２で乗算される（それにより、式（６）が必要とする、４倍関数を与える）。ＳＨＩＦＴ２状態の２での乗算演算は、ＳＨＩＦＴ１状態の２での乗算演算と同じ態様で行なわれる。ＨＦ＿ＭＯＤＥ信号が論理「１」状態（すなわち高周波モード）を有する場合、１次ステートマシンはＳＨＩＦＴ２状態をスキップする。
【０１０６】
次に、１次ステートマシンはＥＴＴＰ＿ＴＯ＿Ｍ１状態に入る。ここで、レジスタＭ１に記憶された、シフトされたＴＡＰ＿ＴＲＩＭ［８：０］信号が、積レジスタ１５４１に記憶されたＬＦＣ［７：０］定数に加算され、それにより、ＥＴＴ／Ｐ値を生じる。これを達成するため、加算器１５３１は、レジスタＭ１の内容（すなわち、シフトされたＴＡＰ＿ＴＲＩＭ［８：０］値）と積レジスタ１５４１の内容（すなわち、ＬＦＣ［７：０］定数）とを加算するように制御される。この結果（すなわちＥＴＴ／Ｐ値）はマルチプレクサ１５０４を通して伝達され、レジスタＭ１にロードされる。
【０１０７】
次に、１次ステートマシンはＲＳＴ＿ＰＲＯＤ状態に入る。ここで、積レジスタ１５４１の内容が０値にリセットされる。
【０１０８】
次に、１次ステートマシンはＭＵＬＴＩＰＬＹ状態に入る。ここで、レジスタＭ１に記憶されたＥＴＴ／Ｐ値は、レジスタＭ０に記憶されたＰＳ［７：０］値で乗算される。１９ビット加算器１５３１は、反復加算およびシフト法を用いてこれらの値を乗算するのに用いられる。したがって、加算器１５３１はまずＥＴＴ／Ｐ値に０を加算し、それにより、まず積レジスタ１５４１の入力端子にＥＴＴ／Ｐ値が与えられる。このとき、ＰＳ［０］ビットが積レジスタ１５４１のロード端子に与えられる。ＰＳ［０］ビットが論理「１」値を有する場合、ＥＴＴ／Ｐ値が積レジスタ１５４１にロードされる。ＰＳ［０］ビットが論理「０」値を有する場合、ＥＴＴ／Ｐ値は積レジスタ１５４１にはロードされない（すなわち、積レジスタ１５４１は０値を記憶し続ける）。積レジスタ１５４１の内容は、Ｐ［１８：０］信号として加算器１５３１のＢ入力端子に与えられる。
【０１０９】
この最初の反復の後、ＰＳ［７：０］値は１ビットだけ右にシフトされ、これにより、レジスタＭ０は、積レジスタ１５４１のロード入力端子にＰＳ［１］ビットを与える。また、第１の反復の後に、レジスタＭ１に記憶されたＥＴＴ／Ｐ値は、マルチプレクサ１５０６およびマルチプレクサ１５０３−１５０４の左シフト入力端子を通してこの値を伝達することにより、１ビットだけ左にシフトされる。この左シフトされたＥＴＴ／Ｐ値がレジスタＭ１にロードされる。次に加算器１５３１は、左シフトされたＥＴＴ／Ｐ値と積レジスタ１５４１との内容との合計に等しい出力を与える。ＰＳ［１］ビットが論理「１」値を有する場合、加算器１５３１の出力は積レジスタ１５４１にロードされる。ＰＳ［１］ビットが論理「０」値を有する場合、加算器１５３１の出力は積レジスタ１５４１にはロードされず、積レジスタ１５４１の内容は不変のままである。
【０１１０】
処理は繰返され、各々の反復の際、レジスタＭ１に記憶されたＥＴＴ／Ｐ値は左シフトされ、レジスタＭ０中のＰＳ［７：０］信号は右シフトされる。ビットＭ０［７：１］がすべて論理「０」値を有するとき、この処理が完了する。このとき、積レジスタ１５４１は、ＥＴＴ／Ｐ×ＰＳ＿ＭＡＧに等しい値を保持する（式（８）、（９）、（１０）を参照）。積レジスタ１５４１が与えるビットＰ［１８：１７］のいずれか１つが論理「１」値を有する場合、オーバーフロー条件が存在する。これらの条件下では、ＯＲゲート１５４２は論理ハイのＯＶＥＲＦＬＯＷ信号を与え、積レジスタ１５４１は、ＭＵＬＴＩＰＬＹ状態から出るまで状態を変更しないようにされる。
【０１１１】
ＭＵＬＴＩＰＬＹ状態が完了した後、１次ステートマシンはＰＡＳＳ状態に入る。ＰＡＳＳ状態の間、バイアス加算器／減算器１５３２は、加算または減算演算を完了する時間を許される。積レジスタ１５４１のビットＰ［１６：８］はバイアス加算器／減算器１５３２の「Ａ」入力端子に与えられ、それにより、積レジスタ１５４１の内容を８ビットだけ右シフトする。これは、積レジスタの内容を２５６で実質的に除算する（式（８）、（９）、（１０）参照）。バイアス加算器／減算器１５３２の「Ｂ」入力端子は、「０」（ＣＥＮＴＥＲＥＤ＝０の場合）または２５６（ＣＥＮＴＥＲＥＤ＝１の場合）のいずれかの値を受けるように結合される。ＡＮＤゲート１５４３が論理「０」出力信号を与える場合、バイアス加算器／減算器１５３２は加算（Ｂ＋Ａ）を行なう。これと反対に、ＡＮＤゲート１５４３が論理「１」出力信号を与える場合、バイアス加算器／減算器１５３２は減算（Ｂ−Ａ）を行なう。遅延ロックループ４００が可変モードで構成される場合（ＣＥＮＴＥＲＥＤ＝１）、ＡＮＤゲート１５４３は論理「１」信号を与えるのみであり、アップ／ダウン符号付カウンタ１５１１は負の値（ＳＩＧＮ＝１）を有する。バイアス加算器／減算器１５３２のビットＲ［９］が論理「１」値を有する場合、ＯＲゲート１５４２はＯＶＥＲＦＬＯＷ信号をアサートし、それにより、オーバーフロー条件が存在することを示す。ＯＶＥＲＦＬＯＷ信号がアサートされない限り、バイアス加算器／減算器１５３２が与える結果Ｒ［８：０］は所望のＰＳ＿ＴＴ［８：０］信号を表わす。
【０１１２】
留意すべきなのは、ＯＶＥＲＦＬＯＷ信号が以下のいずれかによって設定され得ることである。すなわち、（ａ）積レジスタ１５４１が与える値が０以上１ＦＦＦＦ以下でない。（ｂ）バイアス加算器／減算器１５３２のＲ［８：０］出力は０以上１ＦＦ以下でない。（ｃ）タップ／トリムカウンタ１３１１は、選択された方向で変更されるとラップする。（ｄ）アップ／ダウンカウンタ１５１１は、選択された方向で変更されるとラップする。
【０１１３】
ＰＡＳＳ状態が完了した後、１次ステートマシンはＡＤＪＵＳＴ＿ＰＳＴＴ状態に入る。この状態で、ＰＳ＿ＴＴ［８：０］信号は、バイアス加算器／減算器１５３２が与える結果Ｒ［８：０］と等しくなるように設定される。コンパレータ１５３３の「Ａ」入力端子は、バイアス加算器／減算器の結果Ｒ［８：０］を受けるように結合される。コンパレータ１５３３の「Ｂ」入力端子は、アップ／ダウンカウンタ１３１１からＰＳ＿ＴＴ［８：０］信号を受けるように結合される。Ｒ［８：０］信号がＰＳ＿ＴＴ［８：０］信号に等しくない場合、コンパレータ１５３３は、アップ／ダウンカウンタ１３１１のクロックイネーブル入力端子（ＣＥ）に論理ハイの信号を与え、それにより、アップ／ダウンカウンタ１３１１をイネーブルする。また、ＰＳ＿ＴＴ［８：０］信号がＲ［８：０］信号よりも小さい場合、コンパレータ１５３３は、アップ／ダウンカウンタ１３１１のＵＰ端子に論理ハイの信号を与える。これと反対に、ＰＳ＿ＴＴ［８：０］信号がＲ［８：０］信号よりも大きいかまたはそれに等しい場合、論理ブロック１５３３は、アップ／ダウンカウンタ１３１１のＵＰ端子に論理ローの信号を与える。ＵＰ端子が論理「１」信号を受けると、アップ／ダウンカウンタ１３１１は１だけ増分され、ＵＰ端子が論理「０」信号を受けると、これは１だけ減分される。ＲＥＳＥＴの際、アップ／ダウンカウンタ１３１１は論理０値にリセットされる。その結果、アップ／ダウンカウンタ１３１１は、ＰＳ＿ＴＴ［８：０］値がＲ［８：０］値と等しくなるまで（またはオーバーフローが起こるまで）ＰＳ＿ＴＴ［８：０］を調節する。ＰＳ＿ＴＴ［８：０］信号がＲ［８：０］信号に等しいかまたはＯＶＥＲＦＬＯＷが真であると、制御論理１５５０はＤＯＮＥ信号を設定する。制御論理１５５０は、ＤＯＮＥ信号がＲＥＳＥＴの後に初めてアサートされるときにＰＳ＿ＬＯＣＫＥＤ信号を設定する。ＰＳ＿ＬＯＣＫＥＤ信号は、ＤＬＬコントロール１３１２に、移相論理１３１０が適切に初期化されたことを知らせる。例外はロッキングプロセスの間である。この場合、ＯＶＥＲＦＬＯＷが真であればＤＯＮＥ信号は設定されず、したがって、ＰＳ＿ＬＯＣＫＥＤ信号も設定されない。
【０１１４】
次に、主ステートマシンはＷＴ＿ＧＯＮＯＴ状態に入る。ここで、ステートマシンは、ＧＯ信号が不活性になるまで待機し、次にＩＤＬＥ状態に入る。
【０１１５】
通常動作の間の移相に対する動的変更（すなわち、式（８）、（９）、（１０）の分数の分子）を許すため、外部ユーザインターフェイス１３２０を設ける。ユーザは分数の分子を増減し得る。可変モードでは、分数の分子は、正からゼロを通って負におよびその逆に交差し得る。外部ユーザインターフェイス１３２０は外部クロック信号ＰＳＣＬＫと同期する。移相制御回路１３１０のクロックされた素子の残りは、ＰＳ＿ＤＬＹ＿ＯＵＴクロック信号によってクロックされることに留意されたい。モジュールは標準的な技術を用いて、ＰＳＣＬＫ領域からＰＳ＿ＤＬＹ＿ＯＵＴクロック領域へおよびその逆に交差する。
【０１１６】
第２のステートマシン、すなわち動的位相変更（ＤＰＳ）ステートマシンはユーザインターフェイス１３２０を制御する。ＰＳ＿ＤＬＹ＿ＯＵＴクロック領域を走り、ＤＰＳステートマシンは、主ステートマシンが符号付アップ／ダウンカウンタ１５１１を用いていないときにしかこのカウンタに変更が加えられないのを確実にする。ＤＰＳステートマシンが始動した後、以下の説明で特に注記されなければ、コントロールは１クロックサイクル後に次の状態に進む。
【０１１７】
ＤＰＳステートマシンはＤＰＳ＿ＩＤＬＥ状態で始動する。ここで、ステートマシンはＰＳＥＮ信号がアサートされるのを待つ。（ＰＳＣＬＫ信号によってクロックされたものとして）ＰＳＥＮ信号を検出すると、ＤＰＳステートマシンは次の状態に進む。しかしながら、論理的不連続性を回避するため、主ステートマシンがＩＤＬＥ状態にない場合は、ＤＰＳ＿ＩＤＬＥ状態から出ることはできない。
【０１１８】
次に、ＤＰＳステートマシンはＤＰＳ＿ＣＮＴＲ状態に入る。ここで、取込まれたＰＳＩＮＣＤＥＣ信号が論理「１」値を有する場合、カウンタ１５１１はインクリメントされ、取込まれたＰＳＩＮＣＤＥＣ信号が論理「０」値を有する場合、これはデクリメントされる。
【０１１９】
次に、ＤＰＳステートマシンはＤＰＳ＿Ｗ＿ＡＤＪＵＳＴ＿ＰＳＴＴ状態に入る。ここで、ＤＰＳステートマシンは、主ステートマシンが対応の調節サイクルを完了するまで待機する。一次状態ＡＤＪＵＳＴ＿ＰＳＴＴのための終了条件が真になるまで、ＤＰＳステートマシンはこの状態にとどまる。
【０１２０】
次に、ＤＰＳステートマシンはＤＰＳ＿ＳＥＴＤＯＮＥ状態に入る。ここで、（ＰＳＣＬＫ領域に結合される）ＰＳＤＯＮＥ信号が設定される。アサートされたＰＳＤＯＮＥ信号は、要求された位相変更が完了したことをユーザに知らせる。次に処理はＤＰＳ＿ＩＤＬＥ状態に戻る。
【０１２１】
以上のように、デジタル移相器１１００は、ＲＥＦ＿ＣＬＫとＳ＿ＣＬＫ信号との間の遅延を正確に修正することができる。この動作は、低周波および高周波信号ならびに温度変化を補うように制御される。有利には、自動的におよびユーザコントロールにより位相を修正可能である。
【０１２２】
図１６は、この発明の別の実施例に従うデジタルスペクトル拡散（ＤＳＳ）回路１６００のブロック図である。ＤＳＳ回路１６００は、アップ／ダウンカウンタ１３１１とバイナリ−グレイ変換回路１３０５（図１３を参照）との間に結合される。アップ／ダウンカウンタ１３１１とＤＳＳ回路１６００との両者はＰＳ＿ＤＬＹ＿ＯＵＴ信号によってクロックされる。一般的に、ＤＳＳ回路１６００は、予め定められた小さな値をＰＳ＿ＴＴ［８：０］信号に加算するかまたは減算して、ＪＯＩＮＴ＿ＴＴ［８：０］信号を発生するように構成され得る。この場合、ＤＳＳ回路１６００は拡散スペクトルモードにある。拡散スペクトルモードでは、ＪＯＩＮＴ＿ＴＴ［８：０］信号は、ＰＳ＿ＤＬＹ＿ＯＵＴ信号のクロック周期において小さな変化を生じさせる。
【０１２３】
ＤＳＳ回路１６００は、拡散スペクトルモードをディスエーブルするようにも構成され得るので、ＰＳ＿ＴＴ［８：０］信号は変更されずにＤＳＳ回路１６００を通して伝送される。これをＤＳＳバイパスモードと称する。
【０１２４】
図１７ＡはＤＳＳバイパスモードを図示する。ここで、ＰＳ＿ＤＬＹ＿ＯＵＴ信号は周波数１００ＭＨｚおよびエネルギＸを有する。チップの電磁放出を定めるため、ＦＣＣは特定の幅（たとえば１ＭＨｚ）を有するウインドウ１７０１を用いる。ＰＳ＿ＤＬＹ＿ＯＵＴ信号は単一の周波数を有するため、１ＭＨｚウインドウ１７０１はＰＳ＿ＤＬＹ＿ＯＵＴ信号のエネルギＸのすべてを捕捉する。
【０１２５】
図１７Ｂは、ＤＳＳ回路１６００のスペクトル拡散モードのうち１つを図示する。ここで、ＰＳ＿ＤＬＹ＿ＯＵＴ信号は、約９８、９８．５、９９、９９．５、１００、１００．５、１０１、１０１．５および１０２ＭＨｚの周波数を呈するように制御される。これらの周波数の各々は、時間の１／９しか存在しないため、ＰＳ＿ＤＬＹ＿ＯＵＴ信号は、これらの周波数の各々において１／９Ｘのエネルギを有する。その結果、１ＭＨｚウインドウ１７０１は、いずれの時間においても９つの周波数のうち３つしか捕捉しない。その結果、１ＭＨｚウインドウが検出するエネルギは最大値１／３Ｘを有する。これは、バイパスモードに対するＥＭＩエネルギの大幅な低減を表わす。ＰＳ＿ＤＬＹ＿ＯＵＴ信号の基本周波数が変化するにつれ、１ＭＨｚウインドウ内に存在する周波数の数が変化し得る。
【０１２６】
図１８は、この発明の１つの実施例に従うＤＳＳ回路１６００の回路図である。ＤＳＳ回路１６００は、パターン発生器１８０１、符号付加算器１８０２、パイプラインレジスタ１８０３、５ビットアップカウンタ１８０４、Ｄフリップフロップ１８０５−１８０６、インバータ１８０７、ＯＲゲート１８０８およびＮＡＮＤゲート１８０９を含む。ＤＳＳ回路１６００の素子はＰＳ＿ＤＬＹ＿ＯＵＴ信号によってクロックされる。
【０１２７】
ＤＳＳ回路１６００をイネーブルするため、コンフィギュレーションメモリビットは、論理ローのＥＮ＿ＤＳＳ♯信号を記憶するようにプログラムされ、それにより、遅延ロックループ４００の通常動作の間にＤＳＳ回路１６００を用い得るか否かをユーザが選択できるようにする。ユーザがＤＳＳ回路１６００を用いたい場合、ユーザは、論理ハイのＤＳＳ＿ＥＮ信号もＮＡＮＤゲート１８０９に与えなければならない。このときＲＥＳＥＴ信号はハイでアサートされ、これにより、ＯＲゲート１８０８が論理ハイの信号を与えてパターン発生器１８０１をクリアし、フリップフロップ１８０５をクリアし、かつ、５ビットアップカウンタ１８０４を値「１００００」（すなわち二進法の１６）に非同期に設定する。
【０１２８】
まず、遅延ロックループ４００はロックされない（すなわち、ＤＬＬ＿ＬＯＣＫＥＤはローである）。その結果、ＮＡＮＤゲートは論理「１」値を与え、これはフリップフロップ１８０５にロードされる。この論理「１」の値により、ＯＲゲート１８０８は論理「１」出力値を与え、それにより、パターン発生器１８０１をクリアされた状態に維持する。このとき、パターン発生器１８０１は、値０を有するトリム信号ｔ［９：０］を与える。その結果、アップ／ダウンカウンタ１３１１が与えるＰＳ＿ＴＴ［８：０］信号は、不変のまま加算器１８０２およびパイプラインレジスタ１８０３を通る。これは、遅延ロックループ４００からＤＳＳ回路１６００を実質的に取除く。
【０１２９】
遅延ロックループ４００がロックされた後、ＤＬＬＳ＿ＬＯＣＫＥＤ信号は論理ハイ値に遷移する。応答して、ＮＡＮＤゲート１８０９は論理「０」出力信号を与える。この論理「０」信号は、ＰＳ＿ＤＬＹ＿ＯＵＴ信号の次の立上がりエッジでフリップフロップ１８０５にラッチされる。その結果、ＯＲゲート１８０８は論理「０」信号を与え、これは、パターン発生器１８０１、５ビットアップカウンタ１８０４およびフリップフロップ１８０５を解放する。このとき、パターン発生器１８０１がイネーブルされ、予め定められたパターンを生成する。ＳＰＲＥＡＤＳＥＬ［３：０］信号によって特定のパターンが選択される。１つの実施例では、パターン発生器１８０１は、２拡散、４拡散、６拡散、８拡散、１６拡散、３２拡散および６４拡散構成を生じるためのパターンを生成することができる。この例では、ＳＰＲＥＡＤＳＥＬ［３：０］信号は、８拡散構成のためのパターンを与えるように選択される。
【０１３０】
述べられた実施例では、アップ／ダウンカウンタ１３１１の内容が変更されているときに、アップ／ダウンカウンタ１３１１はＣＨＡＮＧＥ＿ＰＳ信号をアサートする。ＣＨＡＮＧＥ＿ＰＳ信号がアサートされると、パターン発生器１８０１の出力ｔ［９：０］は変化しないようにされ、それにより、パターン発生器１８０１とアップ／ダウンカウンタ１３１１との間の競合を回避する。
【０１３１】
一般的に、パターン発生器は加算器１８０２のＡ入力端子にトリム値ｔ［９：０］を与え、カウンタ１３１１は加算器１８０２のＢ入力端子にＰＳ＿ＴＴ［８：０］信号を与える。留意すべきなのは、論理「０」値を有するＰＳ＿ＴＴ［９］ビットがＰＳ＿ＴＴ［８：０］信号に連結されることである。また、留意すべきなのは、ビットｔ［９：４］がｔ［３］と等しくなるように設定されることである。８拡散パターンでは、トリム値ｔ［９：０］は、０、＋１、＋２、−１および−２の値を有し得る。
【０１３２】
加算器１８０２は、ＰＳ＿ＴＴ［９：０］とｔ［９：０］信号との符号付加算を行ない、それにより、サム信号ｓ［９：０］を与える。サムビットｓ［９］が論理「０」値を有する限り、サム値ｓ［８：０］は５１２タップ遅延線１３０４の動作範囲内にある。論理「０」サムビットｓ［９］は、パイプラインレジスタ１８０３がｓ［８：０］信号をラッチできるようにする。次に、パイプラインレジスタ１８０３は、ＰＳ＿ＴＡＰ＿ＴＲＩＭ［８：０］信号としてｓ［８：０］をバイナリ−グレイデコーダ１３０５に伝送する。
【０１３３】
サムビットｓ［９］が値「１」を有する場合、パイプラインレジスタ１８０３はディスエーブルされ、対応のｓ［８：０］信号をラッチしない。論理「１」のｓ［９］ビットはＰＳ＿ＤＬＹ＿ＯＵＴ信号によってフリップフロップ１８０５にクロックされ、かつ、５ビットアップカウンタ１８０４の同期入力端子ＳＩ（６）に与えられる。ＰＳ＿ＤＬＹ＿ＯＵＴ信号がハイでアサートされると、５ビットアップカウンタ１８０４は値「００１１０」に設定される。
【０１３４】
留意すべきなのは、値「００１１０」でカウンタ１８０４をロードする前に、カウンタ１８０４が値「１００００」に設定されたことである。カウンタのビット［４］（すなわち、「１００００」の「１」ビット）はインバータ１８０７に与えられる。次に、インバータ１８０７は、５ビットアップカウンタ１８０４のイネーブル入力（ＣＥ）に論理「０」ビットを与える。その結果、５ビットアップカウンタ１８０４は、それが「００１１０」値でロードされるまで実質的にディスエーブルされる。インバータ１８０７の出力はＤＳＳ＿ＯＶＥＲＦＬＯＷ信号としても用いられる。
【０１３５】
「００１１０」値が５ビットアップカウンタ１８０４にロードされた後、カウンタのビット［４］は論理「０」状態を有する。その結果、ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号がハイでアサートされ、５ビットアップカウンタ１８０４がイネーブルされる。ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号が一旦論理ハイ状態に設定されると、この信号は、ＰＳ＿ＤＬＹ＿ＯＵＴ信号の少なくとも１０サイクルの間、論理ハイ状態にとどまる。ｓ［９］信号が論理「０」値に遷移して戻れば、ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号は論理ロー値にリセットされ、ＰＳ＿ＤＬＹ＿ＯＵＴ信号の連続１０サイクルの間、論理「０」値にとどまる。ｓ［９］信号が論理「０」値に遷移した後、カウンタ１８０４はカウントアップを始める。ｓ［９］信号が１０クロックサイクルの間、論理「０」状態にとどまれば、カウンタ１８０４は「１００００」までカウントし、それにより、ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号をクリアする。しかしながら、ｓ［９］信号がこれらの１０クロックサイクルの間のいずれかの時点で論理「１」値を有すれば、５ビットカウンタは「００１１０」値にリセットされ、それにより、論理ハイＤＳＳ＿ＯＶＥＲＦＬＯＷ信号を生じる。これにより、ユーザは、ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号のステータスを確実にサンプリングできるようになる。（述べられた実施例では、ＤＳＳ＿ＯＶＥＲＦＬＯＷ信号は、図１５のＯＶＥＲＦＬＯＷ信号と論理的にＯＲ演算され、それにより、単一の信号を与えてオーバーフロー条件を識別する。）
パターン発生器１８０１が生成するトリム信号ｔ［９：０］は、ＰＳ＿ＤＬＹ＿ＯＵＴ信号の周期がどのように調節されるかを定める。ここで８拡散構成が説明される。この例は、ＲＥＦ＿ＣＬＫ信号が基本周波数１００ＭＨｚを有し、かつ、５１２タップ／トリム遅延線１３０４がＲＥＦ＿ＣＬＫ信号の経路に接続される（すなわち、Ｓ＿ＬＡＧＳ＿ＲＥＦ＝１かつＣＥＮＴＥＲＥＤ＝１）と仮定する。この例は、１トリム遅延が５０ピコ秒（ｐｓ）に等しいとも仮定する。
【０１３６】
図１９Ａ−１９Ｂは、ＤＳＳ回路１６００が８拡散構成を実現するように制御される際の、ＲＥＦ＿ＣＬＫおよびＳ＿ＣＬＫ信号を図示する波形図である。最初の３クロックサイクルＣ１−Ｃ３（すなわち３００００ｎｓまで）の間、ＤＳＳ回路１６００は、ユーザが与えるＤＳＳ＿ＥＮ信号によってディスエーブルされる。その結果、パターン発生器１８０１は、値０を有するトリム信号ｔ［９：０］を与える。これらの３クロックサイクルＣ１−Ｃ３の間、ＲＥＦ＿ＣＬＫとＳ＿ＣＬＫとは同期され、これらの信号の各々は１００００ｎｓの周期を有する。
【０１３７】
第４のクロックサイクルＣ４の間、パターン発生器１８０１がイネーブルされ、２トリム設定に等しい値を有するトリム信号ｔ［９：０］を与える。応答して、符号付加算器回路１８０２は、アップ／ダウンカウンタ１３１１が与えるＰＳ＿ＴＴ［８：０］信号に２トリム設定を加算する。その結果、Ｓ＿ＣＬＫ信号のサイクルＣ４は、２トリム設定または１００ｐｓだけ長くなる。したがって、Ｓ＿ＣＬＫ信号のサイクルＣ４は１０１００ｎｓの周期を有するため、Ｓ＿ＣＬＫ信号の第５のサイクルＣ５の立上がりエッジは４０１００ｎｓで発生する。このとき、ＲＥＦ＿ＣＬＫ信号とＳ＿ＣＬＫ信号との間に１００ｎｓの初期オフセットが存在する。この初期オフセットは、通常の８拡散構成を実現する前に一度だけ与えられる。この初期オフセットにより、以下に述べるような最適な態様で８拡散構成を実現することができる。
【０１３８】
第５のクロックサイクルＣ５の間に、パターン発生器１８０１は、１トリム設定に等しい値を有するトリム信号ｔ［９：０］を与える。これは、以前のサイクルに対する−１トリム設定（−５０ｐｓ）の変更を表わす。その結果、Ｓ＿ＣＬＫ信号は、１００００ｐｓ−５０ｐｓまたは９９５０ｐｓに等しい周期を有し、それにより、次のクロックサイクルＣ６の立上がりエッジは５００５０ｎｓで発生する。Ｓ＿ＣＬＫ信号の周波数は、サイクルＣ５の間は１００．５ＭＨｚに等しい。
【０１３９】
第６のクロックサイクルＣ６の間、パターン発生器１８０１は、２トリム設定に等しい値を有するトリム信号ｔ［９：０］を与える。これは、以前のサイクルに対する＋１トリム設定（＋５０ｐｓ）の変更を表わす。その結果、Ｓ＿ＣＬＫ信号は、１００００ｐｓ＋５０ｐｓまたは１００５０ｐｓに等しい周期を有するので、次のクロックサイクルＣ７の立上がりエッジは６０１００ｎｓで発生する。Ｓ＿ＣＬＫ信号の周波数は、サイクルＣ５の間は９９．５ＭＨｚに等しい。
【０１４０】
プロセスは継続し、パターン発生器１８０１は、クロックサイクルＣ７−Ｃ１３の間に、それぞれ値０、２、−１、２、−２、２および２を有するトリム信号ｔ［９：０］を与える。これらのトリム値は、クロックサイクルＣ７−Ｃ１３の間のトリム差−２、２、−３、３、−４、４および０にそれぞれ対応する。その結果、Ｓ＿ＣＬＫ信号は、クロックサイクルＣ７−Ｃ１３の間にそれぞれ９９００、１０１００、９８５０、１０１５０、９８００、１０２００および１００００ｐｓの周期を有する。これは、Ｓ＿ＣＬＫ信号がクロックサイクルＣ７−Ｃ１３の間にそれぞれ１０１、９９、１０１．５、９８．５、１０２、９８および１００ＭＨｚの周波数を有することを意味する。これは、図１７Ｂに図示される８つの周波数の各々と１００ＭＨｚの基本周波数とを与える。クロックサイクルＣ５−Ｃ１３のパターンは遅延ロックループ４００の動作の間繰返され、それにより拡散スペクトル動作を継続する。
【０１４１】
図１９Ａおよび１９Ｂの例では、ＲＥＦ＿ＣＬＫ信号とＳ＿ＣＬＫ信号との間のスキューは、それぞれクロックサイクルＣ５−Ｃ１３の間の５０、１００、０、１００、−５０、１００、−１００、１００および１００ｐｓに等しい。したがって、これらの２つの信号間のスキューは、最大値１００ｐｓおよび平均値４４．４ｐｓを有する。与えられる多数の周波数を鑑みると、これは比較的安定したクロック信号である。
【０１４２】
この発明の別の実施例では、クロックサイクルＣ４の間に与えられる初期オフセットを排除することができる。この実施例では、パターン発生器１８０１が与えるトリム値は、クロックサイクルＣ５−Ｃ１３の間に、それぞれ−１、０、−２、０、−３、０、−４、０および０となるように選択される。これらのトリム値は、クロックサイクルＣ５−Ｃ１３間のトリム差−１、１、−２、２、−３、３、−４、４および０にそれぞれ対応する。その結果、Ｓ＿ＣＬＫ信号は、クロックサイクルＣ５−Ｃ１３の間に、それぞれ９９５０、１００５０、９９００、１０１００、９８５０、１０１５０、９８００、１０２００および１００００ｐｓの周期を有する。これは、Ｓ＿ＣＬＫ信号が、クロックサイクルＣ５−Ｃ１３の間にそれぞれ１００．５、９９．５、１０１、９９、１０１．５、９８．５、１０２、９８および１００ＭＨｚの周波数を有することを意味する。ここでも、これは、図１７Ｂに図示される８つの周波数の各々と、１００ＭＨｚの基本周波数とを与える。クロックサイクルＣ５−Ｃ１３のパターンは遅延ロックループ４００の動作の間繰返され、それにより拡散スペクトル動作を継続する。この例では、ＲＥＦ＿ＣＬＫ信号とＳ＿ＣＬＫ信号との間のスキューは、それぞれクロックサイクルＣ５−Ｃ１３の間、それぞれ−５０、０、−１００、０、−１５０、０、−２００、０および０ｐｓに等しい。したがって、これらの２つの信号間のスキューは、最大値２００ｐｓおよび平均値−５５．６ｐｓを有する。
【０１４３】
８拡散構成（すなわち、基本周波数＋８つの拡散周波数）が説明されたが、他の拡散スペクトル構成も実現可能であり、この発明の範囲内に入ると考えられることを理解されたい。たとえば、２拡散、４拡散および６拡散構成を設けることができる。パターン発生器１８０１は、−１、０および０に等しいトリム値のパターンを与えて、２拡散構成の３つの周波数を与える。
【０１４４】
パターン発生器１８０１は、−１、０、−２、０および０に等しいトリム値のパターンを与えて、４拡散構成の５つの周波数を与える。初期オフセットを加えるため、パターン発生器１８０１は、１（初期オフセット）、０、１、−１、１および１に等しいトリム値のパターンを与えて、４拡散構成の５つの周波数を与えることができる。
【０１４５】
パターン発生器１８０１は、−１、０、−２、０、−３、０および０に等しいトリム値のパターンを与えて、６拡散構成の７つの周波数を与える。初期オフセットを加えるため、パターン発生器１８０１は、１（初期オフセット）、０、１、−１、１、−２、１および１に等しいトリム値のパターンを与え、６拡散構成の７つの周波数を与えることができる。
【０１４６】
以下の表１は、１００ＭＨｚの基本クロック信号について、２拡散、４拡散、６拡散および８拡散構成の特徴をまとめる。
【０１４７】
【表１】

【０１４８】
以下の表２は、２５ＭＨｚから４００ＭＨｚの間の選択された周波数について、さまざまなＤＳＳモードに対する基本クロック信号の＋／−拡散をまとめる。
【０１４９】
【表２】

【０１５０】
以下の表３は、２５ＭＨｚから４００ＭＨｚの間の選択された周波数について、さまざまなＤＳＳモードに対する１ＭＨｚウインドウ内の理想的なピークの数をまとめる。
【０１５１】
【表３】

【０１５２】
以下の表４は、２５ＭＨｚから４００ＭＨｚの間の選択された周波数について、さまざまなＤＳＳモードに対する１ＭＨｚウインドウ内のＥＭＩエネルギ低減率をまとめる。
【０１５３】
【表４】

【０１５４】
以下の表５は、２５ＭＨｚから４００ＭＨｚの間の選択された周波数について、さまざまなＤＳＳモードに対する１ＭＨｚウインドウ内のＥＭＩエネルギ低減をｄｂでまとめる。
【０１５５】
【表５】

【０１５６】
以下の表６は、２５ＭＨｚから４００ＭＨｚの間の選択された周波数についての１ＭＨｚウインドウ範囲をまとめる。
【０１５７】
【表６】

【０１５８】
この発明はいくつかの実施例に関連して説明されたが、この発明は開示された実施例に限定されるものではなく、当業者には明らかなさまざまな変形が可能であることを理解されたい。たとえば、この開示を鑑み、当業者は、他のクロック移相器、遅延線、出力発生器、コントローラ、位相検出器などを規定し、これらの代替的な特徴を用いて、この発明の原理に従う方法、回路またはシステムを作製することができる。したがって、この発明は添付の請求項によってのみ限定されるものである。
【図面の簡単な説明】
【図１】従来の遅延ロックループを用いるシステムのブロック図である。
【図２Ａ】図１のシステムのためのタイミング図である。
【図２Ｂ】図１のシステムのためのタイミング図である。
【図２Ｃ】図１のシステムのためのタイミング図である。
【図３】この発明に従う遅延ロックループの実施例を用いるシステムのブロック図である。
【図４】図３の遅延ロックループのためのタイミング図である。
【図５】この発明の１つの実施例に従って用いられるようなロックウインドウの図である。
【図６】この発明に従うクロック移相器の実施例のブロック図である。
【図７】この発明に従うクロック移相器の別の実施例のブロック図である。
【図８】この発明に従う出力発生器のブロック図である。
【図９】この発明に従うコントローラの実施例のステートダイアグラムである。
【図１０】この発明に従う遅延ロックループの別の実施例を用いるシステムのブロック図である。
【図１１】この発明の別の実施例に従う、図３の遅延ロックループの代わりに用い得る遅延ロックループのブロック図である。
【図１２】図７のクロック移相器中の遅延線の選択されたセクションに対するタップ／トリム遅延を図示する概略図である。
【図１３】この発明の１つの実施例に従うデジタル移相器のブロック図である。
【図１４Ａ】図１１の遅延ロックループの第１の固定モードについて、基準クロック信号およびスキュークロック信号をそれぞれ示す波形図である。
【図１４Ｂ】図１１の遅延ロックループの第２の固定モードについて、基準クロック信号およびスキュークロック信号をそれぞれ示す波形図である。
【図１４Ｃ】図１１の遅延ロックループの第１および第２の可変モードについて、基準クロック信号およびスキュークロック信号を示す波形図である。
【図１５】図１３の移相制御論理をより詳細に図示するブロック図である。
【図１６】この発明の別の実施例に従うデジタルスペクトル拡散（ＤＳＳ）回路のブロック図である。
【図１７Ａ】図１６のＤＳＳ回路のＤＳＳバイパスモードを図示するグラフの図である。
【図１７Ｂ】図１６のＤＳＳ回路のスペクトル拡散モードを図示するグラフの図である。
【図１８】この発明の１つの実施例に従う、図１６のＤＳＳ回路の回路図である。
【図１９Ａ】図１６のＤＳＳ回路が８拡散構成を実現するように制御されるときに生じる基準クロック信号およびスキュークロック信号を図示する波形図である。
【図１９Ｂ】図１６のＤＳＳ回路が８拡散構成を実現するように制御されるときに生じる基準クロック信号およびスキュークロック信号を図示する波形図である。

Claims (10)

1. 基準クロック信号と生成されたクロック信号との間の位相ずれを制御する方法であって、
   第１の遅延線を用いて、基準クロック信号の１周期に対応する第１の制御信号を導出するステップと、
   基準クロック信号と生成されたクロック信号との間の所望の位相ずれ量に対応する第２の制御信号を選択するステップとを含み、第２の制御信号は、基準クロック信号の周期の分数を規定し、さらに
   第１および第２の制御信号に応答して第２の遅延線の設定を定めるステップを含み、第２の遅延線は、基準クロック信号または生成されたクロック信号のいずれかの経路に結合される、方法。
2. 第１の遅延線と関連の第１のオーバーヘッド遅延を表わす第１の遅延定数を定めるステップと、
   第１の制御信号と第１の遅延定数とを組み合わせて、基準クロック信号の１つの周期に対応する第３の制御信号を発生するステップと、
   第２および第３の制御信号に応答して第２の遅延線の設定を定めるステップとを含む、請求項１に記載の方法。
3. 第２の遅延線の設定は、第１および第２の制御信号を乗算し、その結果を定数で除算することにより定められる、請求項１に記載の方法。
4. ユーザインターフェイスを通して第２の遅延線の設定を修正するステップをさらに含む、請求項１に記載の方法。
5. 定められた第２の遅延線の設定が第２の遅延線の範囲を超える場合、オーバーフロー信号をアサートするステップをさらに含む、請求項１に記載の方法。
6. 生成されたクロック信号の経路に第２の遅延線を結合し、生成されたクロック信号よりも基準クロック信号が進むかまたは遅れるようにするステップをさらに含む、請求項１に記載の方法。
7. 基準クロック信号に対して移相された、生成クロック信号を与えるためのシステムであって、
   基準クロック信号の周期を表わす第１の制御信号を生成するように構成された第１の制御回路と、
   基準クロック信号、生成クロック信号および第１の制御信号を受けるように構成されたデジタル移相器とを含み、デジタル移相器は、基準クロック信号および生成クロック信号に遅延差を導入し、それにより、移相された基準クロック信号および移相された生成クロック信号を発生し、遅延差の持続時間は第１の制御信号から導出される、システム。
8. 第１の制御回路は、
   １つ以上の遅延線を含み、その各々は複数の遅延ユニットを含み、１つ以上の遅延線は直列に接続され、さらに
   １つ以上の遅延線の遅延ユニットを制御するように構成された遅延調節回路を含み、
   遅延調節回路は、基準クロック信号の１周期と等しい遅延を導入するのに必要な数の遅延ユニットをイネーブルする、請求項７に記載のシステム。
9. システムは、移相された基準クロック信号および移相された生成クロック信号を受けるように結合された位相検出器をさらに含み、位相検出器は、移相された基準クロック信号と移相された生成クロック信号との間の遅延差を表わす第２の制御信号を与え、さらにシステムは
   移相された基準クロック信号および第２の制御信号を受けるように結合されたシステム遅延線を含み、システム遅延線は、移相された基準クロック信号が移相された生成クロック信号と同期されるようにシステム遅延線が導入する遅延を調節するように構成される、請求項８に記載のシステム。
10. デジタル移相器は、
    固定遅延線と、
    調節可能遅延線と、
    スイッチ回路とを含み、スイッチ回路は、固定遅延線を通して基準クロック信号をおよび調節可能遅延線を通して生成クロック信号を選択的に伝達するかまたは、調節可能遅延線を通して基準クロック信号をおよび固定遅延線を通して生成クロック信号を伝達する、請求項７に記載のシステム。

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