JP2003218691A - ディレイロックドループ回路 - Google Patents

Abstract

(57)【要約】 【課題】回路規模の増大を抑制しつつも十分な位相制御
幅を確保することのできるＤＬＬ回路を提供する。 【解決手段】入力クロックＣＬＫの立ち上がりエッジに
応答して立ち上がり用内部発振回路１２０Ｒから発振さ
れるパルスがカウンタ１３０Ｒにてカウントされる。そ
して、このカウント値とレジスタ１６０に設定された値
とが一致するときに、中間出力クロックｍＯＣＬＫが立
ち上げられる。一方、入力クロックＣＬＫの立ち下がり
エッジに応答して立ち下がり用内部発振回路１２０Ｆか
ら発振されるパルスがカウンタ１３０Ｆにてカウントさ
れる。そして、このカウント値とレジスタ１６０に設定
された値とが一致するときに、中間出力クロックｍＯＣ
ＬＫが立ち下げられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号等の
位相同期に用いられるディレイロックドループ（ＤＬ
Ｌ：Delay Locked Loop）回路に関する。

【０００２】

【従来の技術】図１５に、従来のＤＬＬ回路の一例を示
す。このＤＬＬ回路は、前段の系からクロックバッファ
４１０に入力される入力クロックＣＬＫと、出力バッフ
ァ４２０から後段の系へ出力される出力クロックＯＣＬ
Ｋとの位相合わせを行う回路である。すなわち、遅延回
路４６０に入力される信号に適宜の遅延量を付与するこ
とで、前段の系と後段の系との間でそれら信号の位相合
わせを行う。換言すれば、入力クロックＣＬＫと出力ク
ロックＯＣＬＫとの位相を合わせる。ちなみに、この遅
延量は、クロックバッファ４１０及び出力バッファ４２
０、並びにこれらの間の配線及び回路（図中、Ｒにて表
記）によって、これらを通過する信号に付与される遅延
量と併せてクロック周期の整数倍の時間となるように設
定する。

【０００３】また、上記位相合わせは、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとの位相比較に基づいて行
う。ただし、この位相比較を簡易に行うために、また、
ＤＬＬ回路の消費電力を低減するために、ここでは、入
力クロックＣＬＫと出力クロックＯＣＬＫとの位相を直
接比較する代わりに、同入力クロックＣＬＫを分周した
ものを用いることで上記位相比較を行う。

【０００４】そして、上記ＤＬＬ回路は、この分周クロ
ックＳＣＬＫをクロックバッファ４１０及び出力バッフ
ァ４２０間のクロックパスを介して遅延させた信号と同
等の信号を取得すべく、このクロックパスとクロックの
遷移に対して等価なダミークロックパスを備えている。
ちなみに、このダミークロックパスは、上記遅延回路４
６０と同一の構成を有するダミー遅延回路４７０と、ダ
ミー回路４３０とからなる。このダミー回路４３０は、
上記クロックバッファ４１０及び出力バッファ４２０、
並びにそれらの間の配線及び回路（図中、Ｒにて表記）
と等価な回路、すなわちクロックバッファ４３４、出力
バッファ４３２、配線及び回路（図中、Ｒ’にて表記）
によって構成されている。そして、このダミークロック
パスに入力される分周クロックＳＣＬＫと、このダミー
クロックパスを介して遅延された出力分周クロックＦＣ
ＬＫとが位相比較回路４５０にて位相比較され、この比
較結果に基づいて上記遅延量が設定される。

【０００５】具体的には、図１６（ａ１）及び図１６
（ｂ１）に例示するように、入力クロックＣＬＫに対す
る出力クロックＯＣＬＫの遅延量Ｌｔが入力クロックＣ
ＬＫの周期よりも短い場合には、出力クロックＯＣＬＫ
を入力クロックＣＬＫに対して１クロック遅延させる。
換言すれば、入力クロックＣＬＫを上記遅延回路４６０
によって遅延量Ｇｔだけ遅延させて、出力クロックＯＣ
ＬＫの立ち上がりエッジｙを入力クロックＣＬＫの立ち
上がりエッジｘに一致させる。なおこの際、上記入力ク
ロックＣＬＫは、分周器４４０によって「２分周」され
る。そして、その分周クロックＳＣＬＫの立ち下がりエ
ッジＸ（図１６（ｃ１））と、出力分周クロックＦＣＬ
Ｋの立ち上がりエッジＹ（図１６（ｄ１））とを一致さ
せるように、上記遅延回路４６０及びダミー遅延回路４
７０の遅延量が設定される。

【０００６】また、図１６（ａ２）及び図１６（ｂ２）
に例示するように、上記遅延量Ｌｔが入力クロックＣＬ
Ｋの周期よりも大きい場合には、出力クロックＯＣＬＫ
を入力クロックＣＬＫに対して２クロック分遅延させる
ことで、位相合わせを行う。この場合、上記入力クロッ
クＣＬＫは、分周器３６０によって「４分周」される。
そして、その分周クロックＳＣＬＫの立ち下がりエッジ
Ｘ（図１６（ｃ２））と、出力分周クロックＦＣＬＫの
立ち上がりエッジＹ（図１６（ｄ２））とを一致させる
ように、上記遅延回路４６０及びダミー遅延回路４７０
の遅延量が設定される。

【０００７】これらいずれの場合であれ、こうしたかた
ちで上記遅延量が設定されることで、入力クロックＣＬ
Ｋの立ち上がりエッジｘと出力クロックＯＣＬＫの立ち
上がりエッジｙとを、遅延量Ｇｔをもって一致させるこ
とができる。

【０００８】ここで、位相比較回路４５０は上述したよ
うに、上記分周クロックＳＣＬＫの立ち下がりエッジと
出力分周クロックＦＣＬＫの立ち上がりエッジとを比較
する。そして、この比較結果に応じた信号を生成する。
図１７（ａ）に、この位相比較回路４５０の構成を示
す。

【０００９】同図１７（ａ）に示されるように、この位
相比較回路４５０は、分周クロックＳＣＬＫの立ち下が
りエッジが、出力分周クロックＦＣＬＫの立ち上がりエ
ッジと遅延ユニット４５６によるその遅延出力分周クロ
ックＤＣＬＫの立ち上がりエッジとの間にあるか否かを
検出する回路である。具体的には、この位相比較回路４
５０は、 ・出力分周クロックＦＣＬＫを入力信号とするととも
に、分周クロックＳＣＬＫの立ち下がりエッジに同期し
て、上記入力信号の反転信号である第１比較信号ＳＲを
出力するＤフリップフロップ４５２。 ・上記遅延出力分周クロックＤＣＬＫを入力信号すると
ともに、分周クロックＳＣＬＫの立ち下がりエッジに同
期して、上記入力信号を第２比較信号ＳＬとして出力す
るＤフリップフロップ４５４。 ・上記第１比較信号ＳＲ及び第２比較信号ＳＬの論理和
の反転信号である一致検出信号ＫＰを生成するＮＯＲ回
路４５８。をそれぞれ備えて構成されている。ちなみ
に、上記遅延ユニット４５６は、図１７（ｂ）に例示す
るような回路として構成することができる。

【００１０】このような構成を有する位相比較回路４５
０は、出力分周クロックＦＣＬＫの遅延量が大であるか
小であるか、あるいは適量であるかによって、それぞれ
図１８に示すような信号を生成する。

【００１１】図１８［１］は、分周クロックＳＣＬＫの
立ち下がりエッジ（図１８（ａ１））に比べて出力分周
クロックＦＣＬＫ（図１８（ｂ１））及び遅延出力分周
クロックＤＣＬＫ（図１８（ｃ１））の立ち上がりエッ
ジが進んでいる場合（遅延量小）について示す。この場
合には、分周クロックＳＣＬＫの立ち下がりエッジに同
期して、第１比較信号ＳＲ（図１８（ｄ１））が論理
「Ｌ（ローレベル）」と確定され、第２比較信号ＳＬ
（図１８（ｅ１））が論理「Ｈ（ハイレベル）」と確定
され、また、一致検出信号ＫＰ（図１８（ｆ１））が論
理「Ｌ」と確定される。

【００１２】また、図１８［２］は、分周クロックＳＣ
ＬＫの立ち下がりエッジ（図１８（ａ２））に比べて出
力分周クロックＦＣＬＫ（図１８（ｂ２））及び遅延出
力分周クロックＤＣＬＫ（図１８（ｃ２））の立ち上が
りエッジが遅れている場合（遅延量大）について示して
いる。この場合には、分周クロックＳＣＬＫの立ち下が
りエッジに同期して、第１比較信号ＳＲ（図１８（ｄ
２））が論理「Ｈ」と確定され、第２比較信号ＳＬ（図
１８（ｅ２））が論理「Ｌ」と確定され、また、一致検
出信号ＫＰ（図１８（ｆ２））が論理「Ｌ」と確定され
る。

【００１３】また、図１８［３］は、分周クロックＳＣ
ＬＫの立ち下がりエッジ（図１８（ａ３））が、出力分
周クロックＦＣＬＫ（図１８（ｂ３））及び遅延出力分
周クロックＤＣＬＫ（図１８（ｃ３））の立ち上がりエ
ッジの間にある場合（遅延量適量）について示してい
る。この場合には、分周クロックＳＣＬＫの立ち下がり
エッジに同期して、第１比較信号ＳＲ（図１８（ｄ
３））が論理「Ｌ」と確定され、第２比較信号ＳＬ（図
１８（ｅ３））が論理「Ｌ」と確定され、また、一致検
出信号ＫＰ（図１８（ｆ３））が論理「Ｈ」と確定され
る。

【００１４】そして、位相比較回路４５０による出力分
周クロックＦＣＬＫの遅延量が大きいか小さいか、適量
であるかの判断に応じて、先の図１５に示す遅延制御回
路４８０によって遅延回路４６０及びダミー遅延回路４
７０の遅延量が同一に設定される。これら遅延回路４６
０及びダミー遅延回路４７０は、複数の遅延ユニットを
直列に並べたものであるとともに、これに入力される信
号が出力されるまでに通過する遅延ユニットの段数が遅
延制御回路４８０によって可変とされるものである。こ
のように、入力される信号が出力されるまでに通過する
遅延ユニットの段数が可変とされることで、遅延量が可
変設定される。

【００１５】図１９（ａ）に、上記ダミー遅延回路４７
０の一部を例示する。同図１９（ａ）に示されるよう
に、このダミー遅延回路４７０は、２つのＮＡＮＤ回路
にて構成される複数の遅延ユニット（図中、ｄ．ｕ．）
が直列接続されている。そして、この遅延ユニットの
「ｎ」個毎に、ＮＡＮＤ回路（…、Ｎ９、Ｎ８、Ｎ７、
…）を介して信号が入力されるようになっている。これ
ら各ＮＡＮＤ回路（…、Ｎ９、Ｎ８、Ｎ７、…）の一方
の入力端子には、上述した分周クロックＳＣＬＫが入力
され、また、他方の入力端子は、上記遅延制御回路４８
０からの制御信号（使用段数を設定する信号）が入力さ
れるタップポイント（図中、…、ＴＡＰ７、ＴＡＰ８、
ＴＡＰ９…）となっている。そして、ＮＡＮＤ回路Ｎ８
に対応した遅延ユニットまでを遅延ユニットとしての使
用段数に設定したい場合、遅延制御回路４８０は、８番
目のタップポイント（ＴＡＰ８）のみを論理「Ｈ」と
し、それ以外のタップポイントを論理「Ｌ」とする。い
ずれにしろ、こうして選択されたＮＡＮＤ回路（…、Ｎ
９、Ｎ８、Ｎ７、…）において、そのＮＡＮＤ条件が成
立するときには分周クロックＳＣＬＫが反転されること
となる。このため、このダミー遅延回路４７０にはその
出力端にインバータＩＶが設けられ、ダミー遅延回路４
７０の入力信号と出力信号とでその論理値が一致される
ようにしている。

【００１６】一方、タップポイントの選択を行う上記遅
延制御回路４８０は、図１９（ｂ）に示す構成を有す
る。すなわち、上記各タップポイント毎に、 ・上記第１比較信号ＳＲを切替信号として、その論理値
が「Ｈ」であるか「Ｌ」であるかに応じて後段のタップ
ポイントの保持する信号と前段のタップポイントの保持
する信号とを切替出力する第１のマルチプレクサＭＵＸ
１。 ・上記一致検出信号ＫＰを切替信号として、その論理値
が「Ｈ」であるか「Ｌ」であるかに応じて当該タップポ
イントの保持する信号と上記第１のマルチプレクサＭＵ
Ｘ１の出力信号とを切替出力する第２のマルチプレクサ
ＭＵＸ２。 ・上記第２のマルチプレクサＭＵＸ２の出力信号が入力
され、分周クロックＳＣＬＫの立ち上がりエッジに同期
して、上記入力された信号を当該タップポイントに出力
するＤフリップフロップＤＦＦ。をそれぞれ備える構成
となっている。これにより、遅延量が適量（先の図１８
［３］；ＫＰが論理「Ｈ」）であるときには、各タップ
ポイントにおいてその保持していた信号が維持される。
また、遅延量が小さい（先の図１８［１］；ＳＲが論理
「Ｌ」、ＫＰが論理「Ｌ」）ときには、当該タップポイ
ントの一つ後段のタップポイント（遅延量が大きなタッ
プポイント）が選択される。更に、遅延量が大きい（先
の図１８［２］；ＳＲが論理「Ｈ」、ＫＰが論理
「Ｌ」）ときには、当該タップポイントの一つ前段のタ
ップポイント（遅延量が小さなタップポイント）が選択
される。

【００１７】このため、分周クロックＳＣＬＫと出力分
周クロックＦＣＬＫとの位相が揃っていない場合には、
同分周クロックＳＣＬＫに同期して段階的に上記タップ
ポイントがシフトすることで、遅延回路４６０及びダミ
ー遅延回路４７０の遅延量も段階的に変化する。先の図
１５に示したＤＬＬ回路にあっては、こうして入力クロ
ックＣＬＫに適切な遅延量が付与され、同入力クロック
ＣＬＫと出力クロックＯＣＬＫとの位相合わせが行われ
る。

【００１８】ところで、上記入力クロックＣＬＫと出力
クロックＯＣＬＫとの位相合わせに際して、ＤＬＬ回路
としての調整幅を広げるために、遅延回路の単位遅延量
を大きくしてその全体の遅延幅を広げると、上記遅延量
の調整精度が劣化する。またそうかといって、同遅延回
路の単位遅延量を小さくしてその全体としての遅延幅を
広げると、位相合わせにかかる調整時間が長くなってし
まう。

【００１９】そこで従来は、例えば特開平１１−８８１
５３号公報や、特開平２０００−２９４０６号公報に見
られるように、上記遅延回路として、単位遅延量の小さ
い微調整用遅延部とを併用するようにしたＤＬＬ回路な
ども提案されている。すなわちこのＤＬＬ回路では、ま
ず上記粗調整用遅延部を用いて大まかな位相調整を行
い、その後、上記微調整用遅延部を用いて更に細かな位
相調整を行う。

【００２０】

【発明が解決しようとする課題】このように、遅延回路
として上記粗調整用、及び微調整用の２種類の遅延部を
設けることで、位相調整のための時間的（速度）及び精
度的な問題は確かに解消される。しかし、上記微調整用
遅延部は、粗調整用遅延部の１段分程度の回路規模であ
るため、占有面積に関しては、そのほとんどを粗調整用
遅延部が占めるとともに、ＤＬＬ回路としての位相調整
幅は粗調整用遅延部で決定される。このため、調整幅を
大きくするには、どうしても回路の大規模化、すなわち
大面積化が避けられないものとなっている。

【００２１】なお、ＤＬＬ回路の小面積化に関しては、
例えば特開平１１−１２７０６３号公報や、特開平２０
００−１２４７９６号公報に見られるように、内部クロ
ックパス用とダミークロックパス用の遅延回路を共用し
て一個とする方法や、省略する方法なども提案されては
いる。しかし、このような方法においても、ＤＬＬ回路
による位相調整幅を大きく確保するためには、先の図１
９に例示したような遅延ユニットを多数直列接続させざ
るを得ず、回路規模そのものの増大を抑制することは難
しい。

【００２２】本発明はこうした実情に鑑みてなされたも
のであり、その目的は、回路規模の増大を抑制しつつも
十分な位相調整幅を確保することのできるディレイロッ
クドループ（ＤＬＬ）回路を提供することにある。

【００２３】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、前段及び後段の２つの系の間に介在
し、前段の系から入力される信号を所要に遅延させるこ
とによって、前記前段の系と前記後段の系との間での信
号の位相を同期させるディレイロックドループ回路であ
って、前記入力される信号の所定のタイミングからの経
過時間と同入力される信号に付与すべき遅延量に相当す
る時間とを比較しつつ単位遅延を繰り返し、それら比較
する値が一致したときの前記単位遅延の累積値を前記入
力される信号に付与して前記後段の系に出力すべき遅延
信号を生成出力する累積型遅延部を備えることをその要
旨とする。

【００２４】上記構成では、入力される信号の所定のタ
イミングからの経過時間と同入力される信号に付与すべ
き遅延量に相当する時間とが比較され、この比較の間単
位遅延が繰り返される。したがって、これらが一致した
ときの単位遅延の累積値は、上記入力される信号に付与
すべき遅延量に相当する時間と一致する。したがって、
この累積値を入力される信号に付与して後段の系へと出
力することで、前段の系と後段の系との間での信号の位
相を同期させることができる。

【００２５】しかも、このように累積値を用いるため
に、付与すべき遅延量の増大によっても累積型遅延部の
大型化は好適に抑制される。したがって、回路規模の増
大を抑制しつつも十分な位相調整幅を確保することがで
きるようになる。

【００２６】なお、ここで、「後段の系に出力すべき遅
延信号」とは、同信号が出力されてから後段の系に達す
るまでに通過する配線や回路によって更に遅延量が付与
されることで、前記前段の系の信号の位相と同期する信
号である。

【００２７】請求項２記載の発明は、請求項１記載の発
明において、前記累積型遅延部は、前記入力される信号
に応答して所定の周期を持つパルスを発振する内部発振
回路と、該内部発振回路の発振するパルス数をカウント
するカウンタと、前記入力される信号に付与すべき遅延
量を設定する遅延量設定手段と、前記カウンタのカウン
ト値が前記遅延量設定手段に設定される遅延量に相当す
る値となることに基づき前記後段の系に出力すべき遅延
信号を生成出力する出力部とを備えて構成されることを
その要旨とする。

【００２８】上記構成では、入力される信号に応答し
て、内部発振回路で所定の周期を持つパルスが発振され
る。そしてこのパルスのパルス数がカウンタによってカ
ウントされる。そして、こうしてカウントされたカウン
ト値が、遅延量設定手段に設定される遅延量に相当する
値となると出力部から後段の系に出力すべき遅延信号が
出力される。このように、上記構成によれば、遅延量設
定手段により設定される遅延量を大きくすることで、換
言すれば出力部から信号が出力されるまでにカウントさ
れるパルス数を大きくすることで、入力される信号に付
与する遅延量を大きくすることができる。したがって、
回路規模の増大を抑制しつつも十分な位相制御幅を確保
することができる。

【００２９】なお、このパルスの所定の周期が、上記単
位遅延に相当する。請求項３記載の発明は、請求項２記
載の発明において、前記内部発振回路と前記カウンタと
は、前記入力される信号の立ち上がりエッジ及び立ち下
がりエッジにそれぞれ対応した立ち上がり用内部発振回
路及び立ち下がり用内部発振回路と、これら各内部発振
回路から発振されるパルス数をカウントする立ち上がり
用カウンタ及び立ち下がり用カウンタとからなり、前記
出力部は、前記立ち上がり用カウンタのカウント値が前
記遅延量設定手段に設定される遅延量に相当する値とな
ったときに前記遅延信号を立ち上げるとともに、前記立
ち下がり用カウンタのカウント値が前記遅延量設定手段
に設定される遅延量に相当する値となったときに前記遅
延信号を立ち下げることをその要旨とする。

【００３０】上記構成では、入力される信号の立ち上が
りエッジに応答して、立ち上がり用内部発振回路からパ
ルスが発振される。そして、この立ち上がり用内部発振
回路から発振されるパルス数は、立ち上がり用カウンタ
によってカウントされる。こうして立ち上がり用カウン
タによってカウントされたカウント値が遅延量設定手段
に設定される遅延量に相当した値となると、上記遅延信
号が立ち上げられる。

【００３１】一方、入力される信号の立ち下がりエッジ
に応答して、立ち下がり用内部発振回路からパルスが発
振される。そして、この立ち下がり用内部発振回路から
発振されるパルス数は、立ち下がり用カウンタによって
カウントされる。こうして立ち下がり用カウンタによっ
てカウントされたカウント値が遅延量設定手段に設定さ
れる遅延量に相当した値となると、上記遅延信号が立ち
下げられる。

【００３２】このように、上記構成によれば、上記遅延
信号を、遅延量設定手段によって設定された遅延量の付
与された信号であって且つ、その立ち上がり及び立ち下
がりが上記入力される信号を忠実に再現した信号とする
ことができる。

【００３３】請求項４記載の発明は、請求項２又は３記
載の発明において、前記入力される信号と同入力される
信号と位相同期対象となる信号との位相を比較する位相
比較回路を更に備え、前記遅延量設定手段は、前記位相
比較回路による比較結果に応じて前記入力される信号に
付与すべき遅延量を可変設定することをその要旨とす
る。

【００３４】上記構成では、遅延量設定手段において、
位相比較回路による比較結果に応じて入力される信号に
付与すべき遅延量が可変設定される。このため、入力さ
れる信号の周期が変化するなどして、前段の系及び後段
の系の間での信号の位相を同期させるための遅延量が変
化したとしても、この変化に的確に対処することができ
る。

【００３５】なお、ここで入力される信号と位相同期対
象となる信号とは、これら両信号の位相差が、前段の系
と後段の系との間での信号の位相差と対応する信号であ
る。これは、例えば後段の系に出力される信号等、前段
の系から入力される信号に、前段の系及び後段の系間を
通過する際に付与される遅延量若しくはその相当量が付
与された信号である。

【００３６】請求項５記載の発明は、請求項４記載の発
明において、前記遅延量設定手段による前記遅延量の可
変設定は、該遅延量についての前回の変更が前記位相比
較回路による比較対象である前記位相同期対象となる信
号に反映された後に行うことをその要旨とする。

【００３７】上記構成によれば、遅延量の前回の変更が
位相比較回路による比較対象である上記位相同期対象と
なる信号に反映された後に、遅延量設定手段による遅延
量の可変設定がなされるために、遅延量が過剰に変更さ
れることを回避することができる。

【００３８】請求項６記載の発明は、請求項１〜５のい
ずれかに記載の発明において、前記累積型遅延部は、前
記累積される単位遅延量よりも遅延量の小さい複数の遅
延ユニットが直列接続されて前記入力される信号を遅延
させる遅延回路と、該遅延回路を構成する遅延ユニット
の使用段数を可変設定することで同入力される信号に付
与する遅延量を制御する遅延制御回路とを更に備えるこ
とをその要旨とする。

【００３９】上記構成では、上記入力される信号が遅延
回路内の直列接続された複数の遅延ユニットによって遅
延される。また、この遅延に際して用いる遅延回路内の
遅延ユニットの使用段数は、遅延制御回路によって可変
設定される。そして、この遅延ユニットの遅延量は、上
記累積される単位遅延量よりも小さく設定される。

【００４０】このため、この遅延回路を用いることで、
上記内部発振回路やカウンタを用いて入力される信号に
付与する最小遅延量よりも小さな遅延量にて、入力され
る信号の遅延制御にかかる微調整を行うことができる。

【００４１】請求項７記載の発明は、請求項６記載の発
明において、前記内部発振回路は、前記遅延回路におけ
る遅延ユニットと同一の構成を有する遅延ユニットを備
えてそのパルス幅が設定されるリングオシレータを備え
て構成されることをその要旨とする。

【００４２】上記構成では、内部発振回路を、遅延回路
における遅延ユニットと同一の構成を有する遅延ユニッ
トを備えてそのパルス幅が設定されるリングオシレータ
を備えて構成する。このため、遅延回路により設定可能
な遅延量と内部発振回路やカウンタを用いて入力される
信号を遅延させる遅延量とを容易に対応させることがで
きる。このため、内部発振回路やカウンタを用いた遅延
制御と遅延回路を用いた遅延制御との適切な切替を容易
に行うことができる。

【００４３】なお、内部発振回路やカウンタを用いた入
力される信号の遅延にかかる最小量を、遅延回路を用い
た入力される信号の遅延にかかる最大量と略等しくする
ことが望ましい。これにより、内部発振回路やカウンタ
を用いた迅速な遅延制御と、遅延回路を用いた精度のよ
い遅延制御とを適切に行うことができる。

【００４４】請求項８記載の発明は、請求項４〜７のい
ずれかに記載の発明において、前記入力される信号を所
定に分周する分周器と、前記前段の系から入力される信
号に対して前記後段の系に出力される信号の遅延量を擬
似的に生成するダミー手段を更に備え、前記位相比較回
路による前記前段の系から入力される信号と同入力され
る信号と位相同期対象となる信号との位相比較は、前記
分周器によって分周された信号とこれが前記ダミー手段
によって擬似的に生成された遅延量が付与された信号と
に基づいて行われることをその要旨とする。

【００４５】上記構成では、入力される信号が分周器に
よって分周される。そして、この分周された信号は、ダ
ミー手段によって擬似的に生成された遅延量が付与され
た信号となる。この遅延量は、前段の系から入力される
信号に対して後段の系に出力される信号の遅延量を擬似
的に生成したものである。したがって、この遅延量が付
与された信号は、前段の系から入力される信号が累積型
遅延部を介して後段の系へ出力されるまでに付与される
遅延量だけ遅延された信号となる。

【００４６】このため、入力される信号の分周された信
号とこれがダミー手段を介して遅延された信号との位相
差は、前段の系と後段の系との間での信号の位相差に対
応するものとなる。したがって、上記構成によれば、分
周された信号と、これに対しダミー手段によって擬似的
に生成された遅延量が付与された信号との位相比較に基
づいて、前段の系と後段の系との信号の位相を的確に比
較することができる。

【００４７】また、上記構成では、位相比較回路による
位相比較に際し、分周器により入力信号の分周された信
号を用いるために、位相比較を簡易に行うことができる
とともに、当該ＤＬＬ回路の消費電力を低減することが
できる。

【００４８】請求項９記載の発明は、請求項８記載の発
明において、前記ダミー手段は、少なくとも前記累積型
遅延部を有する前記前段の系と前記後段の系間の回路と
等価な回路を備えてなることをその要旨とする。

【００４９】上記構成によれば、前段の系から入力され
る信号に対して前記後段の系に出力される信号の遅延量
を擬似的に生成するダミー手段を的確に構成することが
できる。

【００５０】請求項１０記載の発明は、請求項２〜９の
いずれかに記載の発明において、前段及び後段の２つの
系の間に介在し、複数の遅延ユニットの直列接続からな
る遅延回路と、該遅延回路を構成する遅延ユニットの使
用段数を可変設定することで同遅延回路に入力される信
号に付与する遅延量を制御する遅延量制御手段とを備え
て、前記前段の系と前記後段の系との間でそれら信号の
位相を同期させる直列型遅延部と、前記前段の系と前記
後段の系との間でそれら信号の位相を同期させるに際
し、前記累積型遅延部と前記直列型遅延部とのいずれを
用いて行うかを切り替える切替手段を備えることをその
要旨とする。

【００５１】上記累積型遅延部によって前段の系と後段
の系との間の信号の位相を同期させるためには、次のよ
うにする。すなわち、前段の系及び累積型遅延部間、並
びに累積型遅延部及び後段の系間の回路によって前段の
系から入力される信号に付与される遅延量と合わせて上
記同期のために必要な遅延量を、同累積型遅延部よって
入力される信号に付与する。

【００５２】ここで、入力される信号の周波数が高くな
ることで、前段の系及び累積型遅延部間、並びに累積型
遅延部及び後段の系間によって入力される信号に付与さ
れる遅延量が入力される信号の周期よりも長くなると、
次のようにして位相調整を行うこととなる。すなわち、
前段の系の信号に対して２周期以上遅延された後段の系
の信号と、同入力される信号との間で位相調整を行うこ
ととなる。

【００５３】ところで、前段の系及び累積型遅延部間、
並びに累積型遅延部及び後段の系間の回路によって入力
される信号に付与される遅延量は、入力される信号を供
給するドライバの駆動能力や上記回路の温度によって変
化する。そして、入力される信号の周波数が高いときに
遅延量が変化すると、次のような事態が生じる。すなわ
ち、例えば上記遅延量が減少していくことで累積型遅延
部によって付与する遅延量が増大すると、この付与する
遅延量が上記入力される信号の周期よりも長くなること
がある。そして、この場合、内部発振回路にて上記前段
の系から入力される信号に応答してパルスを発振してい
るときに、前段の系から次の信号が内部発振回路に入力
されることとなる。

【００５４】このような事態を回避するためには、例え
ば前段の系の信号に対して「ｎ＋１」（ｎ：自然数）周
期遅延された後段の系の信号と同前段の系の信号との位
相合わせ行う際には、上記内部発振回路やカウンタ、出
力部を「ｎ」個ずつ備えることが考えられる。これによ
り、前段の系及び累積型遅延部間、並びに累積型遅延部
及び後段の系間の回路によって入力される信号に付与さ
れる遅延量が変動したとしても、上記事態を回避するこ
とができる。

【００５５】ただし、上記のような対策を行う場合、累
積型遅延部の回路規模が増大する。このように、上記累
積型遅延部は、入力される信号に付与する遅延量を大き
くしつつも回路規模の増大を抑制することはできるもの
の、入力される信号が高周波であるときにはその回路規
模の増大を招く。

【００５６】この点、上記構成では、直列型遅延部を併
用することで、累積型遅延部の上述したデメリットをこ
の直列型遅延部によって補うことができる。請求項１１
記載の発明は、請求項１０記載の発明において、前記切
替手段は、前記累積型遅延部における前記遅延量設定手
段に設定された遅延量と、前記直列型遅延部における遅
延量制御手段にて制御される遅延量とをモニタし、この
モニタ結果に基づいて前記切り替えを行うモニタ回路を
備えることをその要旨とする。

【００５７】上記構成では、累積型遅延部における遅延
量設定手段に設定された遅延量と、直列型遅延部におけ
る遅延量制御手段の遅延制御量とを用いることで、上記
切り替えを的確に行うことができる。すなわち、遅延量
制御手段の遅延制御量が所定値以下である場合には、回
路規模の抑制の制約から制御できる遅延量が制限される
直列型遅延部によって適切な遅延制御を行うことができ
る。これは、遅延量設定手段に設定された遅延量が所定
の値以下である場合にも当てはまる。

【００５８】これに対し、遅延制御手段の遅延量が所定
値より大きい場合には、回路規模の抑制の制約から制御
できる遅延量が制限される直列型遅延部によっては十分
な制御ができないおそれがあり、累積型遅延部を用いる
ことが望ましい。このとき、遅延量設定手段に設定され
た遅延量は、大きくなる。

【００５９】また、請求項１０記載の発明は、請求項１
２記載の発明によるように、前記切替手段は、前記前段
の系及び前記累積型遅延部間、並びに前記累積型遅延部
及び前記後段の系間によって前記入力される信号に付与
される遅延量と前記入力される信号の周期との除算値が
所定値以上となったときに前記累積型遅延部を用いるよ
う切り替えるようにしてもよい。

【００６０】ここで、除算値が「ｎ」以上「ｎ＋１」未
満（ｎ：自然数）であるときには、前段の系の信号に対
して「ｎ＋１」（ｎ：自然数）周期遅延された後段の系
の信号と同前段の系の信号とを同期させることとなる。
したがって、上記所定値を「ｎ＋１」とした場合には、
上記内部発振回路やカウンタ、出力部を「ｎ」個備える
構成とすることが望ましい。もっとも、遅延量の変動量
がそれほど大きくない状況下に限定して当該ＤＬＬ回路
を用いる場合には、上記内部発振回路やカウンタ、出力
部を２個以上備える適宜の構成としてもよい。

【００６１】なお、この所定値は、「１」とすることが
望ましい。換言すれば、前段の系及び累積型遅延部間、
並びに累積型遅延部及び後段の系間によって入力される
信号に付与される遅延量が同入力される信号の周期以上
であるときに、直列型遅延部に切り替えることが望まし
い。

【００６２】

【発明の実施の形態】（第１の実施形態）以下、本発明
にかかるＤＬＬ回路の第１の実施形態について、図面を
参照しつつ説明する。

【００６３】図１に、本実施形態にかかるＤＬＬ回路の
全体構成を示す。このＤＬＬ回路も先の図１５に示した
ＤＬＬ回路と同様、前段の系からクロックバッファ１０
に入力される入力クロックＣＬＫと、出力バッファ２０
から後段の系へ出力される出力クロックＯＣＬＫとの位
相合わせを行う回路である。すなわち、粗調整部１００
と同粗調整部１００の制御遅延量の最小値よりも小さな
遅延量にて遅延制御を行う微調整部２００とによって適
宜の遅延量だけ遅延させることで、前段の系と後段の系
との間での信号の位相を合わせる。換言すれば、入力ク
ロックＣＬＫと出力クロックＯＣＬＫとの位相を合わせ
る。ちなみに、この遅延量は、上記出力クロックＯＣＬ
Ｋが、クロックバッファ１０及び出力バッファ２０、並
びにこれらの間の配線及び回路（図中、Ｒにて表記）と
によって遅延される遅延量と併せてクロック周期の整数
倍の時間となるように設定する。

【００６４】この位相合わせには、先の図１５に示した
ＤＬＬ回路と同様、上記入力クロックＣＬＫを分周した
ものを用いて行う。この分周を行う分周器４０では、図
２に示すように、入力クロックＣＬＫをそれぞれ３分周
した分周クロックＳＣＬＫと第２分周クロックＱＣＬＫ
とを生成する。これら分周クロックＳＣＬＫ及び第２分
周クロックＱＣＬＫは、そのパルス幅が入力クロックＣ
ＬＫの周期に設定されている。更に、第２分周クロック
ＱＣＬＫの位相は、分周クロックＳＣＬＫの位相に対
し、「２４０°」遅れている。

【００６５】そして、上記分周器４０によって入力クロ
ックＣＬＫが分周された上記分周クロックＳＣＬＫに対
して、クロックパスを介した遅延量と同等の遅延量を付
与すべくこのＤＬＬ回路も、先の図１５に示したＤＬＬ
回路と同様、次のものを備えている。すなわち、クロッ
クバッファ１０及び出力バッファ２０間（クロックパ
ス）とクロックの遷移に対して等価なダミークロックパ
スを備えている。このダミークロックパスは、粗調整部
１００及び微調整部２００内の回路と、ダミー回路３０
とからなる。このダミー回路３０も、上記クロックバッ
ファ１０及び出力バッファ２０、並びにそれらの間の配
線及び回路（図中、Ｒにて表記）の等価回路、すなわ
ち、クロックバッファ３４、出力バッファ３２、配線及
び回路（図中、Ｒ’にて表記）として構成されている。

【００６６】そして、上記分周クロックＳＣＬＫと、こ
れがダミークロックパスを介して遅延された信号である
出力分周クロックＦＣＬＫとの位相が、位相比較回路５
０によって比較される。すなわち、前段の系から入力さ
れるクロックとしての分周クロックＳＣＬＫと、これと
位相同期対象となるクロックとしての出力分周クロック
ＦＣＬＫとの位相を比較することで、前段の系と後段の
系との信号位相を間接的に比較する。この位相比較回路
５０も、先の図１７に示した回路を備えている。ただ
し、この位相比較回路５０は、次のいずれかの選択をす
る機能を更に備える。 ・上記第２比較信号ＳＬ及び一致検出信号ＫＰを粗調整
部１００に出力する。 ・上記第１比較信号ＳＲ及び一致検出信号ＫＰを微調整
部２００に出力する。

【００６７】詳しくは、位相比較回路５０は、基本的に
は、粗調整部１００に上記第２比較信号ＳＬと一致検出
信号ＫＰとを出力する。そして、上記第１比較信号ＳＲ
や第２比較信号ＳＬによって、先の図１８［１］に示し
たように遅延量が小さい状態から先の図１８［２］に示
したように遅延量が大きい状態への変化が検出されたと
きには、粗調整部１００への上記信号の出力を停止す
る。そして、微調整部２００に、上記第１比較信号ＳＲ
及び一致検出信号ＫＰを出力する。更に、分周クロック
ＳＣＬＫの立ち下がりエッジに換算して所定の回数以
上、遅延量が大きな状態が検出された場合には、微調整
部２００の上記信号の出力を停止する。そして、粗調整
部１００に上記第２比較信号ＳＬと一致検出信号ＫＰと
を出力する。

【００６８】ここで、微調整部２００は、上記粗調整部
１００内のクロックパスから出力される信号である中間
出力クロックｍＯＣＬＫと、同粗調整部１００内のダミ
ークロックパスから出力される信号である中間出力分周
クロックｍＦＣＬＫとを取り込んでこれに微小な遅延を
付与するものである。

【００６９】詳しくは、この微調整部２００は、 ・複数の遅延ユニットが直列接続されて上記中間出力ク
ロックｍＯＣＬＫを遅延させる遅延回路２１０。 ・遅延回路２１０における遅延ユニットと同一の構成を
有する遅延ユニットを備えて構成され上記中間出力分周
クロックｍＦＣＬＫを遅延されるダミー遅延回路２２
０。 ・中間出力クロックｍＯＣＬＫ及び中間出力分周クロッ
クｍＦＣＬＫに付与する遅延量を制御すべくこれらを構
成する遅延ユニットの使用段数を遅延回路２１０及びダ
ミー遅延回路２２０とで等しくしつつ可変設定する遅延
制御回路２３０を備えている。

【００７０】図３に、上記遅延回路２１０の構成を示
す。この遅延回路２１０も、先の図１９（ａ）に示した
回路と同様、２つのＮＡＮＤ回路にて構成される遅延ユ
ニット（図中、ｄ．ｕ．）が直列接続されるとともに、
その出力端に先の図１９（ａ）同様、インバータＩＶが
接続されたものである。ただし、ここでは、これら遅延
ユニットが例として９個直列接続されている。そして、
各遅延ユニットには、各ＮＡＮＤ回路（Ｎ９、Ｎ８、Ｎ
７、…）を介して信号が入力されるようになっている。
これら各ＮＡＮＤ回路（Ｎ９、Ｎ８、Ｎ７、…）の一方
の入力端子には、上記中間出力クロックｍＯＣＬＫが入
力され、また、他方の入力端子は、遅延制御回路２３０
の制御信号が入力されるタップポイント（図中、ＴＡＰ
９、ＴＡＰ８、ＴＡＰ７、…）となっている。ここで、
遅延制御回路２３０は、先の図１９（ｂ）に示した回路
と同様の構成を有するため、これについては説明を割愛
する。

【００７１】一方、上記粗調整部１００は、上記位相比
較回路５０の出力する第２比較信号ＳＬ及び一致検出信
号ＫＰに基づき入力クロックＣＬＫに対する中間出力ク
ロックの遅延量を「０」以上の整数値として設定するレ
ジスタ１６０を備えている。そして、上記入力クロック
ＣＬＫに対して中間出力クロックｍＯＣＬＫを、このレ
ジスタ１６０に設定される遅延量にて遅延させる回路と
して次のものを備えている。 ・入力クロックＣＬＫの立ち上がりエッジ及び立ち下が
りエッジを検出して、その検出結果を出力するエッジ検
出回路１１０。 ・エッジ検出回路１１０から立ち下がりエッジを検出し
た旨の信号を取り込み所定の周期を有するパルスを発振
する立ち下がり用内部発振回路１２０Ｆ。 ・立ち下がり用内部発振回路１２０Ｆからのパルスをカ
ウントする立ち下がり用カウンタ１３０Ｆ。 ・立ち下がり用カウンタ１３０Ｆのカウント値とレジス
タ１６０に設定された値との一致を判定する立ち下がり
用一致判定部１４０Ｆ。 ・エッジ検出回路１１０から立ち上がりエッジを検出し
た旨の信号を取り込み所定の周期を有するパルスを発振
する立ち上がり用内部発振回路１２０Ｒ。 ・立ち上がり用内部発振回路１２０Ｒからのパルスをカ
ウントする立ち上がり用カウンタ１３０Ｒ。 ・立ち上がり用カウンタ１３０Ｒのカウント値とレジス
タ１６０に設定された値との一致を判定する立ち上がり
用一致判定部１４０Ｒ。 ・立ち上がり用一致判定部１４０Ｒによって上記一致と
判定されたときに中間出力クロックｍＯＣＬＫを立ち上
げ、立ち下がり用一致判定部１４０Ｆによって上記一致
と判定されたときに中間出力クロックｍＯＣＬＫを立ち
下げる出力信号生成部１５０。

【００７２】なお、上記符号中、Ｒは立ち上がり(Risin
g)に、またＦは立ち下がり（Falling）にそれぞれ対応
している。更に、上記分周クロックＳＣＬＫに対して中
間出力分周クロックｍＦＣＬＫを、上記レジスタ１６０
に設定される遅延量にて遅延させる遅延制御を行うダミ
ークロックパスに対応した回路として次のものを備えて
いる。 ・分周クロックＳＣＬＫの立ち上がりエッジ及び立ち下
がりエッジを検出して、その検出結果を出力するダミー
エッジ検出回路１１０ｄ。 ・ダミーエッジ検出回路１１０ｄから立ち下がりエッジ
を検出した旨の信号を取り込み所定の周期を有するパル
スを発振する立ち下がり用ダミー内部発振回路１２０Ｆ
ｄ。 ・立ち下がり用ダミー内部発振回路１２０Ｆｄからのパ
ルスをカウントする立ち下がり用ダミーカウンタ１３０
Ｆｄ。 ・立ち下がり用ダミーカウンタ１３０Ｆｄのカウント値
とレジスタ１６０に設定された値との一致を判定する立
ち下がり用ダミー一致判定部１４０Ｆｄ。 ・ダミーエッジ検出回路１１０ｄから立ち上がりエッジ
を検出した旨の信号を取り込み所定の周期を有するパル
スを発振する立ち上がり用ダミー内部発振回路１２０Ｒ
ｄ。 ・立ち上がり用ダミー内部発振回路１２０Ｒｄからのパ
ルスをカウントする立ち上がり用ダミーカウンタ１３０
Ｒｄ。 ・立ち上がり用ダミーカウンタ１３０Ｒｄのカウント値
とレジスタ１６０に設定された値との一致を判定する立
ち上がり用ダミー一致判定部１４０Ｒｄ。 ・立ち上がり用ダミー一致判定部１４０Ｒｄによって上
記一致と判定されたときに中間出力分周クロックｍＦＣ
ＬＫを立ち上げ、立ち下がり用ダミー一致判定部１４０
Ｆｄによって上記一致と判定されたときに中間出力分周
クロックｍＦＣＬＫを立ち下げるダミー出力信号生成部
１５０ｄ。

【００７３】ここで、エッジ検出回路１１０は、図４に
示すような構成を有する。このエッジ検出回路１１０に
おいては、入力クロックＣＬＫがインバータ１１１によ
って反転され、遅延部１１２にて所定の遅延が付与され
る。そして、インバータ１１１の入力側の信号と遅延部
１１２の出力側の信号との論理積の反転信号が、立ち上
がり検出信号Ｒｄｓ(Rising detection signal)として
ＮＡＮＤ回路１１３から出力される。これに対し、イン
バータ１１１の出力側の信号と遅延部１１２の出力信号
のインバータ１１４による反転信号との論理積の反転信
号が、立ち下がり検出信号Ｆｄｓ（Falling detection
signal）としてＮＡＮＤ回路１１５から出力される。な
お、ここで、遅延部１１２は、立ち上がりが検出された
ときの立ち上がり検出信号Ｒｄｓのパルス幅及び立ち下
がりが検出されたときの立ち下がり検出信号Ｆｄｓのパ
ルス幅を決定するための回路である。また、上記ダミー
エッジ検出回路１１０ｄも、この図４に示すエッジ検出
回路１１０と同様の構成を有する。

【００７４】次に、図５に、先の図１に示した内部発振
回路１２０Ｆ、１２０Ｒ、一致判定部１４０Ｆ、１４０
Ｒ、出力信号生成部１５０の構成を示す。なお、先の図
１に示した内部発振回路１２０Ｆｄ、１２０Ｒｄ、一致
判定部１４０Ｆｄ、１４０Ｒｄ、出力信号生成部１５０
ｄについては、その構成が同一であるため説明を割愛す
る。

【００７５】同図５に示されるように、内部発振回路１
２０Ｆ、１２０Ｒは次のものからなる。すなわち、上記
検出信号Ｆｄｓ、Ｒｄｓによってセットされ上記一致判
定回路１４１Ｆの出力によってリセットされるＲＳフリ
ップフロップ１２１Ｆ、１２１Ｒと同ＲＳフリップフロ
ップ１２１Ｆ、１２１Ｒがセット状態であるときに発振
するリングオシレータ１２２Ｆ、１２２Ｒとからなる。

【００７６】ここで、リングオシレータ１２２Ｆ、１２
２Ｒでは、上記ＲＳフリップフロップ１２１Ｆ、１２１
Ｒの出力信号をイネーブル信号Ｆｅｎｂｌ、Ｒｅｎｂｌ
としてこれと自身の出力するパルスＦｐｕｌ、Ｒｐｕｌ
との論理積反転信号がＮＡＮＤ回路ｎｄから出力され
る。そして、このＮＡＮＤ回路ｎｄから出力された信号
は、４つ遅延ユニット（図中、ｄ．ｕ．）を介して遅延
された後、その反転信号が上記パルスＦｐｕｌ、Ｒｐｕ
ｌとしてインバータＩＶから出力される。

【００７７】なお、この各遅延ユニットは、図６に示さ
れるように、先の図３に示した遅延回路２１０の遅延ユ
ニットと同一の構成を有している。また、このリングオ
シレータ１２２Ｆ、１２２Ｒに入力される信号に付与さ
れる遅延量は、上記ＮＡＮＤ回路ｎｄ及びインバータＩ
Ｖによるものが上記リングオシレータ１２２Ｆ、１２２
Ｒを構成する１つの遅延ユニットによるものの半分ほど
とされている。このため、このリングオシレータ１２２
Ｆ、１２２Ｒの出力するパルスＦｐｕｌ、Ｒｐｕｌのパ
ルス幅は、上記リングオシレータ１２２Ｆ、１２２Ｒを
構成する遅延ユニットの「４．５」個分の遅延量（遅延
時間）にほぼ等しくなる。したがって、リングオシレー
タ１２２Ｆ、１２２Ｒの出力するパルスＦｐｕｌ、Ｒｐ
ｕｌの周期は、同リングオシレータ１２２Ｆ、１２２Ｒ
を構成する遅延ユニットの「９」個分の遅延量に相当す
る。このように、本実施形態では、リングオシレータ１
２２Ｆ、１２２Ｒのパルス周期が、上記遅延回路２１０
によって付与し得る最大の遅延量（遅延時間）に略等し
く設定される。

【００７８】また、上記一致判定部１４０Ｆ、１４０Ｒ
においては、次の処理が行われる。まず、上記カウンタ
１３０Ｆ、１３０ＲによってカウントされるパルスＦｐ
ｕｌ、Ｒｐｕｌのパルス数（ＣＮＴ０、ＣＮＴ１、…）
と上記レジスタ１６０によって設定される遅延量（Ｒｅ
ｇ０、Ｒｅｇ１、…）との一致が一致判定回路１４１
Ｆ、１４１Ｒにて判定される。そして、一致判定回路１
４１Ｆ、１４１Ｒでは、これらが一致したときに論理
「Ｈ」となる一致判定信号Ｆｅｑｕａｌ、Ｒｅｑｕａｌ
を生成する。これら一致判定信号Ｆｅｑｕａｌ、Ｒｅｑ
ｕａｌは、上記パルスＦｐｕｌ、Ｒｐｕｌに同期してＤ
フリップフロップ１４２Ｆ、１４２Ｒに取り込まれる。
そして、この取り込まれた信号の反転信号がセット信号
Ｆｓｓ、Ｒｓｓとして、上記一致判定部１４０Ｆ、１４
０Ｒから出力される。なお、これらＤフリップフロップ
１４２Ｆ、１４２Ｒは、上記イネーブル信号Ｆｅｎｂ
ｌ、Ｒｅｎｂｌの反転信号によってリセットされる。

【００７９】上記セット信号Ｆｓｓ、Ｒｓｓは、上記出
力信号生成部１５０に入力される。この出力信号生成部
１５０は、上記立ち上がり用一致判定部１４０Ｒの出力
するセット信号Ｒｓｓの反転信号によってセット状態と
なり、上記立ち下がり用一致判定部１４０Ｆのセット信
号Ｆｓｓの反転信号によってリセット状態となるＲＳフ
リップフロップからなる。そして、このＲＳフリップフ
ロップの出力信号が上記中間出力分周クロックｍＦＣＬ
Ｋとなる。

【００８０】次に、上記カウンタ１３０Ｒの構成につい
て、図７に基づいて説明する。なお、上記カウンタ１３
０Ｆ、１３０Ｆｄ、１３０Ｒｄについても、このカウン
タ１３０Ｒと同一の構成のため、これらについては説明
を割愛する。このカウンタ１３０Ｒは、その出力信号の
各ビット（ＣＮＴ０、ＣＮＴ１、…）毎に、その反転出
力信号を自身の入力信号とするＤフリップフロップＤＦ
Ｆ０、ＤＦＦ１、…を備えている。そして、各Ｄフリッ
プフロップＤＦＦ１、ＤＦＦ２、…は、自身よりも下位
ビットのうちの最上位ビットに対応するＤフリップフロ
ップＤＦＦ０、ＤＦＦ１、…の反転出力信号をそのクロ
ック入力とする。更に、最下位ビットに対応するＤフリ
ップフロップＤＦＦ０は、上記パルスＲｐｕｌをクロッ
ク入力とする。なお、これらＤフリップフロップＤＦＦ
０、ＤＦＦ１、…には、上記イネーブル信号Ｒｅｎｂｌ
の反転信号が入力されるようになっており、これにより
カウンタ１３０Ｒがリセットされる（その出力が全ての
ビットにおいて「０」とされる）。

【００８１】次に、上記レジスタ１６０の構成につい
て、図８に基づき説明する。このレジスタ１６０は、上
記中間出力クロックｍＯＣＬＫに付与すべき遅延量を上
記位相比較回路５０の出力する上記第２比較信号ＳＬ及
び一致検出信号ＫＰに基づいて上記パルスＲｐｕｌに対
応した整数値（０、１、…）として出力する回路であ
る。そして、この出力信号の各ビット（Ｒｅｇ０、Ｒｅ
ｇ１、…）に対応して次のものを備えている。

【００８２】＜第０ビット（最下位ビット）Ｒｅｇ０＞
上記第２分周クロックＱＣＬＫ及び上記一致検出信号Ｋ
Ｐの反転信号の論理積信号ＸＣＬＫに同期して自身の反
転出力信号を取り込み、また、その出力信号をレジスタ
１６０の第０ビットの信号Ｒｅｇ０として出力するＤフ
リップフロップ。

【００８３】＜第１ビットＲｅｇ１＞ ・上記第２比較信号ＳＬが論理「Ｈ」であるか論理
「Ｌ」であるかに応じて、第０ビットの信号Ｒｅｇ０、
またはその反転信号／Ｒｅｇ０を出力する第１セレク
タ。 ・上記第１セレクタの出力信号が論理「Ｌ」であるか論
理「Ｈ」であるかに応じて、第１ビットの信号Ｒｅｇ
１、又はその反転信号／Ｒｅｇ１を出力する第２セレク
タ。 ・上記第２分周クロックＱＣＬＫ及び上記一致検出信号
ＫＰの反転信号の論理積信号ＸＣＬＫに同期して上記第
２セレクタの出力信号を上記第１ビットの信号Ｒｅｇ１
として取り込むＤフリップフロップ。

【００８４】＜第ｎビットＲｅｇ（ｎ）：ｎは２以上＞ ・上記第２比較信号ＳＬが論理「Ｈ」であるか論理
「Ｌ」であるかに応じて、自身よりも下位ビット全ての
信号Ｒｅｇ０、Ｒｅｇ１、…Ｒｅｇ（ｎ−１）の論理積
の反転信号、又はそれらの反転信号／Ｒｅｇ０、／Ｒｅ
ｇ１、…／Ｒｅｇ（ｎ−１）の論理積の反転信号を出力
する第１セレクタ。 ・上記第１セレクタの出力信号が論理「Ｈ」であるか論
理「Ｌ」であるかに応じて、第ｎビットの信号Ｒｅｇ
（ｎ）、又はその反転信号／Ｒｅｇ（ｎ）を出力する第
２セレクタ。 ・上記第２分周クロックＱＣＬＫ及び上記一致検出信号
ＫＰの反転信号の論理積信号ＸＣＬＫに同期して上記第
２セレクタの出力信号を上記第ｎビットの信号Ｒｅｇ
（ｎ）として取り込むＤフリップフロップ。

【００８５】なお、出力信号の各ビット（Ｒｅｇ０、Ｒ
ｅｇ１、…）に対応して備えられる各フリップフロップ
は、当該ＤＬＬ回路の搭載された機器の電源立ち上げ時
等、同ＤＬＬ回路のリセット時に外部にて生成されるリ
セット信号ＲＳＴによってリセットされる。

【００８６】ここで、図９に基づいて上記粗調整部１０
０による遅延制御のうち、特にクロックパスに対応する
部分での制御について更に説明する。すなわち、入力ク
ロックＣＬＫが粗調整部１００に入力されると（図９
（ａ））、先の図４に示したエッジ検出回路１１０の出
力である立ち上がり検出信号Ｒｄｓが論理「Ｌ」レベル
のパルスとなる（図９（ｃ））。この立ち上がり検出信
号Ｒｄｓに応答して、先の図５に示した内部発振回路１
２０Ｒ内のＲＳフリップフロップ１２１Ｒの出力である
立ち上がり用イネーブル信号Ｒｅｎｂｌが論理「Ｈ」と
なる（図９（ｄ））。この論理「Ｈ」レベルのイネーブ
ル信号Ｒｅｎｂｌが入力されることで、先の図５に示し
たリングオシレータ１２２ＲからパルスＲｐｕｌが出力
される（図９（ｅ））。このパルスＲｐｕｌは、先の図
５に示したカウンタ１３０Ｒにてカウントされる（図９
（ｆ））。そして、このカウンタ１３０Ｒの値が上記レ
ジスタ１６０に設定された値（図９（ｉ）においては
「ｎ」と例示）と一致すると、先の図５に示した一致判
定回路１４１Ｒの出力信号としての一致判定信号Ｒｅｑ
ｕａｌが論理「Ｈ」レベルのパルスとなる（図９
（ｇ））。そして、この一致判定信号Ｒｅｑｕａｌに応
答して、先の図５に示したＤフリップフロップ１４２Ｒ
の出力信号である立ち上がりセット信号Ｒｓｓが論理
「Ｌ」となる（図９（ｈ））。この立ち上がりセット信
号Ｒｓｓに応答して、上記イネーブル信号Ｒｅｎｂｌが
論理「Ｌ」とされるとともに、先の図５に示した出力信
号生成部１５０からの出力である中間出力クロックｍＯ
ＣＬＫが論理「Ｈ」となる（図９（ｂ））。なお、上記
イネーブル信号Ｒｅｎｂｌが論理「Ｌ」となることで、
上記リングオシレータ１２２Ｒが停止されるとともに
（図９（ｅ））、上記カウンタ１３０Ｒがリセットされ
（図９（ｆ））、また、上記立ち上がりセット信号Ｒｓ
ｓが論理「Ｈ」となる（図９（ｈ））。

【００８７】一方、入力クロックＣＬＫの立ち下がりに
応答して（図９（ａ））、上記エッジ検出回路１１０の
出力である立ち下がり検出信号Ｆｄｓが論理「Ｌ」レベ
ルのパルスとなる（図９（ｊ））。この立ち下がり検出
信号Ｆｄｓに応答して、先の図５に示した内部発振回路
１２０Ｆ内のＲＳフリップフロップ１２１Ｆの出力であ
る立ち下がり用イネーブル信号Ｆｅｎｂｌが論理「Ｈ」
となる（図９（ｋ））。この論理「Ｈ」レベルのイネー
ブル信号Ｆｅｎｂｌが入力されることで、先の図５に示
したリングオシレータ１２２ＦからパルスＦｐｕｌが出
力される（図９（ｌ））。このパルスＦｐｕｌは、先の
図５に示したカウンタ１３０Ｆにてカウントされる（図
９（ｍ））。そして、このカウンタ１３０Ｆの値が上記
レジスタ１６０に設定された値（図９（ｉ）においては
「ｎ」と例示）と一致すると、先の図５に示した一致判
定回路１４１Ｆの出力信号としての一致判定信号Ｆｅｑ
ｕａｌが論理「Ｈ」レベルとなる（図９（ｎ））。そし
て、この一致判定信号Ｆｅｑｕａｌに応答して、先の図
５に示したＤフリップフロップ１４２Ｆの出力信号であ
る立ち下がりセット信号Ｆｓｓが論理「Ｌ」となる（図
９（ｏ））。この立ち下がりセット信号Ｆｓｓに応答し
て、上記イネーブル信号Ｆｅｎｂｌが論理「Ｌ」とされ
るとともに、先の図５に示した出力信号生成部１５０か
らの出力である中間出力クロックｍＯＣＬＫが論理
「Ｌ」となる（図９（ｂ））。なお、上記イネーブル信
号Ｆｅｎｂｌが論理「Ｌ」となることで、上記リングオ
シレータ１２２Ｆが停止されるとともに（図９
（ｌ））、上記カウンタ１３０Ｆがリセットされ（図９
（ｍ））、また、上記立ち下がりセット信号Ｆｓｓが論
理「Ｈ」となる（図９（ｏ））。

【００８８】なお、こうして上記パルスＲｐｕｌ、Ｆｐ
ｕｌのパルス数に対応した遅延量の付与された中間出力
クロックｍＯＣＬＫに対応した出力クロックＯＣＬＫ、
入力クロックＣＬＫとの位相が合っていない場合には、
上記レジスタ１６０の値が変更されたり、上記微調整部
２００による遅延量の微調整が行われる。

【００８９】ここで、図１０に基づいて、上記粗調整部
１００でのレジスタ１６０の値の変更処理について説明
する。上記レジスタ１６０の値の変更は、分周クロック
ＳＣＬＫと（図１０（ａ））、出力分周クロックＦＣＬ
Ｋ（図１０（ｂ））との位相が上記位相比較回路５０に
よって比較されることで行われる。例えば、図１０
（ａ）、図１０（ｂ）に例示するように、出力分周クロ
ックＦＣＬＫの遅延量が小さい場合には、上記レジスタ
１６０の値を増大する。すなわち、この場合、先の図８
に示すレジスタ１６０に入力される一致検出信号ＫＰが
論理「Ｌ」レベルとなるとともに（図１０（ｄ））、同
レジスタ１６０に入力される第２比較信号ＳＬが論理
「Ｈ」レベルとなる（図１０（ｅ））。これに伴い、上
記分周器４０から入力される第２分周クロックＱＣＬＫ
（図１０（ｃ））に同期した上記論理積信号ＸＣＬＫが
先の図８に示した各Ｄフリップフロップに入力される
（図１０（ｆ））。そして、この論理積信号ＸＣＬＫに
同期してレジスタ１６０の値が増大される（図１０
（ｇ））。

【００９０】なお、上記分周器４０にて分周クロックＳ
ＣＬＫと第２分周クロックＱＣＬＫとを生成し、これら
を位相比較やレジスタ１６０の動作に用いることとし
た。これにより、レジスタ１６０の値の前回の変更が位
相比較回路５０による比較対象である出力分周クロック
ＦＣＬＫに反映された後にレジスタ１６０の今回の変更
が許容されることとなる。すなわち、出力分周クロック
ＦＣＬＫを粗調整部１００にて遅延させていくことで分
周クロックＳＣＬＫの立ち下がりエッジと出力分周クロ
ックＦＣＬＫの立ち上がりエッジとを一致させる際に
は、出力分周クロックＦＣＬＫの立ち下がりエッジが時
刻ｔ１へとその位相が遅れさせられる。したがって、こ
れら両エッジを一致させるべくレジスタ１６０の値を１
つずつインクリメントしていく際、時刻ｔ１までには、
レジスタ１６０の値の前回の変更が位相比較回路５０の
比較結果、換言すれば上記一致検出信号ＫＰ（図１０
（ｄ））や、第２比較信号（図１０（ｅ））に反映され
ることとなる。

【００９１】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）入力クロックＣＬＫの立ち上がりエッジに応答し
て立ち上がり用内部発振回路１２０Ｒから発振されるパ
ルスとレジスタ１６０に設定された値とが一致するとき
に、中間出力クロックｍＯＣＬＫが立ち上げられた。一
方、入力クロックＣＬＫの立ち下がりエッジに応答して
立ち下がり用内部発振回路１２０Ｆから発振されるパル
スとレジスタ１６０に設定された値とが一致するとき
に、中間出力クロックｍＯＣＬＫが立ち下げられた。こ
のため、レジスタ１６０によって設定された遅延量の付
与され且つ、その立ち上がり及び立ち下がりが上記入力
クロックＣＬＫを忠実に再現した中間出力クロックｍＯ
ＣＬＫを生成することができる。

【００９２】しかも、レジスタ１６０により設定される
遅延量を大きくすることで、入力クロックＣＬＫに付与
する遅延量を大きくすることができる。したがって、回
路規模の増大を抑制しつつも十分な位相制御幅を確保す
ることができる。

【００９３】（２）レジスタ１６０において、位相比較
回路５０による比較結果に応じて遅延量が可変設定され
る。このため、入力クロックＣＬＫの周期が変化するな
どして、入力クロックＣＬＫと出力クロックＯＣＬＫと
の位相合わせを行うための遅延量が変化したとしても、
これに対処することができる。

【００９４】（３）レジスタ１６０の値の前回の変更が
位相比較回路５０による比較対象である出力分周クロッ
クＦＣＬＫに反映された後に、同レジスタ１６０による
遅延量の可変設定がなされるために、遅延量が過剰に変
更されることを回避することができる。

【００９５】（４）粗調整部１００を用いた出力クロッ
クＯＣＬＫの遅延にかかる最小量よりも小さな遅延量に
て、出力クロックＯＣＬＫを遅延させる微調整部２００
を設けた。換言すれば、内部発振回路等を備えるいわゆ
る累積型遅延部内に、更に微調整部を設けた。これによ
り、入力クロックＣＬＫと出力クロックＯＣＬＫとの位
相合わせを、粗調整部１００にて迅速に行うことができ
るとともに、微調整部２００にて精度良く行うことがで
きる。

【００９６】（５）位相比較回路５０による入力クロッ
クＣＬＫと出力クロックＯＣＬＫとの位相比較に際し、
分周器４０により入力クロックＣＬＫの分周された分周
クロックＳＣＬＫを用いるために、位相比較を簡易に行
うことができるとともに、当該ＤＬＬ回路の消費電力を
低減することができる。

【００９７】（６）粗調整部１００内のリングオシレー
タ１２２Ｒ、１２２Ｆを、微調整部２００の遅延回路２
１０における遅延ユニットと同一の構成を有する遅延ユ
ニットを備えて構成した。そして、このリングオシレー
タ１２２Ｒ、１２２ＦのパルスＲｐｕｌ、Ｆｐｕｌのパ
ルス幅を、遅延回路２１０による設定可能な最大遅延量
と対応させた。これにより、粗調整部１００による迅速
な遅延制御と、微調整部２００による精度の良い遅延制
御とを適切に行うことができる。

【００９８】（７）クロックパスと同一構成を有するダ
ミークロックパスを設けて分周クロックＳＣＬＫを遅延
させ出力分周クロックＦＣＬＫを生成した。このため、
入力クロックＣＬＫの分周された分周クロックＳＣＬＫ
とこれがダミークロックパスを通過した出力分周クロッ
クＦＣＬＫとを用いて、位相比較回路５０による入力ク
ロックＣＬＫと出力分周クロックＦＣＬＫとの位相比較
を的確に行うことができる。

【００９９】（第２の実施形態）以下、本発明にかかる
ＤＬＬ回路の第２の実施形態について、先の第1の実施
形態との相違点を中心に図面を参照しつつ説明する。

【０１００】上記第１の実施形態では、回路規模の増大
を抑制しつつも十分な位相制御幅の確保が可能となっ
た。ただし、上記実施形態では、上記入力クロックＣＬ
Ｋが高周波であるときには、不都合が生じるおそれがあ
る。以下、これについて説明する。

【０１０１】入力クロックＣＬＫの周波数が高くなる
と、先の図１に示したクロックバッファ１０や、配線及
び回路（図中、Ｒと表記）、更には出力バッファ２０に
よって出力クロックＯＣＬＫに付与される遅延量が入力
クロックＣＬＫの周期よりも大きくなることがある。こ
の場合、図１１［１］に例示されるように、時刻ｔ１に
立ち上がる入力クロックＣＬＫのパルス（図１１（ａ
１））に対応した出力クロックＯＣＬＫは、上記遅延量
が付与されたものとなる。このため、粗調整部１００に
よる制御遅延量が「０」とすると、この出力クロックＯ
ＣＬＫ（図１１（ｂ１））は、上記遅延量としての回路
遅延量ＬＴが付与されることで、時刻ｔ３に立ち上がる
ことになる。したがって、この場合には、この出力クロ
ックＯＣＬＫと、時刻ｔ４に立ち上がる２クロック先の
入力クロックＣＬＫとの位相合わせを行うこととなる。
これは、上記粗調整部１００によって図１１［１］に示
す制御遅延量ＣＴを付与することによって行う。これに
より、時刻ｔ１に立ち上がる入力クロックＣＬＫに対応
して粗調整部１００から出力される中間出力クロックｍ
ＯＣＬＫは、時刻ｔ２に立ち上がることとなる（図１１
（ｃ１））。

【０１０２】ところで、上記クロックバッファ１０や、
配線及び回路（図中、Ｒと表記）、更には出力バッファ
２０によって入力クロックＣＬＫに付与される遅延量Ｌ
Ｔは、入力クロックＣＬＫを供給するドライバの駆動能
力やクロックパス内の配線や回路の温度によって変化す
る。そして、入力クロックＣＬＫの周波数が高いときに
遅延量が変化すると、例えば図１１［２］に例示するよ
うな事態が生じることがある。

【０１０３】すなわち、図１１［２］に例示するよう
に、上記遅延量ＬＴがΔＬＴだけ減少して遅延量ＬＴ’
となったとする（図１１（ａ２）、図１１（ｂ））。こ
れに伴い、時刻ｔ５に立ち上がる入力クロックＣＬＫの
立ち上がりに対応した出力クロックＯＣＬＫの立ち上が
りは、上記粗調整部１００による制御遅延量が「０」と
すると時刻ｔ６となる。このため、先の図１１［１］と
同様、この出力クロックＯＣＬＫと、時刻ｔ９に立ち上
がる２クロック先の入力クロックＣＬＫとの位相合わせ
を行うと、粗調整部１００によって出力クロックＯＣＬ
Ｋに付与する制御遅延量ＣＴ’が（上記図１１［１］に
おける制御遅延量ＣＴに対して）増大する。そして、こ
の制御遅延量ＣＴ’を付与すると、粗調整部１００から
出力される中間出力クロックｍＯＣＬＫは、時刻ｔ８に
立ち上がることとなる（図１１（ｃ））。すなわち、時
刻ｔ５に出力される入力クロックＣＬＫに応答して先の
図１に示す内部発振回路１２０Ｒでは、時刻ｔ８までパ
ルスを発振しつづけることとなる。しかし、この時刻ｔ
８となる以前の時刻ｔ７には、次の入力クロックＣＬＫ
が粗調整部１００に入力される。このため、この時刻ｔ
７に立ち上がる入力クロックＣＬＫに対しては、内部発
振回路１２０Ｒは応答することができない。

【０１０４】このような事態を回避するためには、例え
ば時刻ｔ７に立ち上がる入力クロックＣＬＫの入力され
る別の内部発振回路やカウンタ等を備えることが考えら
れる。ただし、この場合、入力クロックＣＬＫに対して
「ｎ＋１」（ｎ：自然数）周期遅延された出力クロック
ＯＣＬＫと同入力クロックＣＬＫとの位相合わせ行う際
には、上記内部発振回路やカウンタ等を「ｎ」個ずつ備
えるなどすることとなる。しかし、この場合、粗調整部
１００の回路規模が増大する。

【０１０５】そこで、本実施形態では、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとの位相合わせに際し、先
の第１の実施形態にかかるＤＬＬ回路と先の図１５に示
したＤＬＬ回路とを適宜切り替えて用いるようにする。
図１２に、本実施形態にかかるＤＬＬ回路の全体構成を
示す。なお、同図１２においては、先の図１又は図１５
に示した部材と同一の部材については、同一の符号を付
した。

【０１０６】このＤＬＬ回路も、前段の系からクロック
バッファ１０に入力される入力クロックＣＬＫと、出力
バッファ２０から後段の系へ出力される出力クロックＯ
ＣＬＫとの位相合わせを行う。そして、これらクロック
バッファ１０及び出力バッファ２０間に、先の図１に示
した粗調整部１００及び微調整部２００からなる累積型
遅延部３００と、先の図１５に示した遅延回路４６０、
ダミー遅延回路４７０、遅延制御回路４８０からなる直
列型遅延部３１０とを備える。なお、先の図１９に示し
た遅延回路４６０における遅延ユニットについては、先
の図３に示した微調整部２００の遅延回路２１０におけ
る遅延ユニットと同一の構成とすることが望ましい。ま
た、先の図１９に示した遅延回路４６０におけるタップ
ポイント（…ＴＡＰ９、ＴＡＰ８、…）は、先の図３に
示した遅延回路２１０によるものと同様、各遅延ユニッ
ト毎に設けることが望ましい。更に、上記遅延回路４６
０の遅延ユニットの数は、遅延回路２１０の遅延ユニッ
トの数よりも大きな数に設定することが望ましい。

【０１０７】そして、これら累積型遅延部３００と直列
型遅延部３１０とのいずれかに入力クロックＣＬＫ等を
入力するかを切り替えるべく切替部３２０を備えてい
る。すなわち、この切替部３２０は、 ・クロックバッファ１０を介した入力クロックＣＬＫで
あるクロックＣＬＫ’と分周クロックＳＣＬＫとの直列
型遅延部３１０への入力。 ・クロックバッファ１０を介した入力クロックＣＬＫで
あるクロックＣＬＫ’と、分周クロックＳＣＬＫ、第２
分周クロックＱＣＬＫとの累積型遅延部３００への入
力。のいずれかを行うかの切り替えを行う回路である。

【０１０８】これに対し、セレクタ３３０では、切替部
３２０の切替に対応して累積型遅延部３００と直列型遅
延部３１０とのいずれかと出力バッファ２０、出力バッ
ファ３２とを導通させるかの切り替えが行われる。

【０１０９】そして、セレクタ３３０を介してダミー回
路３０から出力される出力分周クロックＦＣＬＫは、位
相比較回路３４０に入力される。この位相比較回路３４
０は、先の図１に示した位相比較回路５０と、先の図１
５に示した位相比較回路４５０との機能を兼ね備えたも
のである。すなわち、この位相比較回路３４０は、累積
型遅延部に対しては、一致検出信号ＫＰ及び第２比較信
号ＳＬ、又は一致検出信号ＫＰ及び第１比較信号ＳＲを
出力する。更に、この位相比較回路３４０は、直列型遅
延部３１０に対しては、一致検出信号ＫＰ及び第１比較
信号ＳＲを出力する。

【０１１０】ちなみに、上記累積型遅延部３００を用い
た位相合わせに際しては、先の第１の実施形態同様、入
力クロックＣＬＫを上記分周器によって「２分周」とす
るとともに、直列型遅延部３１０を用いた位相合わせに
際しては、「６分周」とする。

【０１１１】そして、本実施形態では、上記切替部３２
０とセレクタ３３０との切替を制御すべくモニタ回路３
５０を備えている。このモニタ回路３５０は、累積型遅
延部３００の遅延制御量と、直列型遅延部３１０の遅延
制御回路４８０の遅延制御量とに基づいて上記切替を行
う。

【０１１２】図１３に、モニタ回路３５０を用いた上記
切替制御の手順を示す。図１３に示すように、上記累積
型遅延部３００内の上記レジスタ１６０に設定された値
が所定値αより大きいときには（Ｓ２）、この累積型遅
延部３００による位相合わせを継続する（Ｓ１）。この
ときモニタ回路３５０の出力信号は論理「Ｌ」レベルと
なる。

【０１１３】すなわち、回路規模の抑制にかかる制約か
ら制御できる遅延量が制限される直列型遅延部３１０に
よっては十分な制御ができないおそれがあるため、累積
型遅延部３００を用いる。ここで、所定値αは、例えば
図１１に例示されるように回路遅延量の変動によって制
御遅延量ＣＴが入力クロックＣＬＫの周期よりも大きく
なる可能性のあるときの同入力クロックＣＬＫの周期程
度に設定することが望ましい。この際、直列型遅延部３
１０の最大遅延量は、この所定値αに相当する遅延量よ
りも大きくなるように設定する。

【０１１４】これに対し、上記累積型遅延部３００内の
上記レジスタ１６０に設定された値が所定値α以下のと
きには（Ｓ２）、直列型遅延部３１０による位相合わせ
に切り替える（Ｓ３）。このときモニタ回路３５０の出
力信号は論理「Ｈ」レベルとなる。そして、この直列型
遅延部３１０内の上記遅延制御回路４８０によって設定
されるタップポイントが所定値β以上となると（Ｓ
４）、累積型遅延部３００による位相合わせに切り替え
る。ここで、所定値βは、直列型遅延部３１０の最大遅
延量以下に設定する。

【０１１５】ちなみに、このモニタ回路３５０は、図１
４に示す構成を有する。ここで、累積型遅延部モニタ回
路３５１は、累積型遅延部３００のレジスタ１６０に設
定された値を取り込み、これに基づいて先の図１３に示
したステップＳ２の判断をする回路である。そして、こ
の判断において、上記レジスタ１６０に設定された値が
所定値α以下であると論理「Ｈ」レベルの信号を、所定
値αより大きいと論理「Ｌ」レベルの信号をそれぞれ出
力する。この累積型遅延部モニタ回路３５１の出力信号
と、自身の出力信号Ｄ４Ｅとのインバータ３５２による
論理反転信号との論理積の反転信号がＮＡＮＤ回路３５
３によって出力される。このＮＡＮＤ回路３５３の出力
信号の論理反転信号によって、ＲＳフリップフロップ３
５４がセット状態とされる。

【０１１６】これに対し、直列型遅延部モニタ回路３５
５は、直列型遅延部３１０の遅延制御回路４８０によっ
て設定されたタップポイントの論理値を取り込み、これ
に基づいて先の図１３に示したステップＳ４の判断をす
る回路である。そして、この判断において、選択されて
いるタップポイントが所定値β以上であると論理「Ｈ」
レベルの信号を、所定値βより小さいと論理「Ｌ」レベ
ルの信号をそれぞれ出力する。この直列型遅延部モニタ
回路３５５の出力信号と、自身の出力信号Ｄ４Ｅとの論
理積の反転信号がＮＡＮＤ回路３５６によって出力され
る。このＮＡＮＤ回路３５６の出力信号の論理反転信号
によって、ＲＳフリップフロップ３５４がリセット状態
とされる。

【０１１７】そして、このＲＳフリップフロップ３５４
の出力信号がモニタ回路３５０の出力信号Ｄ４Ｅとな
る。以上説明した本実施形態によれば、先の第１の実施
形態の上記（１）〜（７）の効果に加えて、更に以下の
効果が得られるようになる。

【０１１８】（８）直列型遅延部３１０を併用すること
で、入力クロックＣＬＫが高周波となる場合であれ、回
路規模の増大を抑制することができる。 （９）累積型遅延部３００の遅延制御量と、直列型遅延
部３１０の遅延制御回路４８０の遅延制御量とを用いる
ことで、累積型遅延部３００による位相合わせと直列型
遅延部３１０による位相合わせとの切替を的確に行うこ
とができる。

【０１１９】なお、上記各実施形態は、以下のように変
更して実施してもよい。 ・直列型遅延部３１０と累積型遅延部３００との切替
は、上記第２の実施形態で例示したものに限らない。例
えばクロックバッファ１０、出力バッファ２０、配線及
び回路（図１及び図１２中、Ｒと表記）によって出力ク
ロックに付与される遅延量と入力クロックＣＬＫの周期
との大小関係に基づいて切替を行ってもよい。この大小
関係は、例えば上記遅延量と入力クロックＣＬＫの周期
との除算値に基づいて判断してもよい。更には、入力ク
ロックＣＬＫが高周波であるときに累積型遅延部を用い
る際、上記遅延量が変動する要因をモニタし、この変動
量が大きくなると判断されるときに直列型遅延部に切り
替えるようにしてもよい。

【０１２０】・直列型遅延部３１０と累積型遅延部３０
０との切替態様は、上記第２の実施形態で例示したもの
に限らない。例えば、それを用いて出力クロックＯＣＬ
Ｋに遅延が付与されないものについては、位相比較回路
３４０からの信号も入力されない構成としてもよい。こ
うした変更に伴い、適宜これら切替を行う切替手段を構
成すればよい。

【０１２１】・微調整部２００をクロックバッファ１０
側に、粗調整部１００を出力バッファ２０側に接続する
ようにしてもよい。 ・内部発振回路の備えるリングオシレータを構成する遅
延ユニットと、微調整部の遅延回路における遅延ユニッ
トとは、必ずしも同一の構成を備えなくてもよい。この
場合であっても、リングオシレータの発振するパルスの
周期と、微調整部の遅延回路を用いた遅延にかかる最大
量とが略等しいことが望ましい。

【０１２２】・内部発振回路やカウンタ、一致判定部に
ついては、必ずしも立ち上がり及び立ち下がりの２系統
を有していなくてもよい。例えば先の図５に示す構成に
おいて、立ち上がり用のみの内部発振回路及びカウンタ
及び一致判定部を備え、立ち上がりセット信号Ｒｓｓを
遅延回路を介して出力信号生成部１５０のリセット端子
に入力するなどすればよい。この際、この遅延回路によ
る遅延量が、中間出力クロックｍＯＣＬＫのパルス幅を
決定する。また、例えばダミークロックパスについての
み、立ち上がり及び立ち下がりのうちの一方のエッジの
みをカウントしてｍＦＣＬＫを出力する構成としてもよ
い。

【０１２３】・内部発振回路は、必ずしもリングオシレ
ータを備えた構成でなくてもよい。例えば入力クロック
ＣＬＫよりも周波数の高い周波数のパルスを発振する発
振器を用いて、入力クロックＣＬＫに応答して、このパ
ルス数をカウントするようにしてもよい。

【０１２４】・一致判定部、出力信号生成部の構成につ
いても、カウンタのカウント値がレジスタに設定される
遅延量に相当する値となることに基づき後段の系に出力
すべき遅延信号を生成出力する出力部を構成する範囲で
適宜変更してよい。

【０１２５】・カウンタの構成についても適宜変更して
よい。 ・レジスタ１６０の構成についても、上記各実施形態で
例示したものに限らなず、例えば入力クロックと出力ク
ロックとの位相のずれ度合いに応じてその設定値の1度
の変更量を可変とするもの等、遅延量を設定する適宜の
遅延量設定手段でよい。

【０１２６】・ダミークロックパスの構成としては、上
記実施形態で例示したものに限らず、前段の系から入力
される入力クロックＣＬＫに対して後段の系に出力され
る出力クロックＯＣＬＫの遅延量を擬似的に生成する適
宜のダミー手段でよい。この際、例えばこれは、特開平
１１−１２７０６３記載の回路と同様の回路であっても
よい。

【０１２７】・必ずしもダミー手段を備える構成でなく
てもよい。この際、例えば前段の系から入力されるクロ
ックとしての入力クロックＣＬＫと、これと位相同期対
象となるクロックとしての出力クロックＯＣＬＫとの位
相比較に基づいて遅延制御をするなどすればよい。

【０１２８】・分周器による分周の仕方は上記実施形態
で例示したものに限らない。この際、レジスタ１６０の
値の前回の変更が位相比較回路５０による比較対象に反
映された後に、同レジスタ１６０による遅延量の可変設
定がなされるような設定とすることが望ましい。

【０１２９】・必ずしも分周器を備えなくてもよい。こ
の場合であっても、レジスタ１６０の値の前回の変更が
位相比較回路５０による比較対象に反映された後に、同
レジスタ１６０による遅延量の可変設定がなされるよう
な構成とすることが望ましい。

【０１３０】・累積型遅延部の構成としては、内部発振
回路等を備えるものに限らず、単位遅延を繰り返すこと
で設定された遅延量と比較し、それらの一致時までの単
位遅延の累積値を入力されるクロックに付与した遅延信
号を生成することのできる適宜の構成を備えていればよ
い。

【０１３１】・上記各実施形態における微調整部２００
の遅延回路やダミー遅延回路、遅延制御回路の構成につ
いては、例えば特開平１０−１１２１８２号公報、特開
平１１−８８１５３号公報、特開２０００−２９４０６
２号公報に記載されたもの等、遅延量を調整できる任意
の構成でよい。

【０１３２】・微調整部２００については、これを設け
なくても内部発振回路やカウンタを用いて位相合わせを
行うことで、回路規模の増大を抑制しつつも十分な位相
制御幅を確保することができる。

【０１３３】・上記第２の実施形態における直列型遅延
部３１０の遅延回路やダミー遅延回路、遅延制御回路
（遅延量制御手段）の構成については、遅延量を調整で
きる任意の構成でよい。

【０１３４】・位相比較回路については、先の図１７に
例示した構成を備えたものに限らない。 ・必ずしも入力クロックと出力クロックとの位相を合わ
せるものに限らず、これら両クロックの位相差を所望の
位相差以下に調整する（同期させる）ものであればよ
い。

【０１３５】・クロックの位相調整に限らず、前段の系
からの入力信号と後段の系への出力信号とを同期させる
ようにしてもよい。この際、入力信号が周期的な信号で
あることが望ましい。

【図面の簡単な説明】

【図１】本実施形態にかかるＤＬＬ回路の第１の実施形
態の全体構成を示すブロック図。

【図２】同実施形態における入力クロックの分周態様を
示すタイムチャート。

【図３】同実施形態における遅延回路の回路図。

【図４】同実施形態におけるエッジ検出回路の回路構成
を示す回路図。

【図５】同実施形態の内部発振回路及びその周辺の回路
図。

【図６】同内部発振回路を構成する遅延ユニットの回路
構成を示す回路図。

【図７】同実施形態のカウンタの回路構成を示す回路
図。

【図８】同実施形態のレジスタの回路構成を示す回路
図。

【図９】同実施形態の動作を説明するタイムチャート。

【図１０】同実施形態の動作を説明するタイムチャー
ト。

【図１１】同実施形態の高周波の入力クロックに対処す
る際の問題点を説明するタイムチャート。

【図１２】本発明にかかるＤＬＬ回路の第２の実施形態
の全体構成を示すブロック図。

【図１３】同実施形態のモニタ回路の処理を示すフロー
チャート。

【図１４】同モニタ回路の回路構成を示す回路図。

【図１５】従来のＤＬＬ回路の構成を示すブロック図。

【図１６】分周器を用いた位相合わせの仕方を説明する
タイムチャート。

【図１７】位相比較回路の構成を示す図。

【図１８】位相比較回路の出力信号の特性を示すタイム
チャート。

【図１９】上記従来のＤＬＬ回路の遅延回路及びシフト
レジスタの構成を示す回路図。

【符号の説明】

１０…クロックバッファ、２０…出力バッファ、３０…
ダミー回路、３２…出力バッファ、３４…クロックバッ
ファ、４０…分周器、５０…位相比較回路、１００…粗
調整部、１１０…エッジ検出回路、１１１…インバー
タ、１１２…遅延部、１１３…ＮＡＮＤ回路、１１４…
インバータ、１１５…ＮＡＮＤ回路、１２０Ｆ、１２０
Ｆｄ、１２０Ｒ、１２０Ｒｄ…内部発振回路、１２１
Ｆ、１２１Ｒ…ＲＳフリップフロップ、１２２Ｆ、１２
２Ｒ…リングオシレータ、１３０Ｆ、１３０Ｆｄ、１３
０Ｒ、１３０Ｒｄ…カウンタ、１４０Ｆ、１４０Ｆｄ、
１４０Ｒ、１４０Ｒｄ…一致判定部、１４１Ｆ、１４１
Ｒ…一致判定回路、１４２Ｆ、１４２Ｒ…Ｄフリップフ
ロップ、１５０…出力信号生成部、１６０…レジスタ、
２００…微調整部、２１０…遅延回路、２２０…ダミー
遅延回路、２３０…遅延制御回路、３００…累積型遅延
部、３１０…直列型遅延部、３２０…切替部、３３０…
セレクタ、３４０…位相比較回路、３５０…モニタ回
路、３５１…累積型遅延部モニタ回路、３５２…インバ
ータ、３５３…ＮＡＮＤ回路、３５４…ＲＳフリップフ
ロップ、３５５…直列型遅延部モニタ回路、３５６…Ｎ
ＡＮＤ回路、４１０…クロックバッファ、４２０…出力
バッファ、４３０…ダミー回路、４４０…分周器、４５
０…位相比較回路、４５６…遅延ユニット、４５８…Ｎ
ＯＲ回路、４６０…遅延回路、４７０…ダミー遅延回
路、４８０…遅延制御回路。

フロントページの続き Ｆターム(参考） 5B079 CC01 CC02 CC14 DD03 DD06 DD17 5J106 AA04 CC03 CC21 CC52 CC59 DD05 DD06 DD09 DD17 DD24 DD38 DD43 DD48 EE01 GG10 GG14 HH02 JJ06 JJ07 KK39 5K047 AA05 AA08 GG03 GG09 GG11 GG29 MM36 MM56

Claims (12)

【特許請求の範囲】
1. 【請求項１】前段及び後段の２つの系の間に介在し、前
   段の系から入力される信号を所要に遅延させることによ
   って、前記前段の系と前記後段の系との間での信号の位
   相を同期させるディレイロックドループ回路であって、 前記入力される信号の所定のタイミングからの経過時間
   と同入力される信号に付与すべき遅延量に相当する時間
   とを比較しつつ単位遅延を繰り返し、それら比較する値
   が一致したときの前記単位遅延の累積値を前記入力され
   る信号に付与して前記後段の系に出力すべき遅延信号を
   生成出力する累積型遅延部を備えることを特徴とするデ
   ィレイロックドループ回路。
2. 【請求項２】前記累積型遅延部は、前記入力される信号
   に応答して所定の周期を持つパルスを発振する内部発振
   回路と、該内部発振回路の発振するパルス数をカウント
   するカウンタと、前記入力される信号に付与すべき遅延
   量を設定する遅延量設定手段と、前記カウンタのカウン
   ト値が前記遅延量設定手段に設定される遅延量に相当す
   る値となることに基づき前記後段の系に出力すべき遅延
   信号を生成出力する出力部とを備えて構成される請求項
   １記載のディレイロックドループ回路。
3. 【請求項３】請求項２記載のディレイロックドループ回
   路において、 前記内部発振回路と前記カウンタとは、前記入力される
   信号の立ち上がりエッジ及び立ち下がりエッジにそれぞ
   れ対応した立ち上がり用内部発振回路及び立ち下がり用
   内部発振回路と、これら各内部発振回路から発振される
   パルス数をカウントする立ち上がり用カウンタ及び立ち
   下がり用カウンタとからなり、前記出力部は、前記立ち
   上がり用カウンタのカウント値が前記遅延量設定手段に
   設定される遅延量に相当する値となったときに前記遅延
   信号を立ち上げるとともに、前記立ち下がり用カウンタ
   のカウント値が前記遅延量設定手段に設定される遅延量
   に相当する値となったときに前記遅延信号を立ち下げる
   ことを特徴とするディレイロックドループ回路。
4. 【請求項４】請求項２又は３記載のディレイロックドル
   ープ回路において、 前記入力される信号と同入力される信号と位相同期対象
   となる信号との位相を比較する位相比較回路を更に備
   え、 前記遅延量設定手段は、前記位相比較回路による比較結
   果に応じて前記入力される信号に付与すべき遅延量を可
   変設定することを特徴とするディレイロックドループ回
   路。
5. 【請求項５】前記遅延量設定手段による前記遅延量の可
   変設定は、該遅延量についての前回の変更が前記位相比
   較回路による比較対象である前記位相同期対象となる信
   号に反映された後に行う請求項４記載のディレイロック
   ドループ回路。
6. 【請求項６】請求項１〜５のいずれかに記載のディレイ
   ロックドループ回路において、 前記累積型遅延部は、前記累積される単位遅延量よりも
   遅延量の小さい複数の遅延ユニットが直列接続されて前
   記入力される信号を遅延させる遅延回路と、該遅延回路
   を構成する遅延ユニットの使用段数を可変設定すること
   で同入力される信号に付与する遅延量を制御する遅延制
   御回路とを更に備えることを特徴とするディレイロック
   ドループ回路。
7. 【請求項７】前記内部発振回路は、前記遅延回路におけ
   る遅延ユニットと同一の構成を有する遅延ユニットを備
   えてそのパルス幅が設定されるリングオシレータを備え
   て構成される請求項６記載のディレイロックドループ回
   路。
8. 【請求項８】請求項４〜７記載のディレイロックドルー
   プ回路において、 前記入力される信号を所定に分周する分周器と、 前記前段の系から入力される信号に対して前記後段の系
   に出力される信号の遅延量を擬似的に生成するダミー手
   段を更に備え、 前記位相比較回路による前記前段の系から入力される信
   号と同入力される信号と位相同期対象となる信号との位
   相比較は、前記分周器によって分周された信号とこれが
   前記ダミー手段によって擬似的に生成された遅延量が付
   与された信号とに基づいて行われることを特徴とするデ
   ィレイロックドループ回路。
9. 【請求項９】前記ダミー手段は、少なくとも前記累積型
   遅延部を有する前記前段の系と前記後段の系間の回路と
   等価な回路を備えてなる請求項８記載のディレイロック
   ドループ回路。
10. 【請求項１０】請求項２〜９のいずれかに記載のディレ
    イロックドループ回路において、 前段及び後段の２つの系の間に介在し、複数の遅延ユニ
    ットの直列接続からなる遅延回路と、該遅延回路を構成
    する遅延ユニットの使用段数を可変設定することで同遅
    延回路に入力される信号に付与する遅延量を制御する遅
    延量制御手段とを備えて、前記前段の系と前記後段の系
    との間でそれら信号の位相を同期させる直列型遅延部
    と、 前記前段の系と前記後段の系との間でそれら信号の位相
    を同期させるに際し、前記累積型遅延部と前記直列型遅
    延部とのいずれを用いて行うかを切り替える切替手段を
    備えることを特徴とするディレイロックドループ回路。
11. 【請求項１１】前記切替手段は、前記累積型遅延部にお
    ける前記遅延量設定手段に設定された遅延量と、前記直
    列型遅延部における遅延量制御手段にて制御される遅延
    量とをモニタし、このモニタ結果に基づいて前記切り替
    えを行うモニタ回路を備える請求項１０記載のディレイ
    ロックドループ回路。
12. 【請求項１２】前記切替手段は、前記前段の系及び前記
    累積型遅延部間、並びに前記累積型遅延部及び前記後段
    の系間によって前記入力される信号に付与される遅延量
    と前記入力される信号の周期との除算値が所定値以上と
    なったときに前記累積型遅延部を用いるよう切り替える
    請求項１０記載のディレイロックドループ回路。