JPH09512935A - 高精度クロック分配回路 - Google Patents

Abstract

(57)【要約】 分散型クロック回路網（２０）において、長尺状のコネクタ（２４）へ供給される入力クロック信号（２２）が基端及び先端位置（３２ｉ，３４ｉ）を介して多数の装置（３０）の各々へ印加される。各装置（３０）は該先端位置及び基端位置から速いクロック信号と遅いクロック信号とを得る。該速いクロックと遅いクロックの２つの対応する端部の間の中間点を見つけ出すことによって、各装置（３０）はそれを使用するためのクロック信号を派生し、その場合にこのように派生された装置（３０）のクロック間のクロックスキューは最小とされる。

Description

【発明の詳細な説明】 高精度クロック分配回路発明の背景 本発明は、大略、クロック分配回路に関するものであって、更に詳細には、ク ロックのスキューが最小とされているクロック分配の新規なトポロジィ及びその 他の遅延線回路に関するものである。 クロック信号は繰返しのデジタル信号であって、通常、一定の繰返し周期即ち 周波数で圧電結晶発信器から派生される。クロック信号は、一群のデジタルゲー ト、時間イベント間の動作を同期させ且つデータ及び制御信号のバッファ動作を 制御するためにデジタルシステムにおいて使用される。典型的なデジタルシステ ムにおいてクロックを必要とする多数のデジタル要素のために、通常、クロック 信号の複数個のコピーが存在している。これらのクロックの複数個のコピーはク ロック分配回路網によって発生され且つ分配される。クロック分配回路網は、通 常、ワイヤ、プリント回路基板トレース、及び集積回路（ＩＣ）バッファから構 成される。これらクロック信号のコピーが、該クロックを受取るものの全てが同 時にそれらを受取るように分配されることが非常に重要である。クロック信号の 種々のコピーの到着時間における差異はクロックスキューと呼ばれる。 一般的に、ナノ秒又はピコ秒で測定されるクロックスキューの量が大きければ大 きい程、システム帯域幅の喪失及び毎秒当たりのシステム動作における減少は一 層大きい。 従来、クロックスキューは、クロック分配回路網の注意深い測定及び調節によ って制御されていた。ワイヤ及びＰＣボードトレースが手作業によって特定の長 さに調節され、且つクロックの密接した整合を確保するために特別に格付けした 集積回路が使用されていた。全ての集積回路は、内在的な半導体製造処理変動に 起因してＩＣ毎に伝搬遅延において著しい変動を有するものであるからこのこと が必要であった。単一のＩＣは非常に低いスキューで少数のクロックを与えるこ とが可能であるが、１個を超えたＩＣから構成されるクロック分配回路網はＩＣ 間の変動に起因して著しいスキューを有している。 より最近になって、この内在的な半導体処理変動を自動的に調節するために積 極的な補償技術を使用するクロック分配ＩＣが開発されている。これらのＩＣは フェーズロックループ（ＰＬＬ）方法を使用することに基づいている。ＰＬＬは 内部発信器を有しており、それは、その発信周波数又はその細分したものが外部 入力基準クロック信号のそれと一致するまで調節される。該発信器出力は、更に 、ある数 のＩＣ出力を駆動する。その実際的な効果は、出力クロック信号は入力基準クロ ック信号とほぼ同時に表われるので、ＰＬＬ ＩＣがゼロの伝搬遅延を有するよ うに見えるということである。ＰＬＬクロック分配ＩＣはゼロの伝搬遅延を有す るように見えるので、精密なクロック分配回路網を製造する作業は著しく簡単化 される。該回路網における全てのワイヤ及びＰＣボードトレースが一致されてい る限り、ゼロの遅延のＰＬＬ ＩＣは結果的に得られる複数個のクロックコピー に対して何等変動を与えることはない。従って、低スキューの複数個のクロック コピーを発生させることが可能である。 然しながら、ＰＬＬクロック分配ＩＣは多数の制限を被り、上述した理想的な シナリオを達成することを阻止している。ＰＬＬ ＩＣは独立的に新たなクロッ クを発生することによってクロックを分配しようとし、次いでこれら新たなクロ ックの全てを所望の基準クロックへ調節しようとする基本的な問題を有している 。この集積回路設計アプローチは２つの条件、即ち新たなクロックを発生するこ と及び新たなクロックを基準クロックへ調節することを有している。 集積回路において安定な低ノイズで高周波数のクロックを発生させる第一の条 件は困難である。典型 的に３００乃至８００ＭＨｚの精密な高周波数のアナログ発信器回路を使用する ことが必要である。このことは精密な高周波数アナログ回路を製造することの可 能な半導体プロセスを必要とする。アナログ回路によるノイズに対する脆弱性が その困難性を更に増加させている。アナログ回路はノイズに対するデジタルの二 進スレッシュホールド応答ではなく一様な線形応答に起因してデジタル回路と比 較して著しくノイズに対して影響を受け易い。安定な低ノイズ発信器は典型的に 、制限された周波数範囲にわたってのみ動作する。 この敏感な高周波数アナログ発信器を所望の基準クロックへ調節する第二の条 件も非常に困難である。その調節回路は、典型的に、新たに発生されたクロック と所望の基準クロックとの間の不一致を測定するための位相検知器と、内部発信 器を制御するための濾波電荷ポンプとから構成されている。該位相検知器は２つ のパルスを出力し、該パルスの幅は電荷ポンプを制御するために使用される。該 電荷ポンプは、理想的には、該２つの制御パルスの幅に応答して該発信器へ一様 な線形的量の電流を供給する精密な対称的アナログ回路である。この場合も、精 密なアナログ回路の要求を充足することは困難である。 ＰＬＬ ＩＣに関連する付加的な問題としては、 高周波数内部発信器に起因する高い電力消費、クロック周波数における急激な変 化を取扱うことの能力の欠如、デューティサイクルにわたっての制御の欠如、及 びプリント回路基板上のレイアウトにおける困難性等がある。 従って、上述した困難性が存在しない改良したクロック分配回路を提供するこ とが望ましい。発明の要約 ＰＬＬアプローチのいずれの問題もなしで高精度クロックを分配するために本 発明のクロック分配回路のファミリィが開発された。本回路は、多数の低スキュ ークロック信号を分配し、基準クロックのより高い倍数及び細分化を与え、且つ 出力クロックのデューティサイクルを制御することが可能である。本発明のクロ ック分配回路の基本的なアプローチは、新たなクロックを再生するのではなく所 望のクロックを分配し、次いで所望のクロックと一致させるために新たなクロッ クを調節せんとすることによって、高周波数のアナログ回路及び関連する特別の 半導体プロセスを与えることが不要であるという認識に基づいている。このよう な条件を取除くことによって、幾多の利点が可能となる。 最初の利点は、全ての回路をデジタルとすることが可能であるということであ る。このことは、デジ タル回路をサポートすることの可能な任意の半導体プロセスを、本発明の回路を 実現するために使用することが可能であることを意味している。特定の半導体プ ロセスによってサポートされるマクロ／ゲートの任意のライブラリィをこれらの 回路を実現するために使用することが可能である。 ２番目の利点は、本発明の回路によって分配することの可能な連続的なクロッ ク周波数範囲である。０ＭＨｚから選択した半導体プロセスが可能な最大のＭＨ ｚまで分配させることが可能である。この連続的な周波数のサポートはＰＬＬ ＩＣの場合には不可能である。 ３番目の利点は、アナログ回路と比較してデジタル回路の本質的なノイズ許容 性である。本発明回路は、特に、差動ゲートが使用される場合には、ＰＬＬ回路 よりもノイズに対して影響を受ける可能性が少ない。対となる相補的入力が互い に交差する場合に差動ゲートがスイッチする。同相モードノイズは差動ゲートに よって効果的に拒否される。デジタルシステムにおける電圧及び温度変動は本回 路に影響を与えることはない。ＰＣボードレイアウトにおいて何等特別なアナロ グパワープレーン（ｐｏｗｅｒ ｐｌａｎｅ）即ち電力面又は分離は必要ではな い。 ４番目の利点は電力消費における減少である。電 力を消費する高周波数内部発信器が存在しないので、本発明回路のどの実現例も 同様のＰＬＬ回路と比較して実質的な電力節約を提供することが可能である。本 発明回路は所望の出力クロック周波数よりも一層速くスイッチすることはない。 ５番目の利点は任意のデューティサイクルで分配することの能力である。本発 明アプローチの回路の場合には何等新しいクロックは発生されないので、所望の クロックはデューティサイクルにおいて任意の変化を有することが可能である。 本発明クロック分配回路網の回路内に入ってくるものは出ていくものと同じであ る。対照的にＰＬＬアプローチは、常に、約５０％のデューティサイクルのクロ ックを発生する。 上述した利点に加えて、本発明クロック分配ＩＣの回路は、クロックスキュー 、入力対出力遅延を減少し、且つクロックエッジを１００ピコ秒インターバル以 下に制御する。独特の回路形態が半導体及びプリント回路（ＰＣ）基板（ボード ）処理の内在的な一様性及び一貫性をてこ入れして分配されるクロックにおける 変動を減少させる。 本発明ＩＣの回路を使用するクロック分配回路網はＰＬＬ ＩＣよりも少ない スキューで多数のクロックコピーを供給することが可能である。本発明の 回路は、更に、より厳格で且つ対称的な許容度で、ＰＬＬ ＩＣよりも一層理想 的なゼロ遅延バッファを与えることが可能である。本発明回路の回路内の自己較 正型トポロジィの使用は、そうでない場合に、個別的なマクロ／ゲートが可能で あるよりも一層細かい分解能で任意の半導体プロセスがクロックエッジを精密に 制御することを可能とする。 本発明の一側面は、ｎを正の整数として、１番目の装置からｎ番目の装置へｎ 個の回路装置のシーケンスにおいて使用するために入力クロック信号からｎ個の 基準クロック信号を派生する装置に関連するものである。この装置は、前記入力 クロック信号を受取る基端部分と、該入力クロック信号が該基端部分へ印加され た後ある時間遅延で前記入力クロック信号が先端部分に到達するように前記基端 部分から離隔されている先端部分とを具備する長尺状のコネクタを有している。 基端部分から先端部分への入力クロック信号の伝搬方向は、下流方向を定義し、 且つ該下流方向と反対の方向は上流方向を定義する。本装置は、ｎ対のコネクタ を有しており、各対はｎ個の装置のうちの１つを２つの対応する位置、即ち基端 位置及び該基端部分と先端部分との間の先端位置において該コネクタへ接続して おり、各先端位置はどの基端位置からも下流側であり、且つ１つの装 置に対応する各２つの位置は１つのグループを形成している。ｉ番目のグループ における基板位置は（ｉ−１）番目のグループにおける基板位置から下流側であ り、且つｉ番目のグループにおける先端位置は（ｉ−１）番目のグループにおけ る先端位置から上流側であり、尚ｉは２からｎの範囲内の整数であり、従って各 装置は、前記コネクタから、それの対応するグループの前記基端位置からの速い クロック信号と、それの対応するグループの前記先端位置からの遅いクロック信 号とを受取り、これらの速いクロック信号と遅いクロック信号とは前記各装置に 対応する一対の信号を形成している。本装置は、更に、ｎ個のクロック信号の供 給源を有しており、各クロック信号は１個の装置に対応する対応する対の信号か ら派生され、その場合にｎ個のクロック信号の間のクロックスキューが減少され る。 本発明の別の側面は、２つの実質的に同一な相互接続信号経路と、信号を遅延 させるためにその信号を通過させるために該２つの経路のうちの１つを選択する ための手段と、他方の経路と比較して一方の経路によって発生される遅延を増加 させるために前記２つの経路のうちの一方へ接続されるゲート手段とを有する二 進相対的遅延線に関するものである。 本発明の更に別の側面は、シーケンスに配列され た複数個の段を有する二進相対的遅延線に関するものである。各段は、２つの実 質的に同一な相互接続信号経路と、信号を遅延させ且つ出力を供給するためにそ の信号を通過させるために該２つの経路のうちの一方を選択するセレクタと、他 方の経路と比較して一方の経路によって発生される遅延を増加させるために２つ の経路のうちの一方へ接続した負荷とを有している。最後の段を除いて各段の選 択手段の出力は該シーケンスにおける次の段の両方の信号経路へ供給される。 本発明の更に別の側面は、２つの実質的に同一の相互接続信号経路と、信号を 通過させてその信号を遅延させ且つ出力を供給するための２つの経路のうちの一 方を選択する手段と、現在選択されている経路をモニタする手段とを有する二進 相対的遅延線に関するものである。該モニタする手段は、前記選択手段をして外 部信号に応答して現在選択されていない経路を選択させる。 本発明の付加的な側面は、ｍ及びｎを正整数であってｎがｍよりも大きいもの として、サイクル時間を有する入力デジタル周期的信号を（ｍ／ｎ）１００％デ ューティサイクル比を有する同一の周波数におけるものへ変換する回路に関する ものである。該回路は、遅延信号の対応する遅延端を得るために入力 信号のサイクル時間のｍ／ｎ又は（ｎ−ｍ）／ｎだけ入力信号の上昇端又は下降 端を遅延させる手段と、入力信号の上昇端又は下降端及び遅延信号の対応する端 によって論理状態を変化させる周期的信号を供給する手段とを有している。 本発明の別の側面は、入力信号の周波数の倍数である周波数を有するクロック 信号を発生する回路に関するものであって、該回路は、直列に接続されており実 質的に同一の遅延を導入する複数個の遅延線を有しており、前記直列した遅延線 は一端において前記入力信号を受取り、各遅延線は出力を供給する。該回路は、 更に、該遅延線の各々の出力の論理状態における変化に応答してパルス信号を供 給する手段と、前記クロック信号を供給するために該パルスを結合する手段とを 有している。 本発明の更に別の側面は、遅延入力信号及び遅延基準信号を与えるために入力 信号及び基準信号を夫々遅延させるための第一及び第二信号遅延源と、該遅延入 力信号及び該基準信号の両方を受取ることに応答して遅れ信号を供給する第一論 理要素と、該入力信号及び該遅延基準信号の両方を受取ることに応答して進み信 号を供給する第二論理要素とを有する対称的位相検知器に関するものである。該 検知器は、更に、該入力信号と該基準信号とが同相であるか否 かを表わすために該進み信号及び遅れ信号に応答して出力を供給する第三論理要 素を有している。 本発明は、例えばマイクロプロセサ、メモリ又はその他の論理等のクロック分 配以外の機能を含むより大型の集積回路の一部として実現された場合に、かなり の性能上及びコスト上の利点を与える。このような態様で実現された場合に、ス タンドアローンチップ（即ち、専用のクロックチップ）として実現された場合と 同一の性能上の利点を全て与えると共にその他の顕著な利点を与える。 第一に、アナログＰＬＬと異なり、本発明はアナログ回路、アナログ電力及び 接地又はアナログレイアウト基準を必要とするものではない。従って、それは、 集積回路における論理の残部と同一のレイアウト基準及び同一のライブラリィか らの同一のデジタルゲートを使用して実現することが可能である。このことは、 一般的なデジタル回路プロセスを使用することが可能であるので、より大型の集 積回路のコストを減少させる。例えば、一般的なＣＭＯＳゲートアレイを使用す る論理装置を設計しているチップ設計者が本発明を実現することが可能であり、 一方ＣＭＯＳゲートアレイにおいてＰＬＬ方法を実現することは不可能である。 第二に、同一のチップ処理技術が与えられた場合 には、本発明回路は、ＰＬＬよりも一層高い性能を与える。このことは、より大 型のＩＣの製造業者がＰＬＬの場合よりも一層高いクロック性能を達成すること を可能とし、且つ単に一層高いクロック性能を達成するために回路全体に対して より高価な技術を使用することを回避することを可能としている。 本発明の更に別の側面は、基準周波数における基準クロック信号及び出力クロ ック信号に対する所望の周波数を表わす周波数選択信号に応答して制御信号を供 給する手段と、該所望周波数が該基準周波数のフラクション即ち分数であって、 該制御信号又はそれから派生した信号に応答して該所望周波数に実質的に等しい 周波数において前記出力クロック信号を発生すべく調節可能な信号発生器とを有 する周波数逓倍器回路に関するものである。本出願において使用されているよう に、「フラクション（分数）」、「分数逓倍器」、「分数周波数逓倍器」又は「 分数乗数」は全て整数へ還元することの不可能な逓倍数を意味している。「分数 周波数逓倍」は分数周波数逓倍器を使用した逓倍のことを意味している。 本発明の別の側面は、基準信号の周波数の分数逓倍である周波数の信号を発生 する方法であって、基準周波数における基準クロック信号及び出力クロック信号 に対する所望の周波数を表わす周波数選択信 号に応答して制御信号を供給し、その場合に前記所望の周波数が該基準周波数の 分数倍数であることを特徴とする方法に関するものである。本方法は、更に、出 力クロック信号を発生し、且つ該制御信号又はそれから派生した信号に応答して その周波数が該所望周波数に実質的に等しいように該出力クロック信号の周波数 を調節する。上述した方法及び回路の両方において、更に一層高い周波数の別の クロック信号を得るために、該出力クロック信号を逓倍するための整数周波数逓 倍を有することが望ましく、このような特徴は、究極的な所望のクロック信号が 基準信号の周波数と比較して非常に高い周波数のものである場合には、回路部品 の多くのものが非常に高い周波数で機能することの条件を減少させる。図面の簡単な説明 図１は本発明の一実施例を示すためにスキューが低い複数個の制御信号を発生 するための新規なトポロジィを示したクロック分配回路網のブロック図である。 図２は図１の回路においてこれらのスキューの低いクロック信号がどのように して発生されるかを示したタイミング線図である。 図３はスキューの低いクロック信号の発生を示すために図１の分配回路におい て使用される回路のブ ロック図である。 図４Ａは遅延クロック信号を与えるために入力クロック信号を遅延させ且つ遅 延クロック信号と入力クロック信号とが同一の位相を有するように遅延クロック 信号と入力クロック信号とを一致させる回路であって本発明の一実施例を示すブ ロック図である。 図４Ｂは図４Ａの回路の動作を示したタイミング線図である。 図５Ａは本発明の一実施例を示すための対称的位相検知器の概略回路図である 。 図５Ｂ、図５Ｃ、図５Ｄは図５Ａの検知器の動作を示すためのタイミング線図 である。 図６Ａは本発明の一実施例を示すために微細遅延差を形成するために回路のロ ーディングを使用した状態を示した概略回路図である。 図６Ｂは、本発明の一実施例を示すために、各段が遅延を導入する７個の段を 具備する二進相対的遅延線構成体の概略回路図である。 図７は遅延線が使用するために選択される前に安定化するための適切な時間を 有することが可能とされている本発明の一実施例を示すための二進相対的遅延回 路のブロック図である。 図８は図７の遅延制御機能の概略回路図である。 図９Ａは所望のデューティサイクル出力クロック 信号を入力クロック信号から発生させることが可能である場合の本発明の一実施 例を示すための遅延線回路のブロック図である。 図９Ｂは図９Ａの回路の動作を示したタイミング線図である。 図１０Ａは本発明の一実施例を示すために入力信号の周波数の倍数である周波 数を有するクロック信号を発生する回路のブロック図である。 図１０Ｂは図１０Ａの回路の動作を示したタイミング線図である。 図１１は本発明の別の側面を示すためのデジタル分数周波数逓倍器回路のブロ ック図である。 図１２は図１１の４倍組合わせ逓倍器をより詳細に示したブロック図である。 図１３は図１１のデジタル発信器をより詳細に示したブロック図である。 図１４は図１３の回路をより詳細に示したブロック図である。 図１５は図１１の比比較回路をより詳細に示したブロック図である。 図１６は図１２のパルス回路５２０′の別の実施例をより詳細に示したブロッ ク図である。 図１７は図１２のＯＲゲートＺ３′の別の実施例をより詳細に示した概略回路 図である。 説明を簡単化するために、本出願の図面における同一の部分又は信号は同一の 番号を付してある。好適実施例の詳細な説明 図１はスキューの低いクロック信号の発生を示すためのクロック分配回路のブ ロック図である。図１に示したように、クロック分配回路２０は基端部分２４ａ 及び先端部分２４ｂを具備する長尺状のコネクタ２４へ入力クロック信号を供給 するクロック源２２を有している。該クロック源は、入力クロック信号を基端部 分２４ａへ供給し、従って該入力クロック信号は、それが基端部分に印加された 後の時間遅延後にコネクタ２４に沿って先端部分２４ｂへ伝搬する。入力クロッ ク信号の基端部分から先端部分への伝搬方向は下流方向２６を定義し、且つこの 下流方向に反対の方向２８は上流方向を定義する。図１に示したように、ｎ個の 装置３０の各々は一対の接続部を介して２つの位置、即ち基端位置及び先端位置 においてコネクタ２４へ接続されている。従って、ｉ番目の装置は、信号３６（ ｉ）を担持する接続部を介して基端位置３２（ｉ）において且つ信号３８（ｉ） を担持する接続部を介して先端位置３４（ｉ）において該コネクタへ接続してお り、ｉは１乃至ｎの範囲である。従って、例えばｉ番目の装置等の各装置に対し て、例えば位置３２（ｉ），３４ （ｉ）等の基端位置及び先端位置の２つの位置のｉ番目のグループ等の対応する グループが存在している。これらの位置３２（ｉ），３４（ｉ）はｉ番目の装置 に対応するｉ番目のグループを形成する。全ての基端位置及び先端位置及びｎ個 の装置に対して、各先端位置は任意の基端位置から下流側であり且つｉ番目のグ ループにおける基端位置は（ｉ−１）番目のグループにおける基端位置から下流 側であり且つｉ番目のグループにおける先端位置は（ｉ−１）番目のグループに おける先端位置から上流側であることが観察され、尚この例におけるｉは２乃至 ｎの範囲内の整数である。従って、ｎ個の装置の各々は該コネクタからその対応 するグループの基端位置からの速いクロック信号と、それの対応するグループの 先端位置からの遅いクロック信号とを受取り、このような速いクロック信号及び 遅いクロック信号は前記各装置に対応する一対の信号を形成する。従って、ｉ番 目の装置３０は位置３２（ｉ）を介して速いクロック信号と、位置３４（ｉ）を 介して遅いクロック信号とを受取る。 図２は図１の回路の動作を示したタイミング線図である。図１及び２に示した ように、図１における回路のトポロジィに起因して、装置１は、対応する速い信 号がその他の装置のいずれかによって受取ら れる前の時間において受取られる速い信号３６（１）を受取る。然しながら、装 置１によって受取られる遅い信号３８（１）は、その他の装置のいずれかによっ て対応する遅い信号を受取るよりも後の時間に発生する。これらｎ個の装置の各 々に対して、それが受取る速い信号及び遅い信号の遷移時間の間の中間点は、該 装置によって受取られる速いクロック信号及び遅いクロック信号の平均値を与え る。コネクタ２４が一様であり且つ基端部分２４ａからの基端位置又は先端位置 の距離がこのような位置から得られる速い信号又は遅い信号に導入される遅延の 量に比例するようにその長さに比例する遅延を導入するものと仮定し、且つ半導 体媒体内の図１の回路２０の実際のレイアウトが、例えばｉ番目の装置等の各装 置に対して、コネクタ２４の基端位置３２（ｉ）と共通中間点又は基準点Ｍとの 間の距離がＭと先端位置３４（ｉ）との間の距離に実質的に等しいものであって ｉが１乃至ｎの範囲のものであると仮定すると、各装置に対する速い信号と遅い 信号との間の平均クロック信号時間は一致し且つ同時に発生し、その場合にこの ような時間は図２における点線４０によって表わされる。ｎ個の装置３０の各々 がｎ個の装置の速いクロック信号と遅いクロック信号の遷移時間の間の平均値に おいて発生する遷移時間を有 する１つ又はそれ以上の出力信号４２を発生する回路を有する場合には、これら ｎ個の装置によって与えられるｎ個の出力信号の全ては、これらのｎ個の装置の 空間的分離にも拘らず、実質的に同一の時間において発生する。基端位置と先端 位置とを分離するオプションとしてバッファ４４をコネクタ４２に設けることが 可能である。 上述したように、ｎ個の装置の各々の速い信号及び遅い信号の遷移時間の平均 値が同時に発生するためには、コネクタ２４は、それがその長さに比例する伝搬 遅延を導入し、且つｉが１乃至ｎの範囲内として３２（ｉ）とＭとの間の距離が ３４（ｉ）とＭとの間の距離に等しいようなものである。このような条件が上述 したものから幾分緩和された場合であってもクロックスキューが尚且つ減少され ることが理解され、そのように緩和された場合には半導体レイアウトにおいて一 層柔軟性が与えられる。これら全ての変形例は本発明の範囲内のものである。図 １の回路のトポロジィは装置の回路網に対して入力クロック信号を供給するコネ クタ２４に負荷を与える装置数に拘らずにクロックスキューを最小とすることが 可能であるという利点を有している。このことはＰＬＬ設計とは非常に異なって おり、ＰＬＬの場合には、供給されるべきクロック信号の数が増加す ると、異なるクロック信号の間のスキューは一層大きくなる。これは複数個のＰ ＬＬ集積回路のエラー許容度に関する加算効果に起因するものである。図１の回 路のトポロジィの代わりにＰＬＬ設計を使用した場合には、ｎ個の装置の各段の 許容度は全クロックスキューへ加算されねばならない。 図３は図１のｎ個の装置の各々の速い信号と遅い信号の遷移時間の間の中心即 ち平均値において発生する遷移時間をもった出力信号を供給するブロック図であ る。従って、図１におけるｎ個の装置の各々は、図３の回路５０を有することが 可能であり、尚回路５０は入力として図１において対応する装置３０によって受 取られる速い信号と遅い信号を入力として受取る。回路５０は遅延線５４の出力 端において遅延させた速い（又は予定された遅い）信号を得るために該速いクロ ック信号を遅延させるために直列接続した実質的に同一の２つの遅延線５２，５ ４を有している。遅延線５２，５４によって導入される遅延が、ライン５４の出 力端における速いクロック信号が回路５０によって受取られる遅延されたクロッ ク信号と同一の遷移時間を有するように調節される場合には、遅延線５２の出力 端４２は、速いクロック信号及び遅いクロック信号の遷移時間の中心即ち平均値 において発生する遷移時間を有する。従っ て、図３に示したように、遅延線５４の出力及び遅いクロック信号は位相検知器 ５６へ供給され、位相検知値５６はこれら２つの入力信号の位相を比較し且つカ ウンタ５８へカウント信号を供給し、カウンタ５８はカウンタにおけるカウント に比例する制御信号をレジスタ６０を介して遅延線５２，５４へ供給し、これら ２つの遅延によって導入される遅延の量を同一の量だけ調節する。カウンタ５８ によって与えらえるカウントを格納するために２つのレジスタ６０が設けられて いる。このように、遅延線５２，５４によって導入される遅延の量は、同一の量 だけ調節され、従ってこれら２つの遅延線によって導入される遅延は同じままで ある。 これら２つの遅延線の各々によって導入される遅延は、遅延された速いクロッ ク信号（予定した遅いクロック信号）と遅いクロック信号との間に位相差がなく なるまで調節される。このことが発生すると、遅延線５２の出力４２は回路５０ へ供給される速いクロック信号及び遅いクロック信号の遷移時間の間の中心即ち 平均値において発生する遷移時間を有することとなる。図３に示したように、上 述したタイミング関係に影響を与えることを回避するために、同一のバッファ６ ２が対称的な態様で使用されている。殆どのカウンタは循環的なものであるから 、検 知器５６がカウントアップするか又はカウントダウンするかのいずれかを特定す ることは不必要である。 図４Ａは入力クロック信号を遅延させ且つ入力クロック信号と入力クロックと の間の位相を一致させる回路のブロック図である。図４Ａに示したように、入力 クロック信号は遅延線８２によって遅延されて多数の出力クロック８４を供給す る。１つの出力クロックが、入力クロックと共に、位相検知器８６へフィードバ ックされ、位相検知器８６は出力クロックと入力クロックの位相を比較してそれ らの間の位相差の存在を表わす出力を供給する。この出力はカウンタ８８へ印加 され、カウンタ８８は遅延線８２によって導入される遅延の量を調整するための カウントを供給する。このような調節は、出力８４が入力クロックの位相と一致 するまで実行され、その場合に、検知器８６はカウンタ８８へロック信号を供給 し、該カウンタのカウント動作を停止させる。図４Ａの回路の動作は図４Ｂのタ イミング線図に示してある。図４Ｂに示したように、入力クロック信号が、入力 クロックの上昇端９２が次の入力クロックサイクル９６の上昇端と一致する上昇 端９４を発生させるように、１個の完全なクロックサイクル（又はより多くの完 全なクロックサイクル）だけ遅延線８２によって遅延されると、入力クロック及 び出力 クロックは遷移時間において一致され且つこれら２つのクロックの間に位相差は 存在しないように見える。 図５Ａは本発明の好適実施例を例示するための対称的位相検知器の概略回路図 である。位相検知器は、単に、排他的ＯＲゲートを使用することによって実現す ることが可能である。然しながら、高速クロックに対する要求の増加に伴い、位 相検知器は短いパルスに対して感度を有するものであることが要求されている。 このことは、排他的ＯＲゲートを例えばバイポーラ又はガリウム砒素技術等の高 速ゲート技術を使用して実現することが必要とされる場合があり、一方該回路の その他の部分は通常のＩＣ処理技術を使用して実現することが可能な場合がある 。このような高速技術の使用は、処理ステップを増加させ、従って集積回路のコ ストを増加させる。このことは望ましいことではない。図５Ａの位相検知器は５ 個のゲート、即ちＲ１、Ｒ２，Ｓ１，Ｓ２，Ｚ２を有している。一体的となって 、これらの５個のゲートは論理的には排他的ＯＲゲートと等価である。然しなが ら、これらの５個のゲートは、バイポーラ又はガリウム砒素型の高速のゲート技 術を必要とすることなしに、より低速のゲートを使用して実現することが可能で ある。 図５Ａに示した如く、位相検知器１００は、遅延したクロック信号即ち遅延ク ロック信号ＦＢｉｎと基準クロックＲｅｆｃｌｋとを比較する。図５Ａに示した ように、Ｒ１，Ｒ２，Ｓ１，Ｓ２はＮＡＮＤゲートである。ゲートＲ１，Ｓ１の 各々の一方の入力端は高電圧「１」状態における電圧へ接続されている。Ｒ１， Ｓ１の残りの入力端は夫々ＦＢｉｎ及びＲｅｆｃｌｋが供給される。Ｒ１の出力 端であるＥＬＤは、Ｒｅｆｃｌｋと共に、出力ＬＡＧを供給するＲ２へ供給され る。Ｓ１の出力であるＬＡＴＥＤは、ＦＢｉｎと共に、出力ＬＥＡＤを供給する Ｓ２へ供給される。次いで、ＬＡＧ信号及びＬＥＡＤ信号はＮＯＲゲートＺ２へ 印加され、該ＮＯＲゲートＺ２は「ｈｉｔ（ヒット）」と呼ばれる出力信号をＤ フリップフロップ１０２のクロック入力端へ供給し、フリップフロップ１０２の Ｄ入力端は高論理状態へ接続されている。遅延クロックと基準クロックとの間の 位相差がスレッシュホールド値よりも大きいことをゲートＺ２が検知すると、そ の出力信号ｈｉｔは論理状態を変化することはなく、フリップフロップ１０２の Ｑ出力「ｌｏｃｋ（ロック）」信号はセットされることはない。遅延クロックと 基準クロックとの間の位相差が所定のスレッシュホールド未満であることをＺ２ が検知すると、Ｚ２はその出力ｈｉｔ をして論理状態を変化させ、その際にフリップフロップ１０２のＱ出力信号ｌｏ ｃｋにおける遷移を発生させる。 従って、位相検知器１００が図３及び４Ａにおける位相検知器５６及び８６と 置換されると、位相検知器が比較されるべき２つの入力クロック信号の間の位相 差が与えられたスレッシュホールドよりも大きいものであることを検知した場合 にロック又はカウント信号はセットされることはなく、従ってカウンタ５８及び ８８は継続してカウントを行ない且つその際に制御される遅延線又は複数個の遅 延線を継続的に調節させる。然しながら、該位相検知器によって比較される２つ の入力信号の間の位相差が与えられたスレッシュホールドよりも低い場合には、 ロック又はカウント信号はセットされ、その際にカウンタ５８及び８８における カウント動作を停止させ、そのことは遅延線又は複数個の遅延線をしてそれらの 遅延値を調節することを停止させる。 位相検知器１００の動作は図５Ｂ−５Ｄのタイミング線図においてより詳細に 示してある。図５Ｂは検知器１００のスレッシュホールドよりも大きな値だけ遅 延クロックＦＢｉｎが基準クロックＲｅｆｃｌｋをリードしている場合の状態を 示したタイミング線図である。Ｒ１及びＳ１の各々の一方の入力端は高 論理状態へ接続しているので、これらのゲートは単にインバータとして機能する 。従って、遅延クロック信号ＦＢｉｎが上昇すると、それはＲ１の出力であるＥ ＬＤを低状態へ降下させる。Ｓ１の出力であるＬＡＴＥＤは初期的には論理高状 態にあり、従ってＳ２のゲート遅延の後に、ＬＥＡＤもＦＢｉｎの上昇端に応答 して低状態へ下降する。基準クロックが上昇すると、基準クロックとＥＬＤとが 両方とも高状態である期間中に小さな時間的オーバーラップが存在する。然しな がら、ゲートＲ２はゲートＲ２が応答するために両方の入力が高である最小時間 期間を必要とする。上述したように、検知器１００における５個のゲートはバイ ポーラ又はガリウム砒素等の高速技術を使用することなしに実現されている。従 って、両方の入力が高である小さな時間期間はＬＡＧ信号を強制的に低とさせる ためにゲートＲ２を応答させるには不適切である。従って、ＬＡＧ信号は図５Ｂ に示したように高に止まる。ＬＡＧ信号は高に止まるので、Ｚ２の出力ｈｉｔ信 号は低に止まり且つ不変のままであって、従ってフリップフロップ１０２のＱ出 力信号ｌｏｃｋも低及び不変のままに止まる。 Ｓ１によって導入される遅延の後に、Ｒｅｆｃｌｋの上昇端はＳ１の出力であ るＬＡＴＥＤを低へ降下 させ、そのことはＳ２の出力ＬＥＡＤを強制的に高とさせ、従ってＬＥＡＤ信号 はその初期状態へ復帰する。図５Ｂから理解されるように、Ｒ１によって導入さ れる遅延が増加すると、ｌｏｃｋ信号はトリガされ且つ２つのクロックＦＢｉｎ 及びＲｅｆｃｌｋの間の広い時間差の範囲にも拘らずセットされ、その結果微細 なタイミング差を検知する分解能を喪失する。このような結果は例えばクロック にノイズがある通信システム等のある適用場面においては実際に望ましい場合が ある。 図５Ｃは図５Ａの検知器の動作を示した図５Ａにおける異なる信号のタイミン グ線図であって、その場合に、基準信号Ｒｅｆｃｌｋは遅延クロック信号ＦＢｉ ｎをリード即ち先行している。この場合にも、Ｒ１，Ｓ１によって導入される遅 延を増加させることによって、これは分解能を減少させる効果を有している。 図５Ｄは図５Ａにおける検知器の動作を示した図５Ａにおける異なる信号のタ イミング線図であって、その場合に、遅延クロック信号及び基準クロックは実質 的に同一の時間又は検知器１００の所定のスレッシュホールドよりも低い時間差 において発生する。ＥＬＤ及びＬＡＴＥＤは初期的に高であるので、Ｒｅｆｃｌ ｋの上昇端はＬＡＧ信号をゲートＲ２によ って発生される遅延の後に低へ降下させ、且つ遅延クロック信号ＦＢｉｎの上昇 端は、ＬＥＡＤ信号を、ゲートＳ２によって導入される遅延の後に低へ降下させ る。従って、ＬＥＡＤ及びＬＡＧの両方の信号はオーバーラップする時間期間の 間低であり、その際にゲートＺ２の出力即ちｈｉｔを強制的に高へ移行させる。 このことはｌｏｃｋ信号を高へ移行させる。Ｒ１によって導入される遅延の後に 、ＥＬＤはＦＢｉｎの上昇端に応答して低へ移行される。同様に、ＬＡＴＥＤも ゲートＳ１によって発生される遅延の後にＲｅｆｃｌｋに応答して強制的に低と される。ＥＬＤ及びＬＡＴＥＤにおける遷移は信号ＬＥＡＤ及びＬＡＧを強制的 に高とさせ、且つこれらはＺ２の出力ｈｉｔを低へ移行させる。 Ｒ１，Ｓ１によって導入される遅延が減少されると、信号ＬＥＡＤ及びＬＡＧ が強制的に高とされ、その結果ＬＥＡＤ及びＬＡＧ信号がより短いパルス幅とな ることが理解される。Ｒ１，Ｓ１によって導入される遅延が減少され過ぎると、 ＬＡＥＤ及びＬＡＧのパルス幅はゲートＺ２がレジスタ即ち登録するのに短か過 ぎる場合がある。好適実施例においては、Ｒ１及びＳ１によって導入される遅延 は１個のゲート遅延であり、今日の半導体技術が与えられる場合には、Ｒ１及び Ｓ１によって導入される遅延は １ｎｓの程度のものである場合がある。好適には、Ｒ１及びＳ１は対称的な検知 の整合を確保するために基本的に同一の遅延を導入する。２対の同一のゲートＲ １，Ｓ１及びＲ２，Ｓ２を使用し且つ全てのゲートを互いに近接して配置させる ことによって、エラーを最小とさせることが可能である。フリップフロップ１０ ２は狭い検知パルスｈｉｔを安定なレベルにおいてｌｏｃｋ信号へ変換し、遅延 クロック信号と基準クロック信号との間の同期即ち時間的整合が達成されたこと を表わす。排他的ＯＲゲートの代わりに図５Ａの構成を使用することによって、 バイポーラ又はガリウム砒素技術を使用することなしに達成することが困難な微 細な分解能を達成することが可能である。 図５Ａに示したＮＡＮＤゲート及びＮＯＲゲートの代わりに、その他のゲート を使用することも可能である。従って、ゲートＲ１，Ｓ１は単にインバータであ ることが可能である。ゲートＲ２，Ｓ２はその代わりにＡＮＤゲートとすること が可能であり且つゲートＺ２はＡＮＤゲート又はＮＡＮＤゲートとすることが可 能である。明らかに、その他の均等な論理要素を使用することも可能である。同 一の論理機能及び上述したその他の機能を達成するこのような及びその他の変形 例は本発明の範囲内のものであ る。 図６Ａは本発明の一実施例において微細な遅延差を形成するために回路ローデ ィング（負荷）を使用する状態を示した概略回路図である。回路１２０は２つの 実質的に同一の相互接続信号経路１２２及び１２４を有しており、その各々は入 力端１２８と出力端１３０との間に信号を通過させるためのこれらの経路のうち の一方を選択するためのマルチプレクサ１２６へ接続している。一方の経路又は 他方の経路の選択は、選択線１３２上の外部選択信号にしたがって選択される。 相互接続信号経路１２２は遅延負荷１３４に接続され且つ付加が与えられ、遅延 負荷１３４はライン１２４に沿っての信号の伝搬と相対的にライン１２２に沿っ ての信号の伝搬を遅延させる。従って、入力１２８と出力端１３０との間に信号 を通過させるために経路１２２か又は１２４のいずれかを選択するためにライン １３２上に適切な選択信号を印加させることによって、負荷１３４によって導入 される遅延と共に又は遅延なしで信号経路を選択することが可能である。 半導体プロセスにおいて、相互接続金属容量を制御することは困難である。装 置１２０において、経路１２２及び１２４は半導体基板上の相互接続金属から構 成することが可能である。経路１２２，１２４ を可及的に短く形成し且つこれら２つの経路を設計プロセスにおいて実質的に同 一に形成することによって、相互接続金属容量における差に起因するエラーを最 小とさせることが可能である。遅延を発生させるある長さの金属又はポリシリコ ン等のその他の物質を使用する代わりに、負荷１３４においてトランジスタゲー トを使用して経路１２２に沿って伝搬する信号に対してローディング及び遅延を 発生させる。トランジスタの寸法は半導体処理における相互接続金属の寸法と比 較してより厳格に制御することが可能であるので、回路１２０の構成は他方の信 号経路と比較して一方の信号経路によって導入される遅延の極めて正確な制御を 達成する。 図６Ｂは本発明を例示するための二進相対的遅延線構成体の概略図である。図 ６Ｂに示したように、遅延線１５０は７個の段を有しており、その各段は図６Ａ の回路１２０と同様な回路とすることが可能である。図６Ｂに示したように、各 段１５２は、図６Ａに示したように信号が２つの経路１２２，１２４へ分割され る前に共通のバッファ１３６を使用する代わりに、各段１５２は２つの並列な経 路１５４，１５６を有しており、その各々は２つの同一のバッファ１５８のうち の１つを使用するという点において、回路１２０と異なっている。各段１５２は 、更 に、負荷（７個の負荷Ｄ１−Ｄ７のうちの１つ）を有しており、且つ２：１マル チプレクサ１６０（又はその他のタイプの信号選択器）が入力信号を通過させる ために２つの経路１５４，１５６のうちの１つを選択するために７本の選択線１ ６２（０）乃至１６２（６）のうちの１つの上において７つの選択信号のうちの １つに応答する。入力端１６４と出力端１６６との間において７個の段１５０に よって導入される全遅延は７個の段によって導入される遅延の総和である。好適 には、７個の遅延要素Ｄｉのうちの１つによって導入される遅延がＤ（ｉ−１） によって導入される遅延の２倍であり、尚ｉは１乃至７の範囲である。Ｄ１−Ｄ ７の１組の可能な値は、５０ｐｓ，１００ｐｓ，２００ｐｓ，４００ｐｓ，８０ ０ｐｓ，１．６ｎｓ，３．２ｎｓである。上に例示した相次ぐ段によって導入さ れる遅延間の二進増分関係の場合に、入力端１６４と出力端１６６との間に導入 される遅延の量は、７桁の二進信号を印加することによって制御することが可能 であり、尚各桁は、ｊが０乃至６の範囲のものとして選択線１６２（ｊ）のうち の１つへ印加される。図６Ｂに示したように、各段におけるマルチプレクサ１６ ０の出力はシーケンス内の次の段の両方の信号経路へ供給される。好適実施例に おいては、各段における２ つの経路１５４，１５６は金属相互接続経路であり、且つ負荷（Ｄ１−Ｄ７のう ちの１つ）は半導体基板上の半導体ゲートである。 図７は、並列に配列された２本の遅延線のうちの１つが他方の遅延線によって 導入されるべき遅延に対する時間をアップデートさせることを可能とし且つ他方 の遅延線が信号処理のために選択される前に安定化することを可能とするために 選択することが可能である。更に、図７においては、位相検知器、カウンタ、ラ ッチ及び２による割算回路等のその他の関連する回路部品も示されている。図７ に示したように、位相検知器２０２は基準信号と予定した遅い（Ｅｓｔｌａｔｅ ）信号とを比較し且つｇｏＣ信号をカウンタ２０４へ供給し、該カウンタに対し てカウント動作を行なうか又は停止するかを命令する。位相検知器２０２は、更 に、「ｍｏｒｅ」信号をカウンタ２０４へ供給してカウント動作の方向を制御す る。カウンタ２０４の出力であるＱビット二進数が制御回路２０６へ印加され、 制御回路２０６は図７の回路２００によって処理されるクロック信号よりも遅い ＣＬＫ８のクロック速度において動作され、一実施例においては、ＣＬＫ８は単 に検知器２０２へ印加される基準クロックの速度の８分の１の速度である場合が ある。このように遅いクロック速度に おいて、制御回路２０６はその端子ｇｏＤにおける選択出力「ｐｉｃｋ１」を１ と０との間でトグル動作させ、この信号はマルチプレクサ２０８へ印加されて２ 本の遅延線２１２及び２１４のうちの一方からの信号を該マルチプレクサの出力 として選択する。ライン２１２，２１４はライン１５０と構造が同様のものとす ることが可能であるが、７個ではなく９個の段を有している。 制御回路２０６は現在どの遅延線が選択されるかに関する情報を格納し、従っ てそれは「ｐｉｃｋ１」信号を発生して現在選択されていない遅延線をアップデ ートさせ、次いで後のＣＬＫ８クロックインターバルにおいて選択させ遅延線に 対する時間をアップデートさせ且つ安定化させることを可能とする。これは、例 えば図６Ｂの遅延線１５０等の遅延線が１組の二進信号が選択線１６２へ印加さ れた後に安定化するのに時間がかかるという事実に基づくものである。次いで、 マルチプレクサの出力はシステムクロックとしてラッチ２２０を介して供給され る。その出力は、更に、２による割算フリップフロップ２２０へ供給され、マル チプレクサ２０８の出力の周波数の半分の周波数でクロックを供給する。 図８は、図７の制御回路２０６の一実施形態を例示した概略回路図である。図 ７及び８に示したよう に、カウンタ２０４の９ビット出力を格納するために２個のＡＮＤゲート２４６ ，２４８を介して並列的に２個の９ビットレジスタ２３０及び２３２へ印加され る。位相検知器２０２からのｇｏＣ信号は３個のＤフリップフロップ２４０，２ ４２，２４４を介して伝搬し、図７におけるマルチプレクサ２０８へ印加するた めの「ｐｉｃｋ１」信号を発生し、且つレジスタ２３０，２３２をアップデート するための制御信号を発生する。フリップフロップ２４０の出力端における「ｇ ｏＮｅｘｔ」信号はレジスタ２３０，２３２の値をアップデートするために使用 される。 初期状態において、フリップフロップ２４４のＱ出力、即ちｐｉｃｋ１が高論 理状態にあるものと仮定すると、マルチプレクサ２０８へ印加された場合に、該 マルチプレクサは遅延線２１２の出力をその出力として選択する。このような状 態において、フリップフロップ２４４のＱＮ出力は低論理状態にあり、その際に ＡＮＤゲート２４６をして低論理状態出力を有するものとさせる。ＡＮＤゲート ２４８の出力は、更に、低論理状態出力を供給する。何故ならば、ｇｏＮｅｘｔ は初期状態において論理低にあるからである。レジスタ２３０は遅延線２１２へ 印加されるべき９ビットカウンタ値を格納し、且つレ ジスタ２３２は遅延線２１４へ印加されるべき９ビットカウンタ値を格納する。 位相検知器２０２の出力ｇｏＣが高へ移行すると、クロック信号ＣＬＫ８の１サ イクルの後に、フリップフロップ２４０の出力ｇｏＮｅｘｔは低から高へ移行す る。このことは、ＡＮＤゲート２４８の出力を低から高へ移行させ、従ってレジ スタ２３２へ印加されるこのような上昇端は該レジスタがカウンタ２０４からの カウンタ値を格納することを可能とする。ゲート２４６の他方の入力は低のまま であるので、レジスタ２３０は影響を受けることはない。この時間において、制 御ブロック２０６の出力ｐｉｃｋ１は同一の状態に止まり、従ってマルチプレク サ２０８は未だに遅延線２１２の出力をその出力として選択したままである。Ｃ ＬＫ８の次のクロックインターバル期間中に、レジスタ２３２内に格納されてい るカウンタ値は遅延線２１４へ印加され、且つ遅延線２１４が安定化する時間を 与える。ＣＬＫ８のこのような次のサイクルに続くクロックインターバル期間中 に、フリップフロップ２４２の出力ｓｗＮｅｘｔはフリップフロップ２４０の出 力に続いて高となり、その際に制御ブロック２０６の出力ｐｉｃｋ１をして論理 低へ状態をスイッチさせ、その際にマルチプレクサ２０８をして遅延線２１２の 出力の代わりに遅延線２１４ の出力を通過させる。フリップフロップ２０４のＱＮ出力も低から高へ状態をス イッチされ、その際にＡＮＤゲート２４８及びレジスタ２３２をディスエーブル 即ち動作不能状態とさせる。それはＡＮＤゲート２４６をイネーブル即ち動作可 能状態とさせ、従って、ｇｏＮｅｘｔ信号が再度高へ移行すると、レジスタ２３ ０をしてその時のカウンタ値を格納する準備がなされる。上述したプロセスは繰 返し行なわれ、従ってフリップフロップ２４４は常にどの遅延線が現在選択され ているかを表わす論理レベルを格納する。従って、図８の制御回路は適切なレジ スタがカウンタ値を格納することを可能とし、且つそれに接続されており且つ現 在の時間において選択されていない遅延線が、それが次の時間インターバル期間 中に選択される前に安定化することを可能としている。 図９Ａは、入力基準クロックと同一の周波数を有しているが５０％のデューテ ィサイクルにある出力クロック信号を供給する回路のブロック図であり、その場 合に入力基準クロックは任意のデューティサイクルとすることが可能である。回 路３００は任意のデューティサイクルとすることの可能な入力基準クロック３０ ６を遅延させるために直列に接続されている実質的に同一の２本の遅延線３０２ ，３０４ を有している。入力バッファ３０８を通過した後に、基準クロックは遅延線３０ ２，３０４によって遅延されて遅延基準クロックを発生する。この遅延基準クロ ック及び基準クロックはカウンタ３１４へカウント信号を供給する位相検知器３ １２へ印加される。図３において検知器５６について説明したのと同一の態様で 、位相検知器３１２はカウンタ３１４へカウント信号を供給し、従って、基準ク ロックと遅延基準クロックとの間の位相差があるスレッシュホールドを超えてい る場合には、カウンタ３１４は継続してカウントを行なう。カウンタ３１４はカ ウントアップ又はカウントダウンを行なって、遅延線３０２，３０４を実質的に 同一の量だけ変化させる。殆どの二進カウンタは循環的であり且ついずれの方向 においても同一の所望数へカウントバックするので、カウンタがどの方向にカウ ントを行なうかは問題ではない。検知器５６に対して上述したのと同一の態様で 、ライン３０２，３０４によって導入される遅延は、遅延基準クロックと基準ク ロックとの間の位相差がスレッシュホールド以下となるまで調節される。 図９Ｂは遅延基準クロックと基準クロックとの間の位相差がスレッシュホール ド以下となるまでライン３０２，３０４によって導入される遅延が調節さ れた後の図９Ａにおけるタイミング関係を例示したタイミング線図である。図９ Ｂを参照すると、遅延線３０２のＤ２出力の上昇端３２０，３２２の間の時間イ ンターバルは入力基準クロックの完全なサイクルを示している。何故ならば、Ｄ ２出力は入力基準クロックと同相だからである。遅延線３０２のＤ１出力におけ る上昇端３２４は上昇端３２０と３２２との間の中間点において発生する。何故 ならば、遅延線３０２，３０４は実質的に同一の遅延を導入するからである。フ リップフロップ３４０はその入力端を論理高状態にある電圧へ接続しており且つ クロック入力端を遅延線３０４のＤ２出力の上昇端によってトリガさせる。フリ ップフロップ３４２はフリップフロップ３４０と類似しているが、その反転Ｑ出 力をフリップフロップ３４０のリセット端子へ印加させる。フリップフロップ３ ４０，３４２はそれらのクロック入力端へ印加されるクロック信号の上昇端によ ってトリガされる。従って、Ｄ２出力端から上昇端３２０を受取ると、フリップ フロップ３４０のＱ出力はエッジ即ち端３２６として高へ移行する。上昇端３２ ４を受取ると、フリップフロップ３４２の反転Ｑ出力は、フリップフロップ３４ ０のリセット端子へ印加されると、フリップフロップ３４０の出力をエッジ即ち 端３２８において低へ降下させる。 このプロセスは繰返し行なわれ、従って、フリップフロップ３４０の出力は図９ Ｂにおける信号３４０′として出力バッファ３４４の入力に表われる。上昇端３ ２４は上昇端３２０と３２２との間の中間点において発生し且つ下降端３２８は 上昇端３２４とほぼ同一の時間において発生するので、信号３４０′は入力基準 クロック３０６と同一の周波数において５０％のデューティサイクルを有してい る。 フィードバック経路３４６はフリップフロップ３４２の反転Ｑ出力端からその リセット端子へのバッファ３４８等の遅延を有しており、従ってその出力は所定 の遅延の後に下降端３５０において「０」へリセットされ、従って回路３００は 基準クロック３０６の次の上昇端に対する準備がなされる。 図９Ａ，９Ｂを参照して上述した実施例においては、フリップフロップ３４０ 及び３４２が基準クロックの上昇端においてトリガしているが、下降端でトリガ する同様のフリップフロップを使用することも可能である。図９Ａ，９Ｂにおけ る実施例においては、基準クロック信号を基準クロックのサイクル時間の半分だ け遅延させるために遅延線３０２が調節されている。遅延線３０２は異なるデュ ーティサイクル出力クロックを達成するためにサイクル時間の異なる百分率遅延 させるために選択することが可 能である。例えば、遅延線３０２は基準クロックのサイクル時間の（ｍ／ｎ）１ ００％又はサイクル時間の（ｎ−ｍ）／ｎ１００％遅延させるべく選択すること が可能である。いずれの場合においても、遅延線３０２は遅延信号の対応する遅 延されたエッジ（端）を得るためにサイクル時間のそのような一部だけ基準クロ ックの上昇端又は下降端を遅延させる。次いで、出力信号３４０′が供給され、 それは入力信号の上昇端又は下降端及び遅延信号の対応するエッジ（端）によっ て論理状態を変化させる。図９Ａにおける好適実施例においては、このことは、 遅延線３０４によって行なわれており、遅延線３０４は基準クロックのサイクル 時間と遅延線３０２によって導入される遅延との間の差異によって遅延線３０２ の出力端において対応する遅延端を遅延させ、このような差異が相補的遅延を定 義する。好適実施例においては遅延線３０２の出力として供給される遅延信号の 対応する端部によって出力３４０′が論理状態を変化させるためにフリップフロ ップ３４０及び３４２が設けられている。検知器３１２及びカウンタ３１４によ って行なわれる位相比較は、遅延線３０２及び３０４の結合効果が基準クロック サイクルの整数だけ基準クロックを遅延させることを確保するために使用される 。 遅延線３０２が基準クロック３０６のサイクル時間のｍ／ｎ又は（ｎ−ｍ）／ ｎによって与えられる分数だけ基準クロックを遅延させるためには、遅延線３０ ２及び３０４によって発生される相対的な遅延を選択することが可能である。従 って、６０％又は４０％のデューティサイクルが達成されるべき場合には、遅延 線３０２，３０４は共に５つの同一の単位の遅延線を有することが可能であり、 その場合に、遅延線３０２は直列接続されたこのような単位遅延線の２つを有し 、且つ遅延線３０４は直列接続されたこのような単位遅延線の３つを有する。６ ０％のデューティサイクルを有する信号は単に同一の周波数における４０％のデ ューティサイクルの信号の補元であるから、遅延線３０２は直列接続されている このような単位遅延線の３つを有し、且つ遅延線３０４は直列接続されているこ のような単位遅延線の２つを有することが可能である。同様の意味合いにおいて 、基準クロックと同一の周波数であるが（ｍ／ｎ）１００％デューティサイクル の任意の比を有するデジタル周期的信号を得ることが可能であり、その場合にｍ 及びｎは正の整数であり、尚ｎはｍよりも大きなものである。 図１０Ａは入力信号の周波数の倍数である周波数を有する周期的デジタル信号 を発生する回路４００ 及び図３の回路５０と基本的に同一である回路５０′のブロック図である。回路 ５０′は、カウント動作方向を表示するために位相検知器５６′がカウンタ５８ へ「ｕｐ」信号を供給するという点のみにおいて、図３の回路５０と異なってい る。従って、回路５０はライン４０２上において周波数ｆを有する入力デジタル 信号を回路４００へ供給する。回路４００は直列的に配列された実質的に同一の ２つの遅延線４０４，４０６を有しており、遅延線４０６の出力はカウンタ４１ ０へ「ｃｏｕｎｔ」及び「ｕｐ」信号を供給する位相検知器４０８によって入力 信号と比較される。カウンタ４１０は、遅延線４０６の出力とライン４０２上の 入力信号との間の位相差が所定のスレッシュホールド以下となるまで、遅延線４ ０４，４０６によって導入される遅延を調節するために図３を参照して上述した のと同一の態様で遅延線４０４，４０６へ接続されている２つのレジスタ４１２ を介してそのカウントを供給する。このことが発生すると、遅延線４０４の出力 は入力信号のサイクル時間の半分だけ入力信号を遅延させる。 遅延線４０４の出力端４０４′はＡＮＤゲートＸ１の一方の入力端へ接続され ると共にインバータＸ２を介してＡＮＤゲートＸ１の他方の入力端へ接続してい る。同様に、遅延線４０６の出力端４０６′は 同様の形態でＡＮＤゲートＹ１へ直接的に及びインバータＹ２を介して接続され ている。ゲートＸ１，Ｘ２の効果は出力端４０４′において上昇端に応答してパ ルスを発生することである。同様に、ゲートＹ１，Ｙ２は出力端４０６′におけ る上昇端に応答してパルスを発生する。このようなパルスは周波数２ｆ、即ちラ イン４０２上の入力信号の２倍の周波数を有する出力信号を派生させるためにＯ ＲゲートＺ３を介して供給される。このような動作は図１０Ｂのタイミング線図 に示されている。図１０Ｂに示したように、出力端４０４′における上昇端４３ ２は、４０６′における信号のエッジ（端）４２４と同相である入力信号の上昇 端の後のサイクル時間の半分において発生する。４３０における出力パルスは上 昇端４３４によってトリガされる１個のパルスと、上昇端４３２によってトリガ される別のパルスと、４０４′における同様の上昇端及び入力信号によってトリ ガされる同様のパルスを有している。４０４′，４０６′における出力信号は周 波数ｆであるので、４３０における出力信号は周波数２ｆにおいて発生する。 図１０Ａの回路は、遅延線４０４，４０６の間に直列接続されている遅延線４ ０４，４０６と実質的に同一のエキストラな遅延線を単に設けることによ って入力周波数の３倍である出力信号を得るように修正することが可能である。 遅延線４０４，４０６の制御と同一の態様でこのような遅延線による遅延を調節 するためにカウンタ４１０からのカウントに応答するエキストラなレジスタが設 けられる。Ｘ１，Ｘ２等の同様のゲート構成を、このような３番目の遅延線の出 力端における上昇端に応答してパルスを発生するために設けることが可能であり 、その場合に、そのようなパルスは入力信号の３倍の周波数で出力信号を供給す るために３入力ＯＲゲートＺ３′（不図示）によって結合される。同様の意味合 いにおいて、入力信号の周波数のその他の整数倍における周波数を有するデジタ ルクロック信号を得ることが可能であり且つ本発明の範囲内のものである。 本発明の更に別の側面は、図１１−１７を参照して以下に説明する分数周波数 逓倍器回路及びシステムに関するものである。 周波数逓倍は入力基準周波数よりも一層高い周波数を有する出力信号を発生す ることである。出力周波数が入力周波数よりも整数倍だけ高い場合には、整数周 波数逓倍が発生する。出力周波数が入力周波数よりも整数でない倍数だけ高い場 合には、分数周波数逓倍が発生する。 周波数逓倍は、典型的に既存のクロックから異な る周波数の付加的なクロックを発生するためにデジタルシステムにおいて使用さ れる。圧電結晶発信器は通常ソースクロックを発生するために使用されるが、圧 電結晶発信器は駆動能力、周波数範囲及び動的周波数調節能力において制限を有 している。周波数逓倍は、更に、既存の低周波数クロック信号を分配させ且つデ スティネーションにおいて所望の一層高い周波数まで乗算するだけによってノイ ズの発生及びコストを減少させる。 周波数逓倍の従来の方法は高周波数電圧制御発信器（ＶＣＯ）に基づくもので ある。それは所望の出力を与えるために位相及び周波数が調整される。このアプ ローチにおける制限は、周波数範囲、ノイズ発生、出力信号のジッタ、電力消費 及びその他の付加的なデジタル論理及びその他の周波数逓倍器と共に大型のＩＣ 内へ集積化することの困難性等である。 図１１はＶＣＯを使用することなしに本発明の好適実施例を例示するための分 数周波数逓倍器のブロック図である。この場合には、逓倍器によって発生される べきクロック信号の所望の周波数は例えば最大で約２００ＭＨｚの周波数等の高 周波数であり、最初に、シードクロック信号として所望の周波数よりも低い周波 数において出力クロックを派生させ且つ整数周波数逓倍器を使用してこのような シードク ロックを「ステップアップ」させて所望の高周波数のものとさせることが望まし い。従って、図１１に示したように、１４．３１８ＭＨｚの入力基準クロックか ら派生されるべき所望のクロック周波数が２００ＭＨｚである場合には、最初に 入力基準信号から５０ＭＨｚの信号を派生し次いで４倍整数周波数逓倍器を使用 してこの５０ＭＨｚ信号を２００ＭＨｚブロック信号へステップアップさせるこ とが望ましい場合がある。このような設計は好適なものであるが、ある適用例に おいては、整数周波数逓倍器なしで１４．３１８ＭＨｚの信号を直接的に２００ ＭＨｚの信号へ変換させることが望ましい場合がある。明らかに、４以外の異な る整数周波数逓倍を実行する整数周波数逓倍器を所望に応じて適用することも可 能である。これら全ての変形例は本発明の範囲内のものである。 図１１に示したように、デジタル分数周波数逓倍器５００は上述した整数組合 わせ周波数逓倍器５０２、デジタル発信器５０４、比比較回路５０６を有してい る。比比較回路５０６はオシレータ５０６のシードクロック出力を、例えばライ ン５０８上の１４０．３１８ＭＨｚの信号等の入力基準クロック信号、ライン５ １０上の周波数選択信号と比較してライン５１２上に制御信号を発生する。該制 御信号は、発信器５０４の出力がライン５１０上で表わされた周波 数から設定されたスレッシュホールド値内にある周波数にあるか否かを表わす。 発信器出力の周波数が所望の周波数からのこのようなスレッシュホールド値内に ある場合には、回路５０６からのライン５１２上の信号は発信器５０４をしてそ の出力を実質的にこのような周波数にロックさせる。発信器５０４のシードクロ ック出力は、更に、逓倍器５０２へ供給され、該逓倍器はこのような出力を逓倍 して所望周波数の出力クロック信号を得る。 上述した例においては、所望の出力クロック信号は２００ＭＨｚであり、ライ ン５１０上で表わされる周波数は５０ＭＨｚであり且つ回路５０６は発信器５０ ４の出力を、それが実質的に５０ＭＨｚにある場合に、ロックさせる。従って、 逓倍器５０２はこのような周波数をライン５１６上の２００ＭＨｚの出力クロッ ク周波数へステップアップさせる。勿論、２００ＭＨｚ以外の出力クロック周波 数を同様の態様で得ることが可能であり且つそれは本発明の範囲内である。 図１２は図１１の逓倍器５０２の構造をより詳細に示したブロッ図である。図 １０Ａの２倍組合わせ逓倍器４００との比較から明らかなように、図１２の４倍 組合わせ逓倍器回路５０２は図１０Ａの逓倍器回路４００の基本的に延長である 構造を有してい る。従って、４本の遅延線５２０は全て実質的に同一の量の遅延を導入し、それ は遅延線４０４，４０６に類似している。パルス回路５２０′の各々は４本の遅 延線の各々の出力端における各上昇端から２．５ｎｓ乃至５ｎｓ幅のパルス信号 を派生するために、図１０ＡのＸ１，Ｘ２（又はＹ１，Ｙ２）と同様の態様で配 列したＡＮＤゲートとインバータとを有している。ＯＲゲートＺ３′は４個でパ ルス回路からの４個のパルスをライン５１４上の発信器５０４からのクロックの 周波数の４倍の周波数における出力クロック信号へ結合させる。遅延線５２０の 各々は５ｎｓ乃至８ｎｓの範囲内の遅延を導入することが可能である。シードク ロックはこれらの遅延線へ供給され且つ遅延線の出力と比較される。位相検知器 ４０８は比較を行ない且つカウンタを制御する。前と同じように、カウンタ４１ ４は４本の遅延線の遅延を制御する。 図１３はデジタル発信器５０４をより詳細に示したブロック図である。図１３ に示したように、発信器５０４はデジタルグリッチ無し遅延線５３０を有してい る。遅延線５３０は、好適には、図６Ｂの遅延線１５０と同様な遅延線を有して いる。更に、遅延線５３０はフィードバック経路５３２及び例えばライン１５０ 等の遅延線の出力を反転させる手段５ ３８（図１４に示してある）を有している。フィードバック経路５３２は反転さ れた出力信号を遅延線１５０の入力端へフィードバックさせる。このような態様 で、パルスが遅延線へ供給されると、遅延線の反転出力の入力端へのフィードバ ックがライン５１４上にデジタルシードクロック信号を発生させる。カウンタ２ ０４は遅延線によって導入される遅延の量を制御し、従って、ライン５１４上の シードクロックの周波数を制御する。 図１４は図１３のデジタル発信器回路５０４を更に詳細に示したブロック図で ある。図１４のデジタル発信器回路５０４は、図７に存在するある回路ブロック は、図１４においては省略されているが、発信器５０４がインバータ５３８とフ ィードバック経路５３２とを有するという特徴以外、図７の二進相対的遅延回路 とほぼ同一である。図７を参照して上述したように、ＢＲＤ制御器２０６は、信 号「ＰＩＣＫ１」を介して遅延機能を実行するために使用すべき２本の遅延線２ １２，２１４のうちの一方を選択し、一方他方の遅延線が次のサイクルにおいて 再度使用される前に安定状態へ安定化することを可能とする。このような選択は 、上述したように、逓倍器２０８を介して実行される。従って、基準クロックパ ルスが入力ライン５３４に沿って該２本の遅延 線へ印加されると（例えば、不図示のシステムプロセサによって）、このような パルスは該遅延線を介して伝搬し且つ制御器２０６によって選択された遅延線の 出力はインバータ５３８へ逓倍器２０８を通過すべく選択される。インバータ５ ３８はこのようなパルス信号を反転させ且つそれをフィードバック経路５３２を 介してこれら２本の遅延線の入力端へ印加させる。制御器２０６は、次いで、次 のクロックサイクル期間中に他方の遅延線を動作状態に選択し、その期間中に、 このようにフィードバックされた反転されたクロックパルスはこのような他方の 遅延線を介して伝搬する。このような遅延線の出力は逓倍器２０８を通過すべく 選択され且つ再度インバータ５３８によって反転され、該インバータ５３８は該 再度反転されたパルス信号をフィードバック経路５３２へ印加し、且つ上述した プロセスが繰返し行なわれ、その際にフィードバック経路５３２上にクロック信 号を発生する。ライン５３２上のクロック信号はバッファ及びその他の従来の回 路（不図示）を介して通過され、ライン５１４（図１４には示していない）上に シードクロックを派生させることが可能である。 ライン５３２上のクロック信号の周波数は遅延線２１２，２１４によって導入 される遅延の量に依存 し、その遅延はカウンタ２０４によって制御される。カウンタ２０４は８ビット 信号Ｄｌｙ〈８：０〉をＢＲＤ制御器２０６へ供給する。制御器２０６はこのよ うな８ビット信号をラインＳｅｌＤ〈８：０〉及びＳｅｌＥ〈８：０〉を介して 夫々遅延線２１２，２１４へ供給する。このようなカウンタ２０４から発生され た８ビット信号は次いでこれら２本の遅延線を制御するために使用される。遅延 線２１２，２１４の各々が図６Ｂにおける遅延線１５０の構造と同様の構造を有 している場合には、この８ビット信号の幾つか又は全てのビットは図６Ｂに示し た７本の選択線１６２（０）乃至１６２（６）を介して２：１マルチプレクサ１ ６０を制御するために使用することが可能である。明らかに、７本を超えた数の 選択線を７個を超えた数の段を有する遅延線に対して使用することが可能である 。このような態様で、カウンタ２０４は、ライン５３２上のクロック信号から派 生されるシードクロックの周波数を制御する。 カウンタ２０４は図１５の比比較回路５０６からのライン５１２上の制御信号 ＣＯＵＮＴ及びＵＴｎに応答する。カウント信号が指定した状態にある場合には 、それはカウンタ２０４をしてカウント動作を停止させる。このことは遅延線２ １２，２１４によって導入されるべき遅延の量を、このようにして 指定したカウント信号の状態がアサートされる前に、特定の値にロックさせる。 遅延線２１２，２１４による遅延は、比較回路５０４がライン５１４上のシー ドクロックが所望周波数の設定したスレッシュホールド内にあり従ってオシレー タ５０４がその出力をこのような周波数にロックすべきであることを決定する場 合に、ロックされる。比比較回路５０６がライン５３２上のフィードバック信号 から派生されたライン５１４上のシードクロックが所望の周波数にないことを判 別すると、ライン２１２，２１４によって導入される遅延を増加させるべきか又 は減少させるべきかを判別し、従って信号ＵＰｎを派生する。このＵＰｎ信号は カウンタ２０４に対してカウントアップすべきか又はカウントダウンすべきかを 表示する。この目的のために、カウンタ２０４は好適にはアップ／ダウンカウン タである。分数逓倍における比比較 分数周波数逓倍器における比比較回路５０６の目的は、２つのクロックが特定 した比だけ異なる周波数を有することをチェックためである。この比は例えば３ ．１４１５等の任意の実数値とすることが可能である。これら２つのクロックが 互いに所望の比である周波数を有するものでない場合には、比比較 回路はそのことを表示し且つ特定した比を達成するためにいずれかのクロックの 周波数を増加又は減少させるべきであるかを表わす。 これらのクロックのうちの一方、例えばライン５０８上のクロックは基準クロ ックＲｅｆ（図１５）として使用される。他方のクロック、例えば発信器５０４ の出力クロックは、チェックされ且つ調節される可能性のあるクロックＤＯｓｃ （図１５）である。実際的な適用においては、該基準クロックは、通常、システ ムにおいて容易に得ることの可能なクロックである。この場合には、調節される べきクロックはデジタル発信器５０４から来る。比比較器５０６は、デジタル発 信器に対して、調節信号及び調節の方向を発生するために使用される。注意すべ きことであるが、この比比較は実際には調節を実行するものではなく、単にその ことを行なうことの必要性及び調節の方向を表示するに過ぎない。 図１５は比比較回路５０６の一実施例を示している。ライン５０８上の基準ク ロック入力はＲｅｆの記号が付けられており、且つライン５３２上の調節された クロック入力はＤＯｓｃの記号が付けられている。Ｒｅｆクロックは９ビットア ップカウンタ５５０、ｕｐ ９ｂｃｔｒへ入る。ＤＯｓｃクロックは１０ビット アップカウンタ５５２、ｕｐ１０ｂｃ ｔｒへ入る。１０ビットカウンタ５５２の出力ｄｏ〈９：０〉は９ビット比レジ スタ５５４、ｒａｔｆ〈８：０〉、内に格納されている比ｒａｔｉｏ〈８：０〉 と比較器５６０によって比較される。この比レジスタはシステムプロセサ（不図 示）等によってロード信号Ｌｄによる入力ｆｒｅｑ〈８：０〉の値でロードされ る。注意すべきことであるが、この比レジスタはその他の箇所に位置させること も可能であり、且つＲＡＭ又はＲＯＭ又はその他の格納装置の出力とすることが 可能である。 その比較は９ビット比較器５６０、ｃｏｍｐ９、によって実行される。ｄｏ〈 ９：０〉の低ビットは使用されない。該比較器の出力は、その同等出力ｍａｔｃ ｈ及び大きさｄｏｗｎＦにおいて表わされる。該比較器は通常の組合わせ比較器 である。レジスタした入力及び出力を有するその他のものを使用することが可能 である。 本発明の好適実施例においては、回路５０６によって印加されるべき所望の周 波数比は、最初に、カウンタ５５０及び５５２におけるカウントの比へ変換され 、且つカウンタ５５０が予め特定した値へカウントした場合にカウンタ５５２の 予測したカウントが予測した値（基準周波数に対する所望周波数の比から得られ たもの）と比較され、その比較から制 御信号を派生してデジタル発信器を制御することが可能である。このことがどの ようにして達成されるかを例示した一例を示す。どのようにして比を計算するか 例Ｉ 基準クロック＝１４．３１８ＭＨｚ デジタル発信器５０４の所望出力クロック＝ ４０ＭＨｚ 比＝４０ＭＨｚ／１４．３１８ＭＨｚ＝２． ７９３６８６ ２．７９３６８６×２５５＝７１２．３８９ ９９９＝１０１１００１０００ （二進数） 結果は１０ビット二進数である。これは基準カウンタ５５０が２５５に到達し た場合にデジタル発信器カウンタ５５２が到達すべき値である。その結果が１０ ビット値よりも小さい場合には、上位桁は０で拡張されねばならない。 この１０ビット値の上位９ビットは比レジスタ５５４内へロードされるべき値 である。従って、 ｒａｔｉｏ［８：０］＝１０１１００１００ 例II 基準クロック＝１６．６６７ＭＨｚ＝６０ｎｓ デジタルオシレータの所望出力クロック＝３５． ８１７７１ＭＨｚ＝２７．９１９ｎｓ 比＝１６．６６７ＭＨｚ／３５．８１７７１ＭＨｚ ＝２．１４９０２ ２．１４９０２×２５５＝５０８＝１０００ １００１００ 上位９ビットが使用され、従って比［８：０］＝１００００１００１０である 。 従って、カウンタ５５０が２５５へカウントアップした場合に比較器５６０に よってスナップショットをとり、且つライン５３２上のクロック信号が所望周波 数からの前述した設定したスレッシュホールド内にある場合には、カウンタ５５ ２は上に示した態様で計算することの可能な予測したカウント数へカウントアッ プすべきである。 上述した計算は手計算によって行なうことが可能であり、且つ１０ビット値は スイッチ（不図示）によって比レジスタ５５４へ入力させることが可能である。 好適には、システムプロセサ（不図示）が所望の周波数入力及び比較器がカウン タ５５２の値と比較すべき場合のカウンタ５５０のカウントに基づいて計算を行 ない且つ１０ビット値をライン５５８上のＬｄ信号及びライン５５６を介して比 レジスタ５５４内へロードさせる。次いで、比較器５６０はレジスタ５５４へロ ードされる値ｒａｔｉｏ〈８： ０〉をカウンタ５５２の出力ｄｏ〈９：０〉と比較する。回路５０６の動作 ２つのカウンタ５５０，５５２がＲｓｔ入力によるか又はローカルリセットｒ ｐｔによって０へリセットされると、カウンタはカウントアップを開始する。２ つのクロックＲｅｆ，ＤＯｓｃの各計時によって、夫々のカウンタは１だけイン クリメントする。これら２つのクロックが異なる周波数のものである場合には、 これら２つのカウンタは異なる率でインクリメントする。例えば、ＤＯｓｃクロ ックが基準クロックよりも２倍速い場合には、１０ビットカウンタは９ビットカ ウンタよりも２倍の速度でカウントアップする。 基準クロックカウンタ５５０、ｕｐ９ｂｃｔｒ、が９番目のビットｒｆｃｔ〈 ８〉が１となる点へカウントすると、該比較器の出力がサンプルされる。ｒｆｃ ｔ〈８〉が高へ移行すると、それは基準カウンタが丁度２５５のカウントを完了 したことを表わす。該比較器は連続的に動作しているが、ｒｆｃｔ〈８〉のバッ ファしたものであるｒｆ８が高へ移行するまで、その出力は使用されることはな い。同等出力ｍａｔｃｈは図１５におけるＤフリップフロップＩ１５０へロード される。大きさ出力ｄｏｗｎＦ は図１５におけるＤフリップフロップＩ４３へロードされる。 図１５の出力端Ｉ１５０，Ｉ１５６，Ｉ１５７，Ｉ１５８，Ｉ１６７における レジスタした一致信号ｌｏｃｋ０，ｌｏｃｋ１，ｌｏｃｋ２，ｌｏｃｋ３，ｌｏ ｃｋ４はロック出力を発生するために使用される。このロック出力は２つのクロ ックが互いに所望の比にあることを表わす。ロックが存在しない場合には、ＡＮ Ｄゲート５７０の出力端におけるクロックｒｆ８に応答してカウント信号が発生 されて調節されることの必要性を表わす。換言すると、ロック出力ｌｏｃｋ０， ｌｏｃｋ１，ｌｏｃｋ２，ｌｏｃｋ３，ｌｏｃｋ４は図１４のカウンタ２０４が カウント動作を継続することをイネーブルさせるゲート５７０の出力におけるク ロックカウント信号の発生を禁止させる禁止信号である。カウンタ５５２の値が レジスタ５５４内に格納されている値とあるスレッシュホールド範囲内において 等しくない場合には、比較器５６０は発信器クロックの補正方向を表わすために 信号ｄｏｗｎＦを発生する。このｄｏｗｎＦ信号の遅延させたものであるＵＰｆ は調節の方向を表わすために使用される。この信号は上述したようにカウンタ２ ０４へ送れられて調節の方向を制御する。ｄｏｗｎＦが高であると、ＤＯｓｃク ロックは Ｒｅｆクロックよりも速い（且つ、その逆もまた真である）。従って、その調節 はＤＯｓｃクロックの周波数を減少させるべきものである。 種々のｌｏｃｋ１，２，３，４信号に対する理由は、実際の適用例においては 、基準クロックに関してジッタが存在するか、又は電力又は温度において過渡的 な変動が存在する場合があるからである。一度ロックが達成されると各比較にお いて調節を行なうことは望ましいことではない。同様に、ｄｏｗｎＦの遅延させ たものは、調節方向がすぐに変化するものではないことを確保する。慣性の一比 較インターバルが導入される。更に注意すべきことであるが、ｌｏｃｋ０信号は カウンタ２０４のカウント動作を禁止するために使用されることはない。その理 由は、比比較回路５０６において真に正しい比に到達すべきためにはカウンタが １つ又はそれ以上のエキストラなクロックサイクルを必要とする場合があるから である。 ９ビット及び１０ビットカウンタ及び９ビット比較器の大きさは、所望とされ る精度及び正確性及びチェックすべき比の範囲によって支配される。例えば、基 準クロックが１ＭＨｚであり且つＤＯｓｃクロックが１００ＭＨｚへ調節される べき場合には、基準カウンタの全てのカウントに対して、ＤＯｓｃ カウンタの１００カウントが存在する。従って、ＤＯｓｃカウンタの大きさは、 基準カウンタよりも大きなものでなければならない。一方、ＤＯｓｃが２ＭＨｚ に対して調節されるに過ぎない場合には、より小さなＤＯｓｃカウンタを使用す ることが可能である。 分数の比又はより高い精度のためにはより大きなカウンタが必要とされる。例 えば、ＤＯｓｃクロックがＲｅｆクロックの１．５倍である場合には、基準カウ ンタは少なくとも２ビットでなければならず、従って基準カウンタが２へカウン トする場合に、ＤＯｓｃカウンタは３である。カウンタは整数のクロックをカウ ントすることが可能であるに過ぎず、従って分数比は整数間の比としてチェック することが可能であるに過ぎない。従って、精度及び正確性は使用可能な整数の 範囲によって制御される。より大きなカウンタはより大きな範囲の値を取扱うこ とを可能とする。 比較器の大きさはＤＯｓｃカウンタの大きさほど大きなものである必要がない 場合がある。小型の比較器はより粗い比較を意味する。このことは所望の比から のより多くのエラーが許容されることを意味する。このことは多量のジッタが存 在する適用場面において有利な場合がある。 両方の入力クロックはカウンタを駆動する前に割 算することも可能である。このことは、クロックが非常に高い周波数であるか又 は最大の電力減少が所望される場合に有用な場合がある。 上に与えた例の１つを使用して、１４．３１８ＭＨｚの基準信号を１３５ＭＨ ｚ乃至２００ＭＨｚの間の任意の選択した周波数へ逓倍させることが可能である 。その設計はプロセス独立性であり、且つゲートアレイにおけるメガセル、例え ば０．８μｍ、２層メタル、スタンダードセル又はフルカスタムＩＣとして実現 することが可能である。付加的な周波数を与えるコストは低く性能に影響を与え ることはない。該設計の低ノイズ及び低ジッタは、最大周波数において出力端に おいて単に１つのゲートのみがスイッチングしているに過ぎず且つその他の回路 は所望の出力周波数の４分の１又はそれ以下においてスイッチングしているとい う事実によって達成される。この非常に重要且つ識別性のある同等アプローチの 特性は、低内部ノイズ発生、従って低ジッタ及びその他のノイズ発生及びノイズ に敏感な回路が存在する場合がある大型のＩＣへの容易な集積化を確保している 。 図１６は図１２のパルス回路５２０′の別の実施例をより詳細に示したブロッ ク図である。図１６の回路は、上昇端に応答して発生されるパルス幅を制 御することが可能であるという点において有利である。従って、バッファ６０２ 及びインバータ６０４は最小パルス幅を定義する遅延の最小量を導入する。従っ て、選択信号Ｓ１，Ｓ０の値が、マルチプレクサ６１０，６１４によって遅延さ れた経路６０９，６１０の代わりに遅延されていない経路６０６，６０８が選択 されるようなものである場合には、パルス幅は上述した最小値のものである。こ の場合には、上昇端は経路６２２に沿ってＡＮＤゲート６２０へ到達し、一方イ ンバータ６０４の出力は上昇端に応答して変化することはなく、従ってインバー タの出力はいまだに高である。ゲート６２０の出力は、入力信号の上昇端に追従 して高へ移行する。この上昇端はバッファ６０２を介して伝搬し且つインバータ ６０４によって下降端へ変換され、この遅延された下降端は、ゲート６２０の出 力が高へ移行した後の時間遅れをもってゲート６２０の出力を強制的に低へ移行 させる。このように、上昇端に応答してパルスが発生され、パルス幅はバッファ ６０２、インバータ６０４及びマルチプレクサ６１２，６１４の時間遅延によっ て定義される。より幅広のパルスが所望される場合には、選択信号Ｓ０，Ｓ１が 任意の組合わせで経路６０６，６０８の代わりに経路６３２，６３４を選択し、 付加的な１個、２個又は３個のバ ッファ遅延を導入してパルス幅を増加させることが可能である。 図１７は図１２のＯＲゲートＺ３′の別の実施例を更に詳細に示した概略回路 図である。図１７の回路は、それがより良好なバランスを達成する点において有 利であり、換言すると、１つの入力端（Ａ，Ｂ，Ｃ又はＤ）からゲートＺ３を介 して通過するパルスはその他の任意の入力端から該ゲートを介して通過するパル スによって経験されるものと実質的に同一の遅延の量を経験する。 本発明を上述した種々の好適実施例を参照して説明したが、添付の請求の範囲 によってのみ限定されるべき本発明の技術的範囲を逸脱することなしに修正及び 変更を行なうことが可能であることが理解される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．ｎを正の整数として、１番目の装置からｎ番目の装置へのｎ個の回路装 置のシーケンスにおいて使用するために入力クロック信号から基準クロック信号 を派生させる装置において、 前記入力ブロック信号を受取る基端部分と、該基端部分から離隔されている先 端部分とを具備する長尺状のコネクタが設けられており、従って前記入力クロッ ク信号は該入力クロック信号が該基端部分へ印加された後の時間遅延後に該先端 部分へ到達し、該基端部分から該先端部分への該入力クロック信号の伝搬方向は 下流方向を定義しており且つ該下流方向に反対の方向が上流方向を定義しており 、 ｎ対の接続部が設けられており、各対の接続部は該ｎ個の装置のうちの１つを 該基端部分と先端部分との間において２つの対応する位置、即ち基端位置及び先 端位置において該コネクタへ接続しており、各先端位置はいずれかの基端位置か ら下流側であり、各２つの位置は１個のグループを形成する１個の装置に対応し ており、ｉ番目のグループにおける基端位置は（ｉ−１）番目のグループにおけ る基端位置から下流側であり且つｉ番目のグループにおける先端位置は（ｉ−１ ）番目のグループにおける先端位置から上流側であり、尚ｉは２乃至ｎの範囲内 の整 数であり、従って各装置は、前記コネクタから、それの対応するグループの前記 基端位置からの速いクロック信号と、それの対応するグループの前記先端位置か らの遅いクロック信号とを受取り、このような速いクロック信号と遅いクロック 信号とは前記各装置に対応する一対の信号を形成しており、 ｎ個のクロック信号の供給源が設けられており、該ｎ個のクロック信号の各々 は１個の装置に対応する対応する対の信号から派生され、その場合にｎ個のクロ ック信号の間のクロックスキューが減少されている、 ことを特徴とする装置。 ２．請求項１において、前記ｎ個のクロック信号及び前記速い信号及び遅い 信号が論理状態を変化させ、前記ｎ個のクロック信号の各々は、対応する対の速 い信号及び遅い信号の論理状態の変化の間の時間遅延の半分に実質的に等しい対 応する対における速い信号の論理状態の変化後の時間遅延において論理状態を変 化させることを特徴とする装置。 ３．請求項２において、前記派生する手段が、各装置に対して、 実質的に同一であり且つ遅延した信号を得るためにこのような装置によって受 取られた速い信号を遅延させるために直列に配列されている２本の遅延線 と、 エラー信号を与えるためにこのような装置によって受取られた遅い信号と遅延 された信号との間の位相差を検知する手段と、 該エラー信号を減少させるために該エラー信号に応答して実質的に同一の量だ け該２本の遅延線によって導入される遅延を調節する手段と、 を有していることを特徴とする装置。 ４．請求項３において、前記調節する手段がカウンタを有していることを特 徴とする装置。 ５．二進相対的遅延線において、 ２つの実質的に同一な相互接続信号経路、 信号を遅延させるために該信号を通過させる該２つの経路のうちの１つを選択 する手段、 他方の経路と比較して前記一方の経路によって発生される遅延を増加させるた めに前記２つの経路のうちの一方へ接続されているゲート手段、 を有することを特徴とする遅延線。 ６．請求項５において、前記経路が半導体基板上の金属相互接続経路である ことを特徴とする遅延線。 ７．請求項５において、前記ゲート手段が半導体ゲートであることを特徴と する遅延線。 ８．シーケンスに配列された複数個の段を有す る二進相対的遅延線において、各段が、 ２つの実質的に同一な相互接続信号経路と、 信号を遅延させ且つ出力を与えるために該信号を通過させるために該２つの経 路のうちの一方を選択するセレクタと、 他方の経路と比較して前記一方の経路によって発生される遅延を増加させるた めに該２つの経路のうちの一方へ接続されている負荷と、 を有しており、最後の段を除いて各段の前記選択手段の出力が該シーケンスにお ける次に続く段の両方の信号経路へ供給されることを特徴とする遅延線。 ９．請求項８において、最後の段を除いて各段における前記負荷によって導 入される遅延が該シーケンスにおける次の段における負荷によって導入される遅 延の約２倍であることを特徴とする遅延線。 １０．請求項９において、各段における２つの経路が金属相互接続経路であ り且つ各段の負荷が基板上の半導体ゲートであることを特徴とする遅延線。 １１．二進相対的遅延線において、 ２つの実質的に同一な相互接続信号経路、 信号を遅延させ且つ出力を与えるために該信号を通過させるために該２つの経 路のうちの一方を選択する手段、 現在選択されている経路をモニタする手段、 を有しており、前記モニタする手段が、前記選択する手段をして外部信号に応答 して現在選択されていない経路を選択させることを特徴とする遅延線。 １２．請求項１１において、前記モニタする手段が、前記遅延線によって遅 延されるべき信号よりも低い周波数におけるクロック信号を供給するクロック手 段を有しており、前記モニタする手段が前記より低い周波数で動作することを特 徴とする遅延線。 １３．請求項１１において、前記２つの信号経路の各々が選択信号に応答し てこのような経路によって導入される遅延の量を選択する手段を有しており、前 記モニタする手段がこれら２つの経路に対する選択信号を格納するメモリ手段を 有していることを特徴とする遅延線。 １４．ｍ及びｎが正の整数であって且つｎがｍよりも大きいものであるとし て、あるサイクル時間を有する入力デジタル周期的信号を同一の周波数で（ｍ／ ｎ）１００％デューティサイクルの比を有するものへ変換する回路において、 遅延された信号の対応する遅延された端部を得るために前記入力信号のサイク ル時間のｍ／ｎ又は（ｎ−ｍ）／ｎだけ入力信号の上昇端又は下降端を遅延させ る手段、 前記入力信号の上昇端又は下降端及び前記遅延さ れた信号の対応する端部よって論理状態を変化させる周期的信号を供給する手段 、を有することを特徴とする回路。 １５．請求項１４において、前記入力信号のサイクル時間と前記遅延手段に よって導入された遅延との間の差異が相補的遅延を定義し、前記供給する手段が 、 出力を得るために前記相補的遅延だけ前記遅延された信号を遅延させる遅延線 と、 前記遅延された信号の対応する端部によって前記出力をして状態を変化させる 手段と、 を有することを特徴とする回路。 １６．請求項１４において、更に、前記供給する手段における前記遅延線の 出力と前記入力信号との間の位相差を検知する手段と、前記検知された位相差に 応答し前記位相差を減少させるために前記遅延線及び前記遅延手段によって導入 される遅延を調節する手段とを有することを特徴とする回路。 １７．入力信号の周波数の倍数である周波数を有するクロック信号発生させ る回路において、 直列に接続されており且つ実質的に同一の遅延を導入させる複数個の遅延線が 設けられており、前記遅延線のシリーズが一端部において前記入力信号を受取り 、各遅延線は出力を供給し、 前記遅延線の各々の出力の論理状態における変化に応答してパルス信号を供給 する手段が設けられており、 前記クロック信号を供給するために前記パルスを結合させる手段が設けられて いる、 ことを特徴とする回路。 １８．請求項１７において、更に、前記シリーズにおける最後の遅延線の出 力と前記入力信号との間の位相差を検知する手段と、前記検知した位相差に応答 して前記位相差を減少させるために前記遅延線によって導入される遅延を調節す る手段とを有することを特徴とする回路。 １９．対称的位相検知器において、遅延された入力信号及び遅延された基準 信号を発生させるために入力信号及び基準信号を夫々遅延させる第一及び第二の 信号遅延源、 前記遅延された入力信号と前記基準信号の両方を受取ることに応答して遅れ信 号を供給する第一論理要素、 前記入力信号と前記遅延された基準信号の両方を受取ることに応答して進み信 号を供給する第二論理要素、 前記入力信号と基準信号とが同相であるか否かを表示するために前記進み信号 及び遅れ信号を受取る ことに応答して出力信号を供給する第三論理要素、を有することを特徴とする検 知器。 ２０．請求項１９において、前記信号遅延源がインバータであることを特徴 とする検知器。 ２１．請求項１９において、前記第一及び第二論理要素がＮＡＮＤゲートで あり、且つ前記第三論理要素がＮＯＲゲートであることを特徴とする検知器。 ２２．請求項１９において、前記第一及び第二論理要素がＡＮＤゲートであ り、且つ第三論理要素がＡＮＤゲート又はＮＡＮＤゲートであることを特徴とす る検知器。 ２３．請求項５，１４及び１７の遅延線又は回路において、前記遅延線又は 回路がほぼ１個のトランジスタゲートの遅延の分解能を有していることを特徴と する遅延線又は回路。 ２４．周波数逓倍器回路において、 基準周波数における基準クロック信号及び出力クロック信号に対する所望周波 数を表示する周波数選択信号に応答して制御信号を供給する手段、 前記制御信号又はそれから派生された信号に応答して前記所望周波数に実質的 に等しい周波数における前記出力クロック信号を発生させるために調節可能な信 号発生器、 を有しており、前記所望周波数が前記基準周波数のフラクションであることを特 徴とする回路。 ２５．請求項２４において、前記信号供給する手段が、 前記基準クロック信号又はそれから派生した信号をカウントする第一カウンタ 、 前記出力クロック信号又はそれから派生された信号をカウントする第二カウン タ、 前記制御信号を派生させるために前記第一及び第二カウンタのカウント又はそ れから派生された信号を比較する手段、 を具備する比比較回路を有することを特徴とする回路。 ２６．請求項２５において、前記比較手段が、前記出力周波数が前記所望周 波数に実質的に等しい場合である前記第一カウンタが所定のカウントへカウント すると前記第二カウンタの予測したカウントに実質的に等しい値を格納するため の装置を有していることを特徴とする回路。 ２７．請求項２６において、前記比較手段が、前記第一カウンタが前記所定 のカウントへカウントした場合に前記第二カウンタが前記予定のカウントへカウ ントしたことを表わす一致信号を派生し、且つ前記第二カウンタのカウントが前 記予定のカウン トに等しくない場合にカウントアップ又はカウントダウン信号を派生することを 特徴とする回路。 ２８．請求項２４において、更に、前記信号発生手段が実質的に前記所望周 波数の出力信号を発生するために調節された後ある期間の間前記出力信号の周波 数における変化を禁止する手段を有することを特徴とする回路。 ２９．請求項２４において、前記信号発生器が、 出力パルスを供給するために入力パルスを遅延させる遅延線、 前記遅延された出力パルスを反転し且つ前記反転され且つ遅延された出力パル スを前記遅延線へフィードバックし、その際に前記出力ブロック信号を発生する フィードバック経路と、 前記出力ブロック信号の周波数を調節するために前記制御信号に応答して前記 遅延線によって導入される遅延を調節するカウンタと、 を有することを特徴とする回路。 ３０．請求項２９において、前記カウンタが前記出力クロック信号の周波数 を減少又は増加させるために前記遅延を増加又は減少させることを特徴とする回 路。 ３１．周波数が基準信号のフラクションである信号を発生する方法において 、 基準周波数にある基準クロック信号と出力クロック信号に対する所望周波数を 表わす周波数選択信号とに応答して制御信号を供給し、尚前記所望の周波数は前 記基準周波数のフラクションであり、 出力クロック信号を発生し、 前記制御信号又はそれから派生された信号に応答して前記出力信号の周波数が 実質的に前記所望周波数に等しいように前記出力信号の周波数を調節する、こと を特徴とする方法。