JP2002164771A - 遅延補償回路 - Google Patents

Abstract

(57)【要約】 【課題】遅延補償回路で位相合わせを実現できる最小単
位を小さくする。 【解決手段】同じ構成を有する複数の遅延セル20からな
る第１の遅延線23および第２の遅延線24を持ち、第１の
遅延線で補正すべき遅延量を評価し、評価した遅延量を
第２の遅延線に反映させるように第２の遅延線の遅延セ
ルの段数を決定することにより、第１のクロック信号と
位相の合った第２のクロック信号を生成するクロック同
期遅延制御回路10と、第２の遅延線の決定された段数の
遅延セルの出力および決定された段数より多いかまたは
少ない段数の遅延セルを経由した出力のうちの少なくと
も２つの出力の位相を混合し、第２のクロック信号を生
成する位相補間回路11とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック同期型半
導体集積回路装置などに用いられる位相補償用の遅延補
償回路に関する。

【０００２】

【従来の技術】位相補償用の遅延補償回路としては種々
のものが提案・使用されてきているが、本発明に関する
ものは、「IEEE Journal of Solid-State Circuits, Vo
l.31,No. 11, Nov. 1996 ： A 2.5-ns Clock Access，
250-MHz, 256-Mb SDRAM withSynchronous Mirror Dela
y」に述べられているSynchronous Mirror Delay（SMD）
と、「IEICE Trans. Electron.，Vol.E79 −C ，No.6，
June1996: Digital Delay Locked Loop and Design Tec
hnique for High-Speed Synchronous Interface 」に述
べられているMeasure Controlled DLL（MCDLL ）などに
開示されている。

【０００３】これらのSMD,MCDLL は、外部クロックのレ
シーバ部での遅延と内部クロックのドライバ部での遅延
に相当する量とクロックの１周期との差をデジタル・ゲ
ートの段数で評価し、その評価した遅延量を同じ構成の
デジタル・ゲートを用いて外部クロックのレシーバ部と
内部クロックのドライバ部に挿入し、外部クロックと内
部クロックの位相を合わせるものである。つまり、外部
クロックと内部生成クロックの位相を位相比較器で比較
した結果により外部クロック入力ドライバと内部クロッ
ク出力ドライバの間の遅延量を変えるというタイプのも
のではない。

【０００４】図５２は、従来例のSMD のブロック構成を
示す。

【０００５】このSMD は、外部クロックExt. Clkを受け
る入力レシーバ回路（Ext. Clock Receiver ）21、遅延
モニタ回路（Delay Monitor）22、第１の遅延線（DL1
）23、第２の遅延線（DL2 ）24、第１の遅延線23で測
定した遅延モニタの遅延量を第２の遅延線24にフィード
バックする制御回路（CONT）25、第２の遅延線24の出力
を内部回路に供給する内部クロックドライバ回路（Int.
Clock Drive）26により構成される。

【０００６】前記第１の遅延線23および第２の遅延線24
は、それぞれ同じ構成を有する複数の単位遅延素子であ
る遅延セル（Delay Cell）20が直列接続されてなる。制
御回路25は、複数のミラー制御ユニット（Mirror Contr
ol Unit）からなり、そのユニット数は第１の遅延線2
3、第２の遅延線24を構成する遅延素子数と同じであ
る。つまり、第１の遅延線23の遅延セル20と、制御回路
25のミラー制御ユニットと、第２の遅延線24の遅延セル
20とは、１対１に対応している。

【０００７】ここで、図５２のSMD における位相補償の
仕組みを記述する。入力レシーバ回路21での遅延をｔR
、内部クロックドライバ回路26での遅延をｔD 、遅延
モニタ回路22での遅延をｔM 、外部クロックExt. Clkの
１周期をｔC とする。外部クロックはレシーバ回路21、
遅延モニタ回路22を通り、第１の遅延線23を進んでい
く。１周期後の外部クロックが信号線ａによって制御回
路25に伝送される。

【０００８】ミラー制御ユニットはカメラのシャッター
のような役目を有し、第１の遅延線23を通過するクロッ
クの位置を同定し、第２の遅延線24に伝達する。例え
ば、第１の遅延線23の中の左から３つ目の遅延セルを通
過中に１周期後のクロックが到達すると、制御回路25の
中の左から３つ目のミラー制御ユニットのゲートが開
き、第１の遅延線23の左から３つ目の遅延セルから第２
の遅延線24の左から３つ目の遅延セルへクロックを通過
させる。

【０００９】この動作により、第１の遅延線23と制御回
路25で測定される遅延量は、ｔC −ｔM となる。この遅
延量がそのまま第２の遅延線24での遅延量となるから、
外部クロックExt. Clkが入力してから内部クロックドラ
イバ回路26の出力が出るまでの遅延Δｔは、ｔR ＋ｔM
＋２×（ｔC −ｔM ）＋ｔD となる。

【００１０】ここで、図５３に示すように、遅延モニタ
回路22をレシーバ回路21と内部クロックドライバ回路26
のレプリカ構造とし、ｔM ＝ｔR ＋ｔD となるように設
計すると、Δｔ＝２×ｔC となり、外部クロックExt. C
lkと内部クロックInt. Clkの位相が合うことになる。

【００１１】図５４は、図５２のSMD の第１の遅延線2
3、第２の遅延線24、制御回路25の具体的な回路を示し
ている。

【００１２】ミラー制御ユニットはNANDゲートで構成さ
れる。負荷回路27は、制御回路25と同一構成であり、第
１の遅延線23の遅延セル20の負荷と第２の遅延線24の遅
延セル20の負荷を同じにするためのものである。各遅延
セル20は、NANDゲートとインバータで構成される。

【００１３】図５６は、図５４の回路の入力信号In, Ci
n を生成する回路を示している。

【００１４】ミラー制御ユニットが前記したようにシャ
ッターの役目を有するためには、図５４の回路の入力信
号In, Cin は遅延セル20の遅延程度のパルス幅でないと
その役目を果たせない。また、外部クロックExt. Clkの
パルス幅は、普通はPLL 等で生成されるので、クロック
周期の半分程度である。

【００１５】このように、SMD の位相分解能は遅延セル
20の遅延量で決まっていて、位相補償の精度を上げるた
めには、遅延セル20の遅延量は外部クロックExt. Clkの
パルス幅より小さくする必要があるので、図５６に示し
たような回路が必要となる。この回路の構成は遅延セル
に合わせる。具体的には、レシーバ回路（図５２中の2
1）内に組み込まれることになる。

【００１６】図５５は、図５４中の第１の遅延線23、第
２の遅延線24、制御回路25の１ユニット分を抜き出した
ものであり、図５７に示す信号波形の信号名を参照する
ためのものである。

【００１７】第１の遅延線23の遅延セル20のNANDゲート
は、一方の入力は前段の遅延セル20の出力F(n-1)であ
り、もう一方の入力は２段前のミラー制御ユニットの出
力M(n-2)である。第１の遅延線23の１段目の遅延セル20
は、前段の遅延セルの出力の代わりに遅延モニタ回路
（図５２中の22）の出力を受ける。

【００１８】第２の遅延線24の遅延セル20のNANDゲート
は、一方の入力は対応するミラー制御ユニットの出力M
(n)であり、もう一方の入力は前段（後進遅延であるか
ら、出力と反対側）の出力B(n+1)（ここで、添え字は、
図５５の回路を単位として付ける関係上、前段の添え字
が大きくなる）である。第２の遅延線24の入力側から１
段目の遅延セル20に対しては、ミラー制御ユニットの出
力が存在しないので、電源電圧Vdd が入力する。

【００１９】図５７は、図５４の回路の動作波形を示
す。

【００２０】１周期後にレシーバ回路（図５２中の21）
を通ったクロックパルスCin がｎ段目の遅延セル20で位
相が合うものとする。F(n)とCin のNANDがとられると、
M(n)のみが"L" となり、それが、B(n)= "H" を引き起こ
し、B(n-1),B(n-2) に伝播していく。また、第１の遅延
線23の遅延セル20のNANDゲートの入力の仕方により、F
(n+2)以降にはクロックパルスは伝播していかない。こ
れは、第１の遅延線23の遅延セル20数を大きくして設計
しておいた場合（外部クロックExt. Clkが低周波の場合
に対応する）、２周期後のクロックに対して動作しない
ようにするためである。この回路構成により、前述した
SMD の動作原理を実現できる。

【００２１】上記例では、内部クロックInt. Clkの"H"
と"L" の期間の差（デューティ比）が等分でない。等分
でないと問題がある場合もある。クロック同期型のシン
クロナスDRAM,SRAM でデータの入出力を外部クロックの
立ち上がりと立下りに行う仕様のもの（DDR ：Double D
ata Rate）がある。

【００２２】このDRAM,SRAM は、内部クロックに同期し
て、データの入出力を行うことになるわけであるから、
内部クロックのデューティ比が50％でないと具合が悪
い。

【００２３】このような事情に鑑み、外部クロックExt.
Clkに対して180 °位相のずれた内部クロックパルスIn
t. Clkを生成するように変更したSMD のブロック構成を
図５８に示す。

【００２４】図５８のSMD の回路構成と図５２のSMD の
回路構成の差は、図５２のSMD では、第１の遅延線23の
遅延セル20の１単位分と、制御回路25のミラー制御ユニ
ットの１単位と、第２の遅延線24の遅延セル20の１単位
が対応しているが、図５８のSMD では、第１の遅延線23
の遅延セル20の２単位分と、制御回路25のミラー制御ユ
ニットの１単位と、第２の遅延線24の遅延セル20の１単
位が対応していることである。

【００２５】ここで、図５８のSMD における位相補償の
仕組みについて説明する。

【００２６】図５２のSMD と同様に、レシーバ回路21で
の遅延をｔR 、内部クロックドライバ回路26での遅延を
ｔD 、遅延モニタ回路22での遅延をｔM 、外部クロック
Ext.Clkの１周期をｔC とする。外部クロックはレシー
バ回路21、遅延モニタ回路22を通り、第１の遅延線23を
進んでいく。１周期後の外部クロックが信号線ａによっ
て制御回路25に伝送される。

【００２７】ミラー制御ユニットはカメラのシャッター
のような役目を有し、第１の遅延線23を通過するクロッ
クの位置を同定し、第２の遅延線24に伝達する。例え
ば、第１の遅延線23の中の左から４つ目の遅延セル20を
通過中に１周期後のクロックが到達すると、制御回路25
の中の左から２つ目のミラー制御ユニットのゲートが開
き、第１の遅延線23の左から４つ目の遅延セル20から第
２の遅延線24の左から２つ目の遅延セル20へクロックを
通過させる。

【００２８】この動作により、第１の遅延線23と制御回
路25で測定される遅延量は、ｔC −ｔM となる。この遅
延量の半分がそのまま第２の遅延線24での遅延量となる
から、外部クロックExt. Clkが入力してから内部クロッ
クドライバ回路26の出力が出るまでの遅延Δｔは、ｔR
＋ｔM ＋1.5 ×（ｔC −ｔM ）＋ｔD となる。

【００２９】ここで、遅延モニタ回路22を、図５９に示
すように、レシーバ回路21と内部クロックドライバ回路
26のレプリカ構造とし、ｔM ＝２×（ｔR ＋ｔD ）とな
るように設計すると、Δｔ＝1.5 ×ｔC となり、外部ク
ロックExt. Clkと内部クロックInt. Clkの位相が180 °
ずれることになる。

【００３０】また、図６０に示す回路により、図５２の
回路の出力をΦｐ0 に、図５８の回路の出力をΦｐπに
入力することにより、出力Φとしてデューティが50％の
内部クロックInt. Clkを生成することができる。

【００３１】図６１は、従来例のMCDLL のブロック構成
を、図５２と対比する形で示す。

【００３２】このMCDLL は、外部クロックExt. Clkを受
ける入力レシーバ回路（Ext. ClockReceiver ）21、遅
延モニタ回路（Delay Monitor ）22、第１の遅延線（DL
1 ）23、第２の遅延線（DL2 ）24、第１の遅延線23で測
定した遅延モニタの遅延量を測定する測定回路（制御回
路）25、測定回路25の出力から、第２の遅延線24の出力
を選択する選択回路（Selector）27と、選択回路27の出
力を内部回路に供給する内部クロックドライバ回路（In
t. Clock Driver）26により構成される。

【００３３】「IEICE Trans. Electron.，Vol.E79 −C
，No.6，June1996: Digital DelayLocked Loop and De
sign Technique for High-Speed Synchronous Interfac
e 」に則して言うなら、第１の遅延線（DL1 ）23と測定
回路25が、TIME to DIGITALconverter に対応し、第２
の遅延線（DL2 ）24と選択回路（Selector）27が、DIGI
TAL to TIME converter に対応する。第１の遅延線23お
よび第２の遅延線24は、それぞれ同じ構成を有する単位
遅延素子である遅延セル（Delay Cell）20の複数個が直
列接続されてなる。

【００３４】ここで、図６１のMCDLL における位相補償
の仕組みを記述する。

【００３５】図５２のSMD の説明と同様に、外部クロッ
クのレシーバ回路21での遅延をｔR、内部クロックドラ
イバ回路26での遅延をｔD 、遅延モニタ回路22での遅延
をｔM 、クロックの１周期をｔC とする。外部クロック
はレシーバ回路21、遅延モニタ回路22を通り、第１の遅
延線23を進んでいく。１周期後の外部クロックが信号線
ａによって測定回路25に伝送される。

【００３６】ミラー制御ユニットはカメラのシャッター
のような役目を有し、第１の遅延線23を通過するクロッ
クの位置を同定する。この遅延セルの位置は第１の遅延
線23での遅延量と遅延モニタ回路22の遅延量を合わせた
ものが外部クロックの１周期に相当する。

【００３７】したがって、第１の遅延線23での遅延量は
ｔC −ｔM と測定され、この遅延量を実現できる遅延セ
ルの数が決定される。この位置を選択回路27に伝達し、
第２の遅延線24のどの遅延セルからの出力を内部クロッ
クドライバ回路26に伝達するかを決定する。

【００３８】例えば、第１の遅延線23の中の左から３つ
目の遅延セルを通過中に１周期後のクロックが到達する
と、測定回路25が第２の遅延線の左から３つ目の遅延セ
ルの出力を内部クロックドライバへ伝達するように選択
回路27を動作させる。第１の遅延線23と測定回路25で測
定される遅延量は、ｔC −ｔM であり、これがそのまま
第２の遅延線24の遅延量となるから、外部クロックExt.
Clkが入力してから内部クロックドライバ回路26の出力
が出るまでの遅延Δｔは、ｔR ＋ｔC −ｔM ＋ｔD とな
る。

【００３９】ここで、遅延モニタ回路22を、図５３に示
したように、レシーバ回路21と内部クロックドライバ回
路26のレプリカ構造とし、ｔM ＝ｔR ＋ｔD となるよう
に設計すると、Δｔ＝ｔC となり、外部クロックExt. C
lkと内部クロックInt. Clkの位相を合わせることができ
る。

【００４０】図６２は、図６１中の第１の遅延線23、第
２の遅延線24、測定回路25、選択回路27に相当する部分
を「IEICE Trans. Electron, Vol.E79-C,No.6, pp.798
−807 ，June 1996 ： Digital Delay Locked Loop and
Design Technique for High-Speed Synchronous Inter
face」に則して具体化して示す。

【００４１】ここでは、遅延セル20はインバータ回路で
構成されている。

【００４２】図６２において、Start 信号が入力し、イ
ンバータ回路（遅延セル20）の出力が伝播する系列は、
図６１中の第１の遅延線23に相当する。また、Stop,/St
op信号が図６２中の上段側（第１の遅延線23）へ供給す
る部分は、図６１中の測定回路25に相当する。

【００４３】また、In,/In信号が入力するPMOS FET,NMO
S FET と、インバータ回路の出力が伝播する系列は、図
６１中の第２の遅延線24に相当し、図６２中の下段側か
ら入力を受ける系列は、図６１中の選択回路27に相当す
る。

【００４４】図６３（ａ）は、図６２の回路の入力信号
Start を生成するパルス発生回路である。測定回路25の
ミラー制御ユニットがシャッターの役目を果たすために
は、図６２の回路への入力信号Start は遅延セル20の遅
延程度のパルス幅であることが必要であり、外部クロッ
クExt. Clkのパルス幅はクロックの周期の半分程度が普
通であり、MCDLL の位相分解能は遅延セルの遅延量で決
まっていて、位相補償の精度を上げるにはため、遅延セ
ル20の遅延量は外部クロックExt. Clkのパルス幅より小
さい必要があるので、このような回路が必要となる。こ
の回路は遅延モニタ回路22の出力側に配置される。

【００４５】図６３（ｂ）は、図６２の回路の入力信号
In,/In,Stop,/Stop を生成する回路である。図６２の回
路構成では、In,/In,Stop,/Stop 信号は、ゲーティング
信号となっている。もし、In,/In,Stop,/Stop 信号をパ
ルスにしてしまうと、遅延線での伝播が止まってしまう
ので、In,/In,Stop,/Stop 信号をパルス化する必要はな
い。

【００４６】図６４は、図６３（ａ），（ｂ）の回路に
より、図６２の回路を動作させた場合の動作波形を示
す。

【００４７】Stop信号が"H" になるまで、つまり、１周
期後の外部クロックExt. Clkをレシーバ回路21で受けた
信号がやってくるまで、遅延モニタ回路22を通過したSt
art信号は第１の遅延線23を伝播する。In信号が"H" 、/
In 信号が"L" になるまで、つまり、１周期後の外部ク
ロックExt. Clkをレシーバ回路21で受けた信号がやって
くるまで、第２の遅延線24は停止したままである。In,/
Inが"H","L" にそれぞれなると、第１の遅延線23を通過
したStart 信号は、第２の遅延線24に乗り換えてOut と
して出力される。

【００４８】図６４では、Start 信号の乗り換えがｊ番
目の遅延セルで起こっている様子を示している。第１の
遅延線23側と第２の遅延線24側とで遅延セル20が同一構
成であるので、Start 信号が第１の遅延線23を通過する
間の遅延量と同一の遅延量で第２の遅延線24を通過する
ことになる。即ち、第１の遅延線23と測定回路25で遅延
量ｔC −ｔM が測定され、その遅延量分だけ第２の遅延
線24を通過することになる。

【００４９】上記例では、SMD の場合と同様に、内部ク
ロックInt. Clkの"H" と"L" の期間の差（デューティ
比）が等分でない。このための方策はSMD の場合と同様
である。即ち、図示しないが、外部クロックExt. Clkに
対して180 °位相のずれた内部クロックパルスInt. Clk
を生成するMCDLL を使う。SMD と同様に、第１の遅延線
23の遅延セル20の２単位分と第２の遅延線24の遅延セル
20の１単位が対応するように構成することである。

【００５０】レシーバ回路21での遅延をｔR 、内部クロ
ックドライバ回路26での遅延をｔD、遅延モニタ回路22
での遅延をｔM 、クロックの１周期をｔC とする。外部
クロックExt. Clkはレシーバ回路21、遅延モニタ回路22
を通り、第１の遅延線23を進んでいく。１周期後の外部
クロックが信号線ａによって測定回路25に伝送される。

【００５１】ミラー制御ユニットはカメラのシャッター
のような役目を有し、第１の遅延線23を通過するクロッ
クの位置を同定する。この遅延セルの位置は、第１の遅
延線23での遅延量と遅延モニタ回路22の遅延量を合わせ
たものが外部クロックの１周期に相当する位置である。

【００５２】したがって、第１の遅延線23での遅延量は
ｔC −ｔM と測定され、この遅延量を実現できる遅延セ
ル20の数が決定される。この位置を選択回路27に伝達
し、第２の遅延線24のどの遅延セル20からの出力を内部
クロックドライバ回路26に伝達するかを決定する。

【００５３】第１の遅延線23の遅延セル20の２単位分と
第２の遅延線24の遅延セル20の１単位が対応するように
構成することにより、第２の遅延線24での遅延量は、0.
5 ×（ｔC −ｔM ）となるから、外部クロックExt. Clk
が入力してから内部クロックドライバ回路26の出力が出
るまでの遅延Δｔは、ｔR ＋0.5 ×（ｔC −ｔM ）＋ｔ
D となる。

【００５４】ここで、図５９に示すように、遅延モニタ
回路22をレシーバ回路21と内部クロックドライバ回路26
のレプリカ構造とし、ｔM ＝２×（ｔR ＋ｔD ）となる
ように設計すると、Δｔ＝0.5 ×ｔC となり、外部クロ
ックExt. Clkと内部クロックInt. Clkの位相を合わせる
ことができる。SMD の場合と同じく、図６０の回路によ
り、デューティが50％の内部クロックInt. Clkを生成で
きる。

【００５５】以上のように、外部クロックExt. Clkのレ
シーバ部と内部クロックInt. Clkのドライバ部のレプリ
カ構造を用いて、遅延を論理ゲート段数で測定し、その
遅延量なり、クロックの１周期からの差をクロックの伝
播部に論理ゲート段数で付加するタイプのクロック位相
補償回路は、チャージ・ポンプとVCDL（Voltage Contro
lled Delay Line ）と位相比較器を用いたフィードバッ
ク型のアナログタイプのクロック位相補償回路（DLL ）
より、外部クロックと内部クロックとの位相が合うまで
の時間が短いという特徴がある。理想的には２周期であ
り、悪くても10周期はかからない。

【００５６】しかし、遅延セルがインバータなどのデジ
タル・ゲートで構成されるので、そのデジタル・ゲート
の遅延分未満の時間分解能を得ることはできない。

【００５７】即ち、上記したように従来のSMD 、MCDLL
のような、外部クロックのレシーバ部での遅延と内部ク
ロックのドライバ部での遅延に相当する量とクロックの
１周期との差をデジタル・ゲートの段数で評価し、その
評価した遅延量を同じ構成のデジタル・ゲートを用いて
外部クロックのレシーバ部と内部クロックのドライバ部
に挿入し、外部クロックと内部クロックの位相を合わせ
タイプのクロック同期遅延回路は、外部クロックと内部
生成クロックの位相を比較する位相比較器の比較結果に
より外部クロック入力ドライバと内部クロック出力ドラ
イバの間の遅延量を変える機能を備えておらず、クロッ
ク２周期で補正遅延量を評価して外部クロックと内部ク
ロックの位相を合わせることが可能であるので、内部ク
ロックを外部クロックの位相に合わせるまでの時間（い
わゆるAcquisition Time）が短いという利点は有するも
のの、遅延補正量を評価する単位および位相を実現でき
る最小単位（時間分解能）がデジタル・ゲート１段分で
あり、かつ、その時間単位が温度、電源電圧の変動、製
造ばらつきで変動を受けるという問題点が生ずる。

【００５８】

【発明が解決しようとする課題】上記した従来のクロッ
ク同期遅延回路は、現時点での典型的なプロセスによる
と、時間分解能は約100 ps程度であり、許容される動作
範囲の温度、電源電圧の変動で、±50psの変動がある。

【００５９】外部クロックのジッタ、あるいは、EMI 対
策のため、クロックの周波数を分散させている場合は、
一旦ロックしても、ロックポイントからずれる場合があ
る。

【００６０】MCDLL,SMD では位相合わせのために使うク
ロックは、内部クロックの出力に対して１周期前である
ので、特にクロックの位相が１周期毎に進んだり遅れた
りするバイモーダルなジッタの場合には、例えば、位相
が進んでいる外部クロックに合わせて遅延補正量を評価
して、内部クロックの位相を進めるように出力した場
合、その時、外部クロックはバイモーダルジッタの場合
には、位相が遅れていることとなり、結局、SMD,MCDLL
の時間分解能が無限小であったとしても、２倍のジッタ
分の位相差が生じることになる。加えて、SMD,MCDLL で
実現できる時間分解能に量子化され、結局、デジタル・
ゲート２段分の位相差に増幅してしまうことになる。

【００６１】したがって、結果として、時間分解能の２
倍の200 ps程度、バイモーダルなジッタの前後で瞬間的
に許容される動作範囲の最大、最小の温度、電源電圧の
変動が起こるとは考えづらいが、変動が起きたとして、
足し合わせると最悪で200 ps＋100 psの変動があること
になる。

【００６２】クロックの周波数が200 MHz で、クロック
の立ち上がりと立下りの両方を利用するDDR(double dat
a rate) 方式の場合、データ出力側のタイミングマージ
ンと均等分割するとして、データを入力する時のセット
アップ・ホールド時間の仕様は５ns/4/2=625psとなる。
ここで、データとクロックのバスライン上での伝播時間
差を300 psとして、上記のようにSMD,MCDLL での位相ず
れが300 psもあると、セットアップ・ホールド時間を侵
すことになる。

【００６３】本発明は上記の問題点を解決すべくなされ
たもので、従来のSMD 、MCDLL のような、外部クロック
のレシーバ部での遅延と内部クロックのドライバ部での
遅延に相当する量とクロックの１周期との差をデジタル
・ゲートの段数で評価し、その評価した遅延量を同じ構
成のデジタル・ゲートを用いて外部クロックのレシーバ
部と内部クロックのドライバ部に挿入して、外部クロッ
クと内部クロックの位相を合わせるタイプでありなが
ら、位相合わせを実現できる最小単位（時間分解能）を
小さくできる遅延補償回路を提供することを目的とす
る。

【００６４】

【課題を解決するための手段】本発明の遅延補償回路
は、同じ構成を有する複数の遅延セルからなる第１の遅
延線および第２の遅延線を持ち、前記第１の遅延線で補
正すべき遅延量を評価し、評価した遅延量を前記第２の
遅延線に反映させるように第２の遅延線の遅延セルの段
数を決定することにより、第１のクロック信号と位相の
合った第２のクロック信号を生成するクロック同期遅延
制御回路と、前記第２の遅延線の前記決定された段数の
遅延セルの出力および前記決定された段数より多いかま
たは少ない段数の遅延セルを経由した出力のうちの少な
くとも２つを出力する手段を有し、２つの出力の位相を
混合し、前記第２のクロック信号を生成する混合回路と
を具備することを特徴とする。

【００６５】SMD 、MCDLL 等のクロック同期遅延制御回
路の出力をそのまま使うのではなく、遅延線の出力とな
る遅延セルとその前後の出力を取り出して、それら２つ
の信号を混ぜ合わせて内部クロック出力を生成し、それ
を外部クロックとの位相を比較することにより、混ぜ合
わせ度合をかえて、外部クロックと位相合わせすること
により、前記問題点を解決する。

【００６６】また、遅延セルをデジタル・ゲート、電圧
制御あるいは電流制御によりアナログ的に可変となる遅
延セルを利用して、遅延量を温度、電源電圧に依存しな
いようにすることも可能となる。また、遅延量を可変と
することにより、一層広いロックレンジを実現すること
が可能となる。

【００６７】従来のSMD 、MCDLL 等のクロック同期型遅
延制御回路に比べて、外部クロックと内部生成クロック
の位相合わせに要する時間は、当然、伸びることになる
が、クロック同期型遅延制御回路で必要となる２周期
と、位相補間分解能を16段階とすると、位相補間に要す
る周期は18周期となる。

【００６８】したがって、悪くても20周期あれば位相合
わせが完了する。位相補間分解能を遅延セルの遅延を16
0 psとして16段階であるとすると、分解能は10psであ
る。これと同等の分解能を、例えばDLL を使う場合、12
5 MHz の外部クロックに対しては、8ns ／16psとして、
実現できる位相状態は、500 段階ある。これを順々に辿
って位相合わせを行うと、最悪の場合で500 周期も要す
ることになる。したがって、本発明によれば、実現でき
る位相分解能を変えずに、位相合わせに要する時間を短
縮できる。

【００６９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００７０】＜第１の実施例＞図１は、本発明の第１の
実施の形態に係わるSMD を利用した遅延補償回路の第１
の実施例を示すブロックダイアグラムである。

【００７１】この遅延補償回路は、クロック同期遅延制
御回路部10と、位相補間回路（Phase Interpolator）11
と、位相比較回路（Phase Detector）12と、有限状態遷
移機械（Finite State Machine）13を備えている。

【００７２】クロック同期遅延制御回路部10は、それぞ
れ同じ構成を有する複数の単位遅延素子（遅延セル、De
lay Cell）20が直列接続されてなる第１の遅延線23およ
び第２の遅延線24を持ち、前記第１の遅延線23と制御回
路25で測定された遅延量を前記第２の遅延線24の遅延量
に反映させることにより、入力レシーバ回路21に入力す
る第１のクロック（外部クロックExt. Clk）の位相に同
期した第２のクロック（内部クロックInt. Clk）を生成
するものである。なお、各遅延セル20には、デジタル・
ゲートが用いられている。

【００７３】図５４は、図１のSMD の第１の遅延線23、
第２の遅延線24、制御回路25の具体的な回路図の一例で
あり、前述した図５２の回路と同様である。

【００７４】ミラー制御ユニットはNANDゲートで構成さ
れる。負荷回路27は、制御回路25と同一構成であり、第
１の遅延線23の遅延セル20の負荷と第２の遅延線24の遅
延セル20の負荷を同じにするためのものである。遅延セ
ル20はNANDゲートとインバータで構成される。

【００７５】位相補間回路11は、第２の遅延線24の出力
側に挿入され、第２の遅延線24の出力段遅延セル20およ
びそれの後段の同型の遅延セル20からそれぞれ取り出さ
れた２つの信号の位相を混合することによって、２つの
遅延セル20間の位相を反映させた信号を生成するもので
ある。本例では、第２の遅延線24の出力段遅延セル20か
ら出力する信号Φおよびその後段の遅延セル20から取り
出された信号Ψを位相補間回路11に入力している。

【００７６】位相比較回路12は、前記第１のクロックと
前記第２のクロックの位相差を検知するものである。有
限状態遷移機械13は、位相補間回路11の２つの入力Φと
Ψの出力Θに対する影響度を例えば16段階のWeightで重
み付けするためのWeight信号を生成する回路を含み、位
相比較回路12の検知出力に基づいてWeight信号により、
位相補間回路のΦの位相とΨの位相の出力Θに対するそ
れぞれの影響度（Φの位相とΨの位相の混ぜ合わせ具
合）をフィードバック制御するものである。

【００７７】次に、図１中のクロック同期遅延制御回路
部10を詳細に説明する。

【００７８】このクロック同期遅延制御回路部は、図５
２乃至図５７を参照して前述した従来例のSMD と同様の
基本構成を有するものであり、外部クロックExt. Clkを
受ける入力レシーバ回路(Ext. Clock Receiver)21 と、
このレシーバ回路21の出力信号が入力する遅延モニタ回
路（Delay Monitor ）22と、この遅延モニタ回路22の出
力信号が入力する第１の遅延線23と第２の遅延線24と、
第１の遅延線23で測定される遅延量を第２の遅延線24の
遅延量に反映させる制御回路25と、内部クロックInt. C
lkを出力する内部クロックドライバ回路26とを具備す
る。

【００７９】この場合、内部クロックドライバ回路26
は、位相補間回路11から出力する信号Θが入力し、内部
クロックInt. Clkを出力する。また、遅延モニタ回路22
は、前述のSMD の原理から、入力レシーバ回路21、位相
補間回路11および内部クロックドライバ回路26の各遅延
時間の和に等しい遅延時間を有する。

【００８０】即ち、入力レシーバ回路21での遅延をｔR
、位相補間回路11での遅延をｔP 、内部クロックドラ
イバ回路26での遅延をｔD 、遅延モニタ回路22での遅延
をｔM、外部クロックExt. Clkの１周期をｔC とする
と、第１の遅延線23で測定される遅延量は、ｔC −ｔM
となる。

【００８１】この第１の遅延線23で測定される遅延量を
第２の遅延線24に反映させると、内部クロックドライバ
回路26から出力する内部クロックInt. Clkの外部クロッ
クExt. Clkからの遅延Δｔは、ｔR ＋ｔM ＋２×（ｔC
−ｔM ）＋ｔP ＋ｔD となる。

【００８２】ここで、遅延モニタ回路22の遅延時間ｔM
を、ｔM ＝ｔR ＋ｔP ＋ｔD となるように設計すると、
Δｔ＝２×ｔC となり、外部クロックExt. Clkと内部ク
ロックInt. Clkの位相が合うことになる。これにより、
遅延セルの遅延時間分の分解能はないものの、位相補間
回路11で補間せずに、Φ100 ％の影響の下でのΘ信号に
よって、内部クロックInt. Clkを生成しても、従来のSM
D 並みの位相合わせができた内部クロックInt. Clkを得
ることができる。

【００８３】図２は、図１中の位相補間回路11の出力波
形の特性を示す概念的に示す。

【００８４】Φの影響が100 ％でΨの影響が0 ％の場合
のΘの位相は最も進んでおり、Ψの影響が100 ％でΦの
影響が0 ％の場合のΘの位相は最も遅れており、Φの影
響が50％でΨの影響が50％の場合のΘの位相は前２者の
中間の位相となる。

【００８５】ΦとΨの影響の度合を変えることでΘの位
相は、Φの影響が100 ％でΨの影響が0 ％の場合のΘの
位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘ
の位相の間の位相補間回路で実現できる位相のどれかを
とることができる。

【００８６】図３は、図１中の位相補間回路11の２つの
遅延セル20から入力するΦとΨの出力Θに対する影響度
を16段階のWeightで重み付けした場合について示す。

【００８７】Φの影響が100 ％でΨの影響が0 ％の場合
のΘの位相と、Ψの影響が100 ％でΦの影響が0 ％の場
合のΘの位相の間を16分割した位相を実現できることに
なる。

【００８８】２つの遅延セル20間の遅延時間の位相を16
分割した位相を実現でき、デジタル・ゲート１段分の遅
延時間よりも細かい分解能を得ることができ、それを内
部クロックInt. Clkの出力に反映させることができる。
また、Φの影響が100 ％でΨの影響が0 ％の場合のΘの
位相と、Ψの影響が100 ％でΦの影響が0 ％の場合のΘ
の位相の実現は、結局、クロック同期遅延部での遅延セ
ルの段数が１段ずれることと等価ではある。

【００８９】上述したように、図１に示した遅延補償回
路は、外部クロックExt. Clkと内部クロックInt. Clkの
位相合わせに、クロック同期遅延制御回路部10のSMD に
より２周期、位相補間回路11での16段階の重み付けと合
わせて、１８周期程度で可能である。これは、SMD の２
周期に比べては遅くなるが、DDR-SDRAM では200 周期と
いう仕様なので、十分な速さであると言える。加えて、
SMD の出力をそのまま内部クロックInt. Clkとして使う
わけではなく、第２の遅延線24の出力段の遅延セル20と
その前段の遅延セル20からそれぞれ信号Ψ、Φを取り出
して、それらの信号間の位相を補間した信号Θを生成す
る。その時、外部クロックExt. Clkと内部クロックInt.
Clkの位相を比較した結果に応じて、Θに対するΦ、Ψ
の影響度合を変え、外部クロックExt. Clkと内部クロッ
クInt. Clkの位相合わせする、いわゆる位相補間技術を
応用している。これにより、遅延セル20のデジタル・ゲ
ート１段分の遅延時間より細かい分解能を得ることがで
き、アナログタイプのDLL並みの遅延補償の分解能を得
ることができる。

【００９０】本例でデジタル・ゲート１段分の遅延時間
を160 psとすると、分解能は10psとなる。アナログタイ
プのDLL では、200 MHz のクロックに対して、10psの分
解能で動作させると、１/ 200 MHz / 10ps＝500 で、外
部クロックと内部クロックの位相が合うまでに500 周期
ぐらいを見込まねばならない。したがって、位相分解能
はアナログタイプと同等で、位相が合うまでの時間を１
/ 10程度にできる。

【００９１】図４は、図１中の遅延モニタ回路22の一例
である。

【００９２】この遅延モニタ回路は、前記入力レシーバ
回路21、位相補間回路11および内部クロックドライバ回
路26の各信号伝播遅延時間の和に等しい遅延時間を持た
せるため、各々の回路のレプリカ構造とする。

【００９３】即ち、図４に示す遅延モニタ回路は、入力
レシーバ回路21と同構造のレプリカ回路21ａと第１の遅
延線、第２の遅延線を構成する遅延セル20と同構造のレ
プリカ回路20ａと位相補間回路11と同構造のレプリカ回
路11ａおよび内部クロックドライバ回路26と同構造のレ
プリカ回路26ａからなる。

【００９４】レプリカ回路11ａの２つの入力は、Φに対
応するものはレプリカ回路21ａの出力、Ψに対応するも
のはレプリカ回路21ａの出力を受けた遅延セル20ａの出
力である。Weight信号は、位相補間回路11と同一の信号
を受け、Φに対応するレプリカ回路21ａの出力とΨに対
応するレプリカ回路21ａの出力を受けたレプリカ回路20
ａの出力の位相の影響度合を位相補間回路11と合わせて
レプリカ回路11ａの入力とすることにより、遅延モニタ
回路22での伝播遅延を、入力レシーバ回路21、位相補間
回路11および内部クロックドライバ回路26の各伝播遅延
時間の和と同程度にすることができる。

【００９５】図５は、図１中の遅延モニタ回路22の他の
一例である。

【００９６】本発明の趣旨に従うと、位相比較回路12に
より内部クロックInt. Clkの位相は外部クロックExt.Cl
k と位相比較されるわけであるから、遅延モニタ回路22
は従来のSMD に比べてレプリカとしては完全である必要
はない。クロック同期遅延制御回路部10は、位相補間回
路11のための２つの入力信号ΦとΨを生成すればよいか
らである。本例では、Θ出力がΨ100 ％の影響の下に補
間される場合を考慮すると、従来のSMD に比較して、第
２遅延線24に遅延セル20が追加された形状になる。この
ため、図５に示すようなΦ100 ％の重み付けがあった場
合を想定した遅延モニタ回路22でも十分である。

【００９７】即ち、図５に示す遅延モニタ回路は、図４
の遅延モニタ回路と比べて、遅延セル20ａを省略し、入
力レシーバのレプリカ21ａの出力を位相補間回路のレプ
リカ回路11ａのΦ入力側で受け、このΦ入力を出力Θに
100 ％影響させる重み付けをWeight信号に施した点が異
なり、他は同じである。

【００９８】次に、図１中の位相補間回路11について、
アナログ的な位相補間回路およびデジタル的な位相補間
回路を順に説明する。

【００９９】図２４は、アナログ的な位相補間回路の一
例を示す。

【０１００】この回路は、SMD,MCDLL のようなクロック
同期遅延制御回路（図１中の10）とアナログ的な位相補
間回路43の間に、Φ、ΨからΦ＋とΦ−、Ψ＋とΨ−を
生成する入力信号生成回路41，42が挿入されている。

【０１０１】図２９は、図２４中の位相補間回路43の一
例を示す。

【０１０２】この回路は、「IEEE Journal of Solid-St
ate Circuits, Vol.32, No. 11, pp.1683-1692，Nov. 1
997 ：“A Semidigital Dual Delay-Locked Loop”」に
開示されている。Φ＋とΦ−、Ψ＋とΨ−、Θ＋とΘ−
はそれぞれ相補信号である。Vcn 、Vcp は定電圧のバイ
アス電圧である。bIctrl<1> とIctrl<1>、…bIctrl<15>
とIctrl<15> は、それぞれ相補の重み付け信号である。

【０１０３】bIctrl<1> …bIctrl<15>が全て"H" 、Ictr
l<1>…Ictrl<15> が全て"L" なら、Φ＋とΦ−入力の差
動対には電流が流れ、Ψ＋とΨ−入力の差動対には電流
が流れないので、出力Θ＋とΘ−には、Φ＋とΦ−の影
響のみ現われ、Ψ＋とΨ−には影響されない。

【０１０４】逆に、bIctrl<1> …bIctrl<15>が全て"L"
、Ictrl<1>…Ictrl<15> が全て"H"なら、Ψ＋とΨ−入
力の差動対には電流が流れ、Φ＋とΦ−入力の差動対に
は電流が流れないので、出力Θ＋とΘ−には、Ψ＋とΨ
−の影響のみ現われ、Φ＋とΦ−には影響されない。

【０１０５】bIctrl<1> …bIctrl<15>の"H" の数が多い
ほど、（Ictrl<1>…Ictrl<15> の"L" の数が多いほ
ど）、出力Θ＋とΘ−には、Φ＋とΦ- の影響が強く現
われ、Ictrl<1>…Ictrl<15> の"H" の数が多いほど、
（bIctrl<1> …bIctrl<15>の"L" の数が多いほど）、出
力Θ＋とΘ−には、Ψ＋とΨ- の影響が強く現われ、位
相が混合されて、Φが100 ％の影響を及ぼしている位相
からΨが100 ％の影響を及ぼしている位相の範囲を補間
した出力を実現できる。

【０１０６】図２４に示したアナログ的な位相補間回路
は、Φ＋とΦ−、Ψ＋とΨ−の相補信号対を必要とする
が、前述のようにSMD への入力は遅延セルの遅延時間程
度のパルスが望ましいので、従来例の構成では、遅延時
間程度のパルスとしてΦ、Ψが出力される。そこで、
Φ、Ψから、Φ＋とΦ−、Ψ＋とΨ−（つまり、パルス
信号から周期の50％デューティの相補信号対）を生成す
る入力信号生成回路41，42が必要となる。

【０１０７】図２５は、図２４中の入力信号生成回路4
1，42、の一例を示す。

【０１０８】入力信号パルスInでOut は"H" になるが、
入力信号パルスInからインバータ回路51、VCDL（Voltag
e Controlled Delay Line ：電圧制御遅延線）52および
遅延回路53による遅延を経由したパルスにより、Out
は"L" になる。ここで、Out と/Outのパルス幅が同じに
なるように、位相比較回路(Phase Detector)54およびチ
ャージ・ポンプ回路(Charge Pump)55 によりVCDL52の遅
延を調整すれば、Out,/Outはデューティが50％の相補信
号対となる。

【０１０９】図２６は、図２５中の位相比較回路54の一
例を示す。この回路は、前記「IEEEJournal of Solid-S
tate Circuits, Vol.32, No. 11, pp.1683-1692，Nov.
1997 ：“A Semidigital Dual Delay-Locked Loop”」
に開示されている。

【０１１０】比較入力Out が"H" になってから比較入力
/Outが"H" になるまでの期間は比較出力Upが"H" 、Dn
が"L" になり、/Outが"H" になってからOut が"H" にな
るまでの期間は比較出力Dnが"H" 、Upが"L" になる。

【０１１１】図２７は、図２５中のVCDL52の一例を示
す。

【０１１２】バイアス電位Vcp が"L" 、バイアス電位Vc
n が"H" の場合は、InからOut までの遅延時間は短くな
り、Vcp が"H" 、Vcn が"L" の場合は、InからOut まで
の遅延時間は長くなる。つまり、Inが"H" になる時の伝
播遅延が電圧制御される。

【０１１３】図２８は、図２５中のチャージ・ポンプ回
路55（図２５中のVCDL52へのバイアス電位を生成するバ
イアス電位生成回路を含む）の一例を示す。

【０１１４】Ibgrは定電流源からの出力である。図２５
中の位相比較回路54の出力Up、Dnを受け、Upが"H" の時
はバイアス電位Vcp を"L" 、バイアス電位Vcn を"H" に
しようとする。Dnが"H" の時はVcp を"H" 、Vcn を"L"
にしようとする。

【０１１５】ここで、図２５の入力信号生成回路に戻っ
て動作を纏めて説明する。

【０１１６】VCDL52の遅延時間が延びると、Out ＝"H"
のパルス幅は長くなり、長くなると位相比較回路54によ
りUp="H"の期間がDn＝"H" の期間より長くなるので、チ
ャージ・ポンプ回路55から出力するVcp は"L" 、Vcn
は"H" になり、InからOut までの遅延時間（VCDL52の遅
延時間）は短くなる。

【０１１７】これに対して、VCDL52の遅延時間が短くな
ると、Out ＝"H" のパルス幅は短くなり、短くなると位
相比較回路54によりDn="H"の期間がUp＝"H" の期間より
長くなるので、チャージ・ポンプ回路55から出力するVc
p は"H" 、Vcn は"L" になり、InからOut までの遅延時
間（VCDL52の遅延時間）は長くなる。

【０１１８】このような動作により、Out="H" の期間と
/Out= "H" の期間は同じになり、Out,/Outはデューティ
が50％の相補信号対となる。

【０１１９】図２３は、図２８のチャージ・ポンプ回路
に供給するIbgrを生成する回路の一例を示す。これは、
周知のBGR （Band Gap Reference）回路にパワーオン時
のスタータ部STRTを加えたものである。この回路では、
バンドギャップ出力電圧Vbgrに対して、Ibgr=Vbgr/R と
なる。

【０１２０】ところで、図２９に示した位相補間回路
は、重み付け信号が相補合わせて30あり、均等に重み付
けされており、重み付け信号の切り替わり時の電流ノイ
ズが小さく、安定性は良いが、レイアウト面積が大きい
という難点がある。

【０１２１】図５１は、アナログ的な位相補間回路の別
例として、重み付けをバイナリ的に行ったものを示す。

【０１２２】重み付け信号bCIctrl<0>、CIctrl<0> 入力
の電流パスに対して、bCIctrl<1>、CIctrl<1> 入力の電
流パスはその２倍、bCIctrl<2>、CIctrl<2> 入力の電流
パスはさらにその２倍、bCIctrl<3>、CIctrl<3> 入力の
電流パスはさらにその２倍になっている。重み付け信号
の切り替わり時に関与する電流値が小さければ、切り替
わり時の電流ノイズが小さく、安定性も、これで問題は
ない。

【０１２３】図３２は、デジタル的な位相補間回路の一
例を示す。

【０１２４】この位相補間回路は、デジタル的な位相補
間回路を２段用いたものである。クロック同期遅延制御
回路部（本例ではSMD を利用したもの）から生成された
ΦとΨを位相補間回路入力用に波形を整形する位相補間
回路への入力生成回路31と32、２段のデジタル的位相補
間回路33の出力を重み付け信号Weight；Ictrl<1:5>,bIc
trl<1:5>により選択するマルチプレクサ34からなる。

【０１２５】図３３は、２段の位相補間回路を用いたも
のである。

【０１２６】デジタル的な位相補間回路は、「IEEE Jou
rnal of Solid-State Circuits, Vol.34, No. 5, pp.16
83-1692 ，May 1999： A Portable Digital DLL for Hi
gh-Speed CMOS Interface Circuits」に開示されている
ものである。

【０１２７】１段目でΦ100 ％影響度の出力、（Φ50
％、Ψ50％）影響度の出力、Ψ100 ％影響度の出力を生
成している。Φ100 ％影響度の出力、Ψ100 ％影響度の
出力は、それぞれΦ、Ψの入力をインバータ２段を経過
して出力したものである。

【０１２８】（Φ50％、Ψ50％）影響度の出力は、Φ入
力のインバータとΨ入力のインバータの出力をショート
させたものをインバータで増幅する構造であり、出力が
Φ入力とΨ入力の影響を受ける。インバータを構成する
PMOS FET,NMOS FET のW （チャネル幅）により、出力が
（Φ50％、Ψ50％）の影響を受けるように設計する。

【０１２９】１段目の出力関係は、図２に示したように
なる。

【０１３０】同様に２段目を構成する。Φ100 ％影響度
の出力をそのままインバータ２段で受けて出力したもの
がΘ（Φ100 ％、Ψ0 ％）である。Φ100 ％影響度の出
力を入力としたインバータと、（Φ50％、Ψ50％）影響
度の出力を入力としたインバータの出力をショートさせ
たものをインバータで増幅して出力したものがΘ（Φ75
％、Ψ25％）である。（Φ50％、Ψ50％）影響度の出力
をそのままインバータ２段で受けて出力したものがΘ
（Φ50％、Ψ50％）である。（Φ50％、Ψ50％）影響度
の出力を入力としたインバータと、Ψ100 ％影響度の出
力を入力としたインバータの出力をショートさせたもの
をインバータで増幅して出力したものがΘ（Φ25％、Ψ
75％）である。Ψ100 ％影響度の出力をそのままインバ
ータ２段で受けて出力したものがΘ（Φ0 ％、Ψ100
％）である。１段目と同様な設計をすれば、Θ（Φ100
％、Ψ0 ％）はΦ100 ％影響度の出力の位相となり、Θ
（Φ75％、Ψ25％）はΦ75％、Ψ25％の影響度の出力の
位相となり、Θ（Φ50％、Ψ50％）はΦ50％、Ψ50％の
影響度の出力の位相となり、Θ（Φ25％、Ψ75％）はΦ
25％、Ψ75％の影響度の出力の位相となり、Θ（Φ0
％、Ψ100 ％）はΨ100 ％影響度の出力の位相となる。

【０１３１】図３４は、図３２中の２段構成のデジタル
位相補間回路33とともに使用されるマルチプレクサの回
路例を示している。

【０１３２】このマルチプレクサは、５個のCMOSトラン
スファーゲートTG1 〜TG5 の各一端に、２段構成のデジ
タル位相補間回路33で生成された（Φ、Ψ）の位相混合
割合が異なる５つの信号Θ（Φ100 ％、Ψ0 ％）、Θ
（Φ75％、Ψ25％）、Θ（Φ50％、Ψ50％）、Θ（Φ25
％、Ψ75％）、Θ（Φ0 ％、Ψ100 ％）が入力し、上記
５個のCMOSトランスファーゲートTG1 〜TG5 の各多端
は、一端接続され、２段のインバータに接続されてな
る。

【０１３３】上記５個のCMOSトランスファーゲートTG1
〜TG5 は、後述する内部クロックInt. Clkと外部入力ク
ロックExt. Clkの位相差を位相比較回路12で比較した結
果を有限状態遷移機械13によってフィードバックして内
部クロックの位相を外部クロックの位相に合わせるた
め、有限状態遷移機械13中のWeight信号出力回路から供
給される５種類の相補的なWeight信号（Ictrl<1:5>,bIC
trl<1:5>）により、選択的にオン状態に制御され、後段
のインバータ２段により増幅されてΘが出力する。

【０１３４】この位相補間回路により、ΦとΨの位相差
が100 psとすると、100/4 ＝25psの位相分解能を得るこ
とができる。遅延セル１段分の位相差でしか位相分解能
がない従来例のSMD に比べて４倍の位相分解能、実現能
力を持つことになる。

【０１３５】図３６は、デジタル的な位相補間回路を３
段用いたものを示す。

【０１３６】クロック同期遅延制御回路部（本例ではSM
D を利用したもの）から生成されたΦとΨを位相補間回
路入力用に波形を整形する位相補間回路への入力生成回
路31と32、３段のデジタル的位相補間回路35の出力を重
み付け信号Weight；Ictrl<1:9>,bIctrl<1:9>により選択
するマルチプレクサ36からなる。

【０１３７】図３７は、３段の位相補間回路を用いたも
のである。

【０１３８】デジタル的な位相補間回路は、「IEEE Jou
rnal of Solid-State Circuits, Vol.34, No. 5, pp.16
83-1692 ，May 1999： A Portable Digital DLL for Hi
gh-Speed CMOS Interface Circuits」に開示されている
ものである。図３３に対して３段目が付加されている。

【０１３９】１段目でΦ100 ％影響度の出力、（Φ50
％、Ψ50％）影響度の出力、Ψ100 ％影響度の出力を生
成している。Φ100 ％影響度の出力、Ψ100 ％影響度の
出力は、それぞれΦ、Ψの入力をインバータ２段を経過
して出力したものである。（Φ50％、Ψ50％影響度の出
力は、Φ入力のインバータとΨ入力のインバータの出力
をショートさせたものをインバータで増幅する構造で、
出力がΦ入力とΨ入力の影響を受ける。インバータを構
成するPMOS FET,NMOS FET のW （チャネル幅）により、
出力がΦ50％、Ψ50％影の影響を受けるように設計す
る。

【０１４０】同様に２段目を構成する。Φ100 ％影響度
の出力をそのままインバータ２段で受けて出力したも
の、Φ100 ％影響度の出力を入力としたインバータと、
Φ50％、Ψ50％影響度の出力を入力としたインバータの
出力をショートさせたものをインバータで増幅して出力
したもの、Φ50％、Ψ50％影響度の出力をそのままイン
バータ２段で受けて出力したもの、Φ50％、Ψ50％影響
度の出力を入力としたインバータと、Ψ100 ％影響度の
出力を入力としたインバータの出力をショートさせたも
のをインバータで増幅して出力したもの、Ψ100 ％影響
度の出力をそのままインバータ２段で受けて出力したも
のが２段目の出力である。

【０１４１】同様に３段目を構成する。Φ100 ％影響度
の出力をそのままインバータ２段で受けて出力したもの
がΘ（Φ100 ％、Ψ0 ％）、Φ100 ％影響度の出力を入
力としたインバータと、（Φ75％、Ψ25％）影響度の出
力を入力としたインバータの出力をショートさせたもの
をインバータで増幅して出力したものがΘ（Φ87％、Ψ
13％）である。（Φ75％、Ψ25％）影響度の出力をその
ままインバータ２段で受けて出力したものがΘ（Φ75
％、Ψ25％）である。（Φ75％、Ψ25％）影響度の出力
を入力としたインバータと、（Φ50％、Ψ50％）影響度
の出力を入力としたインバータの出力をショートさせた
ものをインバータで増幅して出力したものがΘ（Φ62
％、Ψ３８）である。（Φ50％、Ψ50％）影響度の出力
をそのままインバータ２段で受けて出力したものがΘ
（Φ50％、Ψ50％）である。（Φ50％、Ψ50％）影響度
の出力を入力としたインバータと、（Φ25％、Ψ75％）
影響度の出力を入力としたインバータの出力をショート
させたものをインバータで増幅して出力したものがΘ
（Φ37％、Ψ63％）である。（Φ25％、Ψ75％）影響度
の出力をそのままインバータ２段で受けて出力したもの
がΘ（Φ25％Ψ75％）である。（Φ25％、Ψ75％）影響
度の出力を入力としたインバータと、Ψ100 ％影響度の
出力を入力としたインバータの出力をショートさせたも
のをインバータで増幅して出力したものがΘ（Φ12％、
Ψ88％）である。Ψ100 ％影響度の出力をそのままイン
バータ２段で受けて出力したものがΘ（Φ0 ％、Ψ100
％）である。１段目と同様な設計をすれば、Θ（Φ100
％、Ψ0 ％）はΦ100 ％影響度の出力の位相となり、Θ
（Φ87％、Ψ13％）は（Φ87.5％、Ψ12.5％）の影響度
の出力の位相となり、Θ（Φ75％、Ψ25％）は（Φ75
％、Ψ25％）の影響度の出力の位相となり、Θ（Φ62
％、Ψ38％）は（Φ62.5％、Ψ37.5％）の影響度の出力
の位相となり、Θ（Φ50％、Ψ50％）は（Φ50％、Ψ50
％）の影響度の出力の位相となり、Θ（Φ37％、Ψ63
％）は（Φ37.5％、Ψ62.5％）の影響度の出力の位相と
なり、Θ（Φ25％、Ψ75％）は（Φ25％、Ψ75％）の影
響度の出力の位相となり、Θ（Φ12％、Ψ88％）は（Φ
12.5％、Ψ87.5％）の影響度の出力の位相となり、Θ
（Φ0 ％、Ψ100 ％）はΨ100 ％影響度の出力の位相と
なる。

【０１４２】図３８は、図３６中の３段構成のデジタル
位相補間回路35とともに使用されるマルチプレクサの回
路例を示している。

【０１４３】このマルチプレクサは、９個のCMOSトラン
スファーゲートTG1 〜TG９の各一端に３段構成のデジタ
ル位相補間回路35で生成された、Φ、Ψの位相混合割合
が異なる９つの信号Θ（Φ100 ％、Ψ0 ％）、Θ（Φ87
％、Ψ13％）、Θ（Φ75％、Ψ25％）、Θ（Φ62％、Ψ
38％）、Θ（Φ50％、Ψ50％）、Θ（Φ38％、Ψ62
％）、Θ（Φ25％、Ψ75％）、Θ（Φ12％、Ψ88％）、
Θ（Φ0 ％、Ψ100 ％）が入力し、上記９個のCMOSトラ
ンスファーゲートTG1 〜TG9 の各多端は、一端接続さ
れ、２段のインバータに接続されてなる。

【０１４４】上記９個のCMOSトランスファーゲートTG1
〜TG9 は、後述する内部クロックInt. Clkと外部入力ク
ロックExt. Clkの位相差を位相比較回路12で比較した結
果を有限状態遷移機械13によってフィードバックして内
部クロックの位相を外部クロックの位相に合わせるた
め、有限状態遷移機械13中のWeight信号出力回路から供
給される９種類の相補的なWeight信号（Ictrl<1:9>,bIC
trl<1:9>）により、選択的にオン状態に制御され、後段
のインバータ２段により増幅されΘが出力する。

【０１４５】この位相補間回路により、ΦとΨの位相差
が100 psとすると、100/8 ＝12.5psの位相分解能を得る
ことができる。遅延セル１段分の位相差でしか位相分解
能がない従来例のSMD に比べて８倍の位相分解能、実現
能力を持つことになる。

【０１４６】上記と同様に、図示しないが、４段のデジ
タル位相補間回路を用いれば、、ΦとΨの位相差が100
psとすると、100/16＝6.25psの位相分解能を得ることが
できる。遅延セル１段分の位相差でしか位相分解能がな
い従来例のSMD に比べて16倍の位相分解能、実現能力を
持つことになる。

【０１４７】以上のデジタル的位相補間回路の動作か
ら、Φ、Ψのパルス幅は、ΦとΨの位相差以上ないと、
位相の混合はできない。SMD の動作としては、ΦとΨの
パルス幅は、遅延セルと同等、つまり、ΦとΨの位相差
程度となる。

【０１４８】したがって、図３２乃至図３６において、
ΦとΨを位相補間回路入力用に波形を整形する位相補間
回路への入力生成回路31，32が必要となる。

【０１４９】回路例として図２０に示す。遅延ユニット
として遅延セル20を用い、図２０では遅延ユニットを２
段使うことにより、ΦとΨの位相差の２倍のパルス幅を
生成する。

【０１５０】次に、位相比較回路12と有限状態遷移機械
13について説明する。

【０１５１】図４６は、図１中の位相比較回路12で使用
されるPLL （Phase Locked Loop ）等で使用されている
周知の位相比較回路を示す。

【０１５２】図４７に動作波形図を示す。

【０１５３】内部クロックInt. Clkの位相が外部クロッ
クExt. Clkの位相より進んでいると出力lateは"H" 、内
部クロックInt. Clkの位相が外部クロックExt. Clkの位
相より遅れていると出力early は"H" となる。

【０１５４】図３０は、図１の有限状態遷移機械13中の
図２９のアナログ的位相補間回路用重み付け信号Weight
発生回路を示す。

【０１５５】１５段のシフトレジスタ（S/R#1 …S/R#1
5）の出力がWeight信号の相補対、bIctrl<1> …bIctrl<
15>、Ictrl<1>…Ictrl<15> である。late＝"H" となる
度にS/R#1 から順にS/R#15の出力が"H" となる、つま
り、Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1
> …bIctrl<15>が順に"L" となる。この重み付け信号に
より図２９のアナログ的位相補間回路が駆動されると、
Ictrl<1>…Ictrl<15> が順に"H" となり、bIctrl<1> …
bIctrl<15>が順に"L" となると、出力Θに対するΨの影
響の度合が大きくなり、内部クロックInt. Clkの位相が
遅れていく。逆にearly ＝"H" となる度にS/R#15から順
にS/R#1 の出力が"L" となる、つまり、Ictrl<15> …Ic
trl<1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順
に"H" となる。この重み付け信号により図２９のアナロ
グ的位相補間回路が駆動されると、Ictrl<15> …Ictrl<
1>が順に"L" となり、bIctrl<15>…bIctrl<1> が順に"
H" となると、出力Θに対するΦの影響の度合が大きく
なり、内部クロックInt. Clkの位相が進んでいく。

【０１５６】以上の動作により、位相比較回路12の結果
により有限状態遷移機械13を通してのフィードバック機
構により、内部クロックInt. Clkの位相が外部クロック
Ext.Clkと合うことになる。

【０１５７】図４１は、図３０のシフトレジスタ回路の
詳細を示す。

【０１５８】図４０に示すlate/early信号をパルス化し
たものにより駆動される。

【０１５９】late="H"により、IcntrlUpP="H",/IcntrlU
pP="L"のパルスが出力され、左側のシフトレジスタの出
力を入力し（InRS）、IcntrlUpP="L",/IcntrlUpP="H"の
時点でラッチ、OutRS に出力する。以上により右シフト
が行われる。early="H" により、IcntrlDnP="H",/Icntr
lDnP="L"のパルスが出力され、右側のシフトレジスタの
出力を入力し（InLS）、IcntrlDnP="L",/IcntrlDnP="H"
の時点でラッチ、OutLS に出力する。以上により左シフ
トが行われる。

【０１６０】図３０において、最左側のシフトレジスタ
S/R#1 のInRSを"H" 固定にしておき、late＝"H" となる
度にS/R#1 から順にS/R#15の出力が"H" となり、最右側
のシフトレジスタS/R#15のInLSを"L" 固定しておくこと
により、early ＝"H" となる度にS/R#15から順にS/R#1
の出力が"L" となる。

【０１６１】Up/Down カウンタを用いても図２９のアナ
ログ的位相補間回路用重み付け信号Weight発生回路を構
成できる。図４９、図５０にWeight信号の相補対、bIct
rl<1> …bIctrl<15>、Ictrl<1>…Ictrl<15> 発生回路、
図４４に図４９、図５０へ入力する４ビットのバイナリ
・カウンタ回路、図４５に図４４のバイナリ・カウンタ
の１ビットの詳細回路例、図４８に図４４をUp/Down カ
ウンタとして駆動するための駆動回路を示す。

【０１６２】late="H"により、Upカウンタとして動作
し、Ictrl<1>…Ictrl<15> が順に"H"となり、bIctrl<1>
…bIctrl<15>が順に"L" となる。early="H" により、D
ownカウンタとして動作し、Ictrl<15> …Ictrl<1>が順
に"L" となり、bIctrl<15>…bIctrl<1> が順に"H" とな
る。

【０１６３】図５１のアナログ的位相補間回路使用の場
合は、図４４のバイナリ・カウンタ出力bCIctrl<0>…bC
Ictrl<3>、CIctrl<0> …CIctrl<3> をそのまま利用すれ
ばよい。bCIctrl<0>…bCIctrl<3>は図示されていない
が、CIctrl<0> …CIctrl<3> をそれぞれインバータで反
転させればよい。

【０１６４】図４５は図４４のバイナリ・カウンタの１
ビットの詳細回路例、図４８に図４４をUp/Down カウン
タとして駆動するための駆動回路であることは同様であ
る。

【０１６５】図３５は、図１の有限状態遷移機械13中
の、図３２のデジタル的位相補間回路用重み付け信号We
ight発生回路を示す。５段のシフトレジスタ（S/R#1 …
S/R#5）の出力がWeight信号の相補対、bIctrl<1> …bIc
trl<5> 、Ictrl<1>…Ictrl<5>となる。late＝"H" とな
る度に"H" データがS/R#1 からS/R#5 の方向へ受け渡さ
れ、early ＝"H" となる度に"H" データがS/R#5 からS/
R#1 の方向へ受け渡される。これにより、Ictrl<1>…Ic
trl<5>のどれか１つが"H" 、相補的にbIctrl<1>…bIctr
l<5> の１つが"L" となる。

【０１６６】これにより、図３４のCMOSトランスファー
ゲートのうち、１つのみが選択される。S/R#１…S/R#5
の構成は、１つのみが"H" をラッチし、他は"L" をラッ
チするようにイニシャライズされるようにしておく。例
えば、S/R#1 は、図４２に示すようなシフトレジスタを
用い、出力が"H" となるようにセットされる回路を用
い、他のS/R#２、S/R#3,S/R#4,S/R#5 は、図４３に示す
ようなシフトレジスタを用い、出力が"L" となるように
セットされる回路を用いる。

【０１６７】以上により、late＝"H" となると、"H" と
なるのは、Ictrl<1>からIctrl<2>…Ictrl<5>となり、Θ
として出力されるのは、Θ（Φ100 ％、Ψ0 ％）からΘ
（Φ75％、Ψ25％）→…Θ（Φ0 ％、Ψ100 ％）と選択
されていき、出力Θに対するΨの影響の度合が大きくな
り、内部クロックInt. Clkの位相が遅れていく。

【０１６８】early ＝"H" となると、"H" となるのは、
Ictrl<5>からIctrl<4>…Ictrl<1>となり、Θとして出力
されるのは、Θ（Φ0 ％、Ψ100 ％）からΘ（Φ25％、
Ψ75％）→…Θ（Φ100 ％、Ψ0 ％）と選択されてい
き、出力Θに対するΦの影響の度合が大きくなり、内部
クロックInt. Clkの位相が進んでいく。

【０１６９】以上の動作により、位相比較回路12の結果
により有限状態遷移機械13を通してのフィードバック機
構により、内部クロックInt. Clkの位相が外部クロック
Ext.Clkと合うことになる。

【０１７０】図３９は、図１の有限状態遷移機械13中
の、図３６のデジタル的位相補間回路用重み付け信号We
ight発生回路を示す。

【０１７１】９段のシフトレジスタ（S/R#1 …S/R#9 ）
の出力がWeight信号の相補対、bIctrl<1> …bIctrl<9>
、Ictrl<1>…Ictrl<9>となる。late＝"H" となる度に"
H" データがS/R#1 からS/R#9 の方向へ受け渡され、ear
ly ＝"H" となる度に"H" データがS/R#9 からS/R#1 の
方向へ受け渡される。これにより、Ictrl<1>…Ictrl<9>
のどれか１つが"H" 、相補的にbIctrl<1> …bIctrl<9>
の１つが"L" となる。

【０１７２】これにより、図３８のCMOSトランスファー
ゲートのうち、１つのみが選択される。S/R#１…S/R#9
の構成は、１つのみが"H" をラッチし、他は"L" をラッ
チするようにイニシャライズされるようにしておく。例
えば、S/R#1 は、図４２のシフトレジスタを用い、出力
が"H" となるようにセットされる回路を用い、他のS/R#
２、S/R#3,S/R#4,S/R#5,S/R#6,S/R#7,S/R#8,S/R#9 は、
図４３のシフトレジスタを用い、出力が"L" となるよう
にセットされる回路を用いる。

【０１７３】以上により、late＝"H" となると、"H" と
なるのは、Ictrl<1>からIctrl<2>…Ictrl<9>となり、Θ
として出力されるのは、Θ（Φ100 ％、Ψ0 ％）からΘ
（Φ87％、Ψ13％）→…Θ（Φ0 ％、Ψ100 ％）と選択
されていき、出力Θに対するΨの影響の度合が大きくな
り、内部クロックInt. Clkの位相が遅れていく。

【０１７４】early ＝"H" となると、"H" となるのは、
Ictrl<9>からIctrl<8>…Ictrl<1>となり、Θとして出力
されるのは、Θ（Φ0 ％、Ψ100 ％）からΘ（Φ12％、
Ψ88％）→…Θ（Φ100 ％、Ψ0 ％）と選択されてい
き、出力Θに対するΦの影響の度合が大きくなり、内部
クロックInt. Clkの位相が進んでいく。

【０１７５】以上の動作により、位相比較回路12の結果
により有限状態遷移機械13を通してのフィードバック機
構により、内部クロックInt. Clkの位相が外部クロック
Ext.Clkと合うことになる。

【０１７６】＜第２の実施例＞図６は、SMD を利用した
遅延補償回路の第２の実施例を示すブロックダイアグラ
ムである。

【０１７７】この回路は、図１を参照して前述した回路
構成と比較して、第２の遅延線の出力Ψと、その前段の
遅延セルからΦを取り出していることが異なる。その他
は同じであるので、図１中と同一符号を付している。

【０１７８】図７は、図６中の遅延モニタ回路22の一例
である。

【０１７９】本発明の趣旨に従うと、位相比較回路12に
より内部クロックInt. Clkの位相は外部クロックExt. C
lkと位相比較されるわけであるから、遅延モニタは従来
のSMD に比べてレプリカとしては完全である必要はな
い。クロック同期遅延制御回路部は、位相補間回路11の
ための２つの入力信号ΦとΨを生成すればよいからであ
る。本例では、Θ出力がΦ100 ％の影響のもとに補間さ
れる場合を考慮すると、従来のSMD に比較して、第２遅
延線の出力が遅延セル20の１段分早いことになる。この
ため、図７のようなΨ100 ％の重み付けがされた場合を
想定した遅延モニタでも十分である。

【０１８０】即ち、図５に示す遅延モニタ回路は、図４
の遅延モニタ回路と比べて、位相補間回路のレプリカ回
路11ａの入力を入力レシーバのレプリカ回路21ａの出力
を遅延セル20ａを通過させたものをΦ入力側に受け、Φ
入力を100 ％出力Θに影響させる重み付けをWeight信号
に施した点が異なり、他は同じである。これによりΨ10
0 ％の重み付けと等価である。図示してはいないが、当
然、Ψ入力を100 ％出力Θに影響させる重み付けをWeig
ht信号に施して、Ψ側に入力しても構わない。図４中と
同一符号を用いている。他は第１の実施例と同じであ
る。

【０１８１】＜第３の実施例＞前記位相補間回路11の入
力位相差は、１遅延セル分の遅延量である必然性はな
く、以下に示すように変更することができる。

【０１８２】図８は、SMD を利用した遅延補償回路の第
３の実施例を示すブロックダイアグラムである。

【０１８３】この回路は、図１を参照して前述した回路
構成と比較して、第２の遅延線の後段に追加した遅延セ
ル20から出力Ψと、第２の遅延線の出力の前段の遅延セ
ルからΦを取り出していることが異なる。その他は同じ
であるので、図１中と同一符号を付している。

【０１８４】図１、図６と同一の位相分解能を得るため
には、Weight信号による重み付け度合を増やす必要があ
る。図１、図６が16段階ならば、図８の場合には３２段
階にする必要がある。

【０１８５】図９は、図８中の遅延モニタ回路22の一例
である。

【０１８６】図９に示す遅延モニタ回路は、図４の遅延
モニタ回路と比べて、位相補間回路のレプリカ回路11ａ
の入力を入力レシーバのレプリカ回路21ａの出力を遅延
セル20ａを２段通過させたものをΨ入力側に受けること
が異なり、その他は同じであるので図４中と同一符号を
用いている。他は第１の実施例と同じである。

【０１８７】＜第４の実施例＞図１０および図１１は、
SMD を利用した遅延補償回路の第４の実施例を示すブロ
ックダイアグラムである。

【０１８８】第１の実施例では、アナログ的位相補間回
路11の中のアナログ位相補間回路のためにクロック同期
遅延制御回路部10の出力Φ、Ψから、デューティがほぼ
50％の相補信号対Φ＋／Φ−、Ψ＋／Ψ−を生成した。
本例では、従来例の図５８を利用してSMD を利用して外
部クロックと180 °位相のずれた信号を生成することに
より、クロック同期遅延制御回路部で対Φ＋／Φ−、Ψ
＋／Ψ−を生成する。

【０１８９】即ち、図１０および図１１において、入力
クロックに対して180 °位相のずれた信号を生成する第
１のクロック同期遅延制御回路部10ａと、入力クロック
に対して位相の合った信号を生成する第２のクロック同
期遅延制御回路部10ｂを持つ。この例では入力レシーバ
回路を共用しているが、別々にもっても本発明の趣旨か
らは逸脱しない。

【０１９０】第２のクロック同期遅延制御回路部10ｂで
は、図５２乃至図５７を参照して前述した従来例のSMD
と同様のSMD における第２の遅延線24の出力段遅延セル
およびその前段の遅延セル20から対応してとりだされる
信号Ψｐ0 、Φｐ0 に対して、第１のクロック同期遅延
制御回路部10ａは、図５８および図５９を参照して前述
した従来例のSMD と同様のSMD における第２の遅延線24
の出力段遅延セルおよびその前段の遅延セル20から対応
して、信号Ψｐ0 、Φｐ0 に対して180 °位相のずれた
信号Ψｐπ、Φｐπが取り出される。これらの信号Φｐ
0 、Φｐπ、Ψｐ0 、Ψｐπは、アナログ位相補間回路
への入力となる。

【０１９１】図３１は、図１０の回路で使用されるアナ
ログ位相補間回路である。

【０１９２】前述のように取り出された信号Φｐ0 、Φ
ｐπをフリップフロップ回路の入力にすることにより、
Φ信号に対応するデューティ50％の相補信号対Φ＋／Φ
−が生成でき、前述のように取り出された信号Ψｐ0 、
Ψｐπをフリップフロップ回路の入力にすることによ
り、Ψ信号に対応するデューティ50％の相補信号対Ψ＋
／Ψ−が生成でき、アナログ位相補間回路に入力する。
この回路は例えば第１の実施例と同じく、例えば図２９
に示す回路である。

【０１９３】図４は、図１０および図１１の第２のクロ
ック同期遅延制御回路部10ｂで用いる遅延モニタ回路22
ｂである。位相補間回路（Phase Interpolater）11にあ
たる箇所は図３１のレプリカが用いられる。

【０１９４】図１２は、図１０および図１１の第１のク
ロック同期遅延制御回路部10ａで用いる遅延モニタ回路
22ａである。位相補間回路11にあたる箇所は図３１のレ
プリカが用いられる。図５９と同趣旨で、図１２は、図
４を参照して前述した遅延モニタ回路22が２段接続され
たものであり、図４中と対応する部分には同一符号を付
している。

【０１９５】また、図１０および図１１の第２のクロッ
ク同期遅延制御回路部10ｂで用いる遅延モニタ回路22ｂ
として図５を用いてもよく、図１０および図１１の第１
のクロック同期遅延制御回路部10ａで用いる遅延モニタ
回路22ａは、前述に対応して、図５の遅延モニタ回路が
２段接続したものを用いてもよい。同様に位相補間回路
にあたる箇所は図３１のレプリカが用いられる。

【０１９６】また、本例では、クロック同期遅延制御回
路部からのΦ、Ψ信号の取り出しを第２の実施例に倣っ
たが、第１の実施例を用いることもできる。この場合、
遅延モニタ回路の構成は、第２のクロック同期遅延制御
回路部10ｂで用いる遅延モニタ回路22ｂとして図４の回
路を用い、第１のクロック同期遅延制御回路部10ａで用
いる遅延モニタ回路22ａは、図１２の回路を用い、同様
に位相補間回路11に相当する箇所は図３１に示したレプ
リカ回路が用いられる。

【０１９７】また、遅延モニタ回路の構成は、第２のク
ロック同期遅延制御回路部10ｂで用いる遅延モニタ回路
22ｂとして図７の回路を用い、第１のクロック同期遅延
制御回路部10ａで用いる遅延モニタ回路22ａは、前述に
対応して、図７の遅延モニタ回路が２段接続したものを
用いてもよい。同様に、位相補間回路11に相当する箇所
は図３１に示したレプリカ回路が用いられる。

【０１９８】また、本例では、クロック同期遅延制御回
路部からのΦ、Ψ信号の取り出しを第２の実施例に倣っ
たが、第３の実施例を用いることもできる。この場合、
遅延モニタ回路の構成は、第２のクロック同期遅延制御
回路部10ｂで用いる遅延モニタ回路22ｂとして図９の回
路を用い、第１のクロック同期遅延制御回路部10ａで用
いる遅延モニタ回路22ａは、前述に対応して、図９の遅
延モニタ回路が２段接続したものを用いる。同様に、位
相補間回路11に相当する箇所は図３１に示したレプリカ
回路が用いられる。他は第１の実施例と同じである。

【０１９９】＜第５の実施例＞第５の実施例では、前記
SMD の遅延セルの遅延時間は分解能ではなく、遅延セル
の遅延量を延ばすことにより、遅延セル数と制御回路を
減らすことを可能にした例を示す。

【０２００】図１４は、SMD を利用した遅延補償回路の
第５の実施例を示すブロックダイアグラムであって、遅
延ユニットを付加したSMD の第１の遅延線23、第２の遅
延線24、制御回路25を示す。

【０２０１】図５４中の遅延セルはNANDゲートとインバ
ータで構成されていたのに比べて、図１４では遅延セル
内のNANDゲートとインバータの間に遅延ユニットが付加
されている。遅延ユニットの一例としては、図１６に示
したようなインバータ列を用いることができる。

【０２０２】図１７は、遅延ユニットの他の例として、
VCDL（Voltage Controlled Delay Line ；電圧制御遅延
線）を用いる場合を示す。これは、SMD の例に合う形の
出力部となっており、出力は従来例のSMD に倣ってパル
スである。

【０２０３】図２１は、図１７のVCDLへバイアスを供給
するバイアス回路の一例を示す。

【０２０４】図中の定電流源Ibgrは、例えば図２３のよ
うなBGR 回路を用いて生成することができる。なお、図
２３において、破線で囲んだ回路はスタータ回路ＳＴＲ
Ｔである。

【０２０５】＜第６の実施例＞従来例では、遅延セル
数、遅延セル20の遅延時間は固定であるので、外部クロ
ックの周波数が小さい場合は、第１の遅延線23の最終段
遅延セル20まで遅延しても、ｔC −ｔM が実現できな
い。

【０２０６】第６の実施例では、前記したVCDLのような
遅延時間を可変にできる遅延ユニットを用いることによ
り、設定された外部クロック周波数に応じて遅延セルの
遅延時間を可変にした例を示す。

【０２０７】図１５は、MCDLL を利用した遅延補償回路
の第５の実施例を示すブロックダイアグラムであって、
VCDLを用いた遅延ユニットを付加したMCDLL の一部を示
す。

【０２０８】図１８は、図１５中のVCDLへバイアスを供
給するバイアス回路の一例として、遅延ユニットを用い
る場合を示す。

【０２０９】図中、定電流源Ibgrの生成は、例えば図２
３に示すようなBGR 回路を用いればよい。

【０２１０】図１９は、図１８の回路によるバイアス電
位設定のためのセレクタ信号SXn(n=0.5,1,2,4,8)を生成
する回路の一例を示す。

【０２１１】この回路は、テストモードでの可変遅延時
間設定部とフューズによる固定部を持つ。プロセス変動
による出来具合をテストモードで調べ、外部設定周波数
に見合った形でフューズを切断することにより、固定可
能である。また、２の５乗の設定条件が可能である。

【０２１２】図２２は、図１４中および図１５中の遅延
ユニットにVCDLを使用した場合の図１４または図１５に
示した遅延補償回路で用いられる位相補間回路用入力生
成回路の一例を示す回路図である。

【０２１３】＜第７の実施例＞図１３は、本発明の第２
の実施形態に係わるMCDLL を利用した遅延補償回路の一
例を示すブロックダイアグラムである。

【０２１４】この遅延補償回路は、図６１乃至図６３を
参照して前述した従来例のMCDLL と比べて、（１）第２
の遅延線24の出力側で選択回路27と内部クロックドライ
バ回路26との間に位相補間回路11を挿入し、選択回路27
の出力信号およびそれを遅延させる遅延セル20の出力信
号の両者の位相を補間する信号を生成する点、（２）外
部クロックExt. Clkと内部クロックInt. Clk（内部クロ
ックドライバ回路26の出力）の位相差を位相比較回路12
で検知し、その検知出力に基づいて有限状態遷移機械
（Finite State Machine）13により位相補間回路11にお
ける位相補間における２つの入力信号の影響の度合をフ
ィードバック制御する点が変更されている。

【０２１５】即ち、この遅延補償回路は、第１のクロッ
クExt. Clkが入力する入力レシーバ回路（Ext. Clock R
eceiver ）21と、遅延モニタ回路（Delay Monitor ）22
と、第１の遅延線（DL1 ）23と、第２の遅延線（DL2 ）
24と、第１の遅延線23で測定した遅延モニタの遅延量を
測定する測定回路（制御回路）25と、測定回路25の出力
から第２の遅延線24の出力を選択する選択回路（Select
or）27と、選択回路27の出力信号およびそれを遅延させ
る遅延セル20の出力信号の位相を混合する位相補間回路
（Phase Interpolator）11と、位相補間回路11で生成さ
れた信号により第２のクロックInt. Clkを出力するクロ
ックドライバ回路（Clock driver）26と、第１のクロッ
クExt. Clkと第２のクロックInt. Clkの位相差を検出す
る位相比較回路（Phase Detector）12と、位相比較回路
12の検知出力に基づいて位相補間回路11における位相補
間における２つの入力信号の影響の度合をフィードバッ
ク制御する有限状態遷移機械（Finite State Machine）
13とを具備している。この場合、遅延モニタ回路22は、
入力レシーバ回路21、位相補間回路11およびクロックド
ライバ回路26の各遅延時間の和に等しい遅延時間を有す
る。

【０２１６】また、図示していないが、クロック同期遅
延制御回路部にSMD のかわりにMCDLL を用いて第３の実
施例、第４の実施例、第５の実施例に対応する回路構成
もできる。第５の実施例に対応する場合は、MCDLL とし
て、図６２に示したMCDLL の代わりに図１５に示したMC
DLL を用いる。遅延ユニットに関してはSMD を用いる場
合と同様である。第６の実施例に関しても同様である。

【０２１７】その他、本発明は上記実施例に限定される
ものではなく、発明の趣旨を変えない範囲で種々変形実
施可能なことは勿論である。

【０２１８】

【発明の効果】上述したように本発明の遅延補償回路に
よれば、参照クロックに対する内部生成記ロック信号の
位相合わせに要する時間が短いにもかかわらず、位相合
わせ精度をPLL,DLL 並みに実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るSMD を利用し
た遅延補償回路の第１の実施例を示すブロックダイアグ
ラム。

【図２】図１中の位相補間回路の出力波形の特性を概念
的に示す図。

【図３】図１中の位相補間回路の出力波形の位相（Phas
e ）と２入力Φ、Ψの混合割合を決定する16段階の重み
付け（Weight）信号の関係を示す図。

【図４】図１中の遅延モニタ回路および図１０中のΦｐ
0 、Ψｐ0 π出力側の遅延モニタ回路-2の一例を示す回
路図。

【図５】図１中の遅延モニタ回路および図１０中のΦｐ
0 、Ψｐ0 π出力側の遅延モニタ回路-2の他の例を示す
回路図。

【図６】SMD を利用した遅延補償回路の第２の実施例を
示すブロックダイアグラム。

【図７】図６中の遅延モニタ回路の他の例を示す回路
図。

【図８】SMD を利用した遅延補償回路の第３の実施例を
示すブロックダイアグラム。

【図９】図８中の遅延モニタ回路の他の例を示す回路
図。

【図１０】SMD を利用した遅延補償回路の第４の実施例
を示すブロックダイアグラムの一部を示す図。

【図１１】SMD を利用した遅延補償回路の第４の実施例
を示すブロックダイアグラムの残りの部分を示す図。

【図１２】図１０中のΦｐπ、Ψｐπ出力側の遅延モニ
タ回路-1の一例を示す回路図。

【図１３】本発明の第２の実施の形態に係わるMCDLL を
利用した遅延補償回路を示すブロックダイアグラム。

【図１４】SMD を利用した遅延補償回路の第５の実施例
を示すブロックダイアグラムであって、遅延ユニットを
付加したSMD の第１の遅延線23、第２の遅延線24、制御
回路25を示す図。

【図１５】MCDLL を利用した遅延補償回路の第６の実施
例を示すブロックダイアグラムであって、遅延ユニット
を付加したMCDLL の第１の遅延線23、第２の遅延線24、
制御回路25、選択回路27を示す図。

【図１６】図１４中および図１５中の遅延ユニットの一
例としてインバータ列を使用した場合を示す回路図。

【図１７】図１４中および図１５中の遅延ユニットの他
の例として電圧制御遅延線（VCDL）を使用した場合を示
す回路図。

【図１８】図１７のVCDLのバイアス電位を生成するバイ
アス電位生成回路の一例として遅延ユニットを使用した
場合を示す回路図。

【図１９】図１８のバイアス電位生成回路のバイアス電
位設定のためのセレクタ信号生成回路の一例を示す回路
図。

【図２０】図１４または図１５に示した遅延補償回路で
用いられる位相補間回路用入力生成回路の一例を示す回
路図。

【図２１】図１７のVCDLのバイアス電位を生成するバイ
アス電位生成回路の他の例を示す回路図。

【図２２】図１４中および図１５中の遅延ユニットに電
圧制御遅延線（VCDL）を使用した場合の図１４または図
１５に示した遅延補償回路で用いられる位相補間回路用
入力生成回路の一例を示す回路図。

【図２３】図１８または図２１または図２８のバイアス
電位生成回路の基準電流を生成するための基準電流生成
回路の一例としてBGR 回路を示す回路図。

【図２４】本発明の遅延補償回路で使用可能なアナログ
位相補間回路（Phase Interpolator）の一例を示すブロ
ックダイアグラム。

【図２５】図２４中のアナログ位相補間回路用入力信号
生成回路の一例を示す回路図。

【図２６】図２５中の位相比較器（Phase Detector）の
一例を示す回路図。

【図２７】図２５中の電圧制御遅延線（VCDL）の一例を
示す回路図。

【図２８】図２５中のチャージ・ポンプ回路(Charge Pu
mp) の一例を示す回路図。

【図２９】図２４中のアナログ位相補間回路の一例を示
す回路図。

【図３０】図２９のアナログ位相補間回路の２入力の混
合割合を決定する重み付け（Weight）信号を供給する重
み付け信号出力回路の一例を示す回路図。

【図３１】本発明の遅延補償回路の第４の実施例で使用
可能なアナログ位相補間回路の一例を示すブロックダイ
アグラム。

【図３２】本発明の遅延補償回路で使用可能なデジタル
位相補間回路として２段のデジタル位相補間回路とマル
チプレクサを用いた場合を示すブロックダイアグラム。

【図３３】図３２中の２段のデジタル位相補間回路の一
例を示す回路図。

【図３４】図３２中の２段のデジタル位相補間回路とと
もに使用されるマルチプレクサの一例を示す回路図。

【図３５】図３２中の位相補間回路中のマルチプレクサ
で使用されるWeight信号を供給する有限状態遷移機械
（Finite State Machine）の主要部であるWeight信号出
力回路の一例を示す回路図。

【図３６】本発明の遅延補償回路で使用可能なデジタル
位相補間回路として３段のデジタル位相補間回路とマル
チプレクサを用いた場合を示すブロックダイアグラム。

【図３７】図３６中の３段のデジタル位相補間回路一例
を示す回路図。

【図３８】図３６中の３段のデジタル位相補間回路とと
もに使用されるマルチプレクサの一例を示す回路図。

【図３９】図３６中の位相補間回路中のマルチプレクサ
で使用されるWeight信号を供給する有限状態遷移機械
（Finite State Machine）の主要部であるWeight信号出
力回路の一例を示す回路図。

【図４０】図２９または図３５または図３９中のシフト
レジスタのトリガ回路の一例を示す回路図。

【図４１】図２９または図３５または図３９中のシフト
レジスタの一例を示す回路図。

【図４２】図２９または図３５または図３９中のシフト
レジスタであって、出力を"H" にリセットする機能を付
加した回路の一例を示す回路図。

【図４３】図２９または図３５または図３９中のシフト
レジスタであって、出力を"L" にリセットする機能を付
加した回路の一例を示す回路図。

【図４４】図３０に示したWeight信号出力回路の他の例
を示す回路図。

【図４５】図４４中のバイナリ・カウンタの一例を示す
回路図。

【図４６】図１中の位相比較回路（Phase Detector）の
一例を示す図。

【図４７】図４６の位相比較回路（Phase Detector）の
動作波形を示す図。

【図４８】図４４に示したバイナリ・カウンタ（B/C ）
の駆動回路の一例を示す回路図。

【図４９】図４５中のバイナリ・カウンタ（B/C ）の出
力から図４４中のWeight信号（Ictrl<1:15>,bICtrl<1:1
5>）を生成する回路の一例を示す回路図。

【図５０】図４５中のバイナリ・カウンタ（B/C ）の出
力から図４４中のWeight信号（Ictrl<1:15>,bICtrl<1:1
5>）を生成する回路の一例の残りの部分を示す回路図。

【図５１】図２４中のアナログ位相補間回路として、図
４４に示したバイナリ・カウンタの出力をそのまま使用
する例を示す回路図。

【図５２】従来例のSMD を示すブロックダイアグラム。

【図５３】図５２のSMD で用いる遅延モニタ回路を示す
回路図。

【図５４】図５２のSMD の第１の遅延線23、第２の遅延
線24、制御回路25の具体的な回路の一例の回路図。

【図５５】図５４中の遅延ユニットの１ユニット分を具
体的に示す回路図。

【図５６】図５４のSMD の入力信号生成回路の一例を示
す回路図。

【図５７】図５２のSMD の動作波形を示す図。

【図５８】入力クロックに対して180 °位相のずれた信
号を生成する従来例のSMD を示すブロックダイアグラ
ム。

【図５９】図５８のSMD で用いる遅延モニタ回路を示す
回路図。

【図６０】図５８のSMD で用いるデューティ50％の波形
を生成するための回路図。

【図６１】従来例のMCDLL を示すブロックダイアグラ
ム。

【図６２】図６１のMCDLL の遅延線にインバータを使用
した場合を具体的に示す回路図。

【図６３】図６１のMCDLL の入力信号生成回路を示す回
路図。

【図６４】図６１のMCDLL の動作波形を示す図。

【符号の説明】

10…クロック同期遅延部、 11…位相補間回路、 12…位相比較回路（Phase Detector）、 13…有限状態遷移機械（Finite State Machine）、 20…遅延セル（Delay Cell）、 21…入力レシーバ回路、 22…遅延モニタ回路（Delay Monitor ）、 23…第１の遅延線（DL1 ）、 24…第２の遅延線（DL2 ）、 25…制御回路、測定回路 26…内部クロックドライバ回路、 27…選択回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同じ構成を有する複数の遅延セルからな
   る第１の遅延線および第２の遅延線を持ち、前記第１の
   遅延線で補正すべき遅延量を評価し、評価した遅延量を
   前記第２の遅延線に反映させるように第２の遅延線の遅
   延セルの段数を決定することにより、第１のクロック信
   号と位相の合った第２のクロック信号を生成するクロッ
   ク同期遅延制御回路と、 前記第２の遅延線の前記決定された段数の遅延セルの出
   力および前記決定された段数より多いかまたは少ない段
   数の遅延セルを経由した出力のうちの少なくとも２つの
   出力の位相を混合し、前記第２のクロック信号を生成す
   る混合回路とを具備することを特徴とする遅延補償回
   路。
2. 【請求項２】 第１のクロック信号が入力する入力バッ
   ファ回路と、 前記入力バッファ回路の出力信号が入力する遅延モニタ
   回路と、 前記遅延モニタ回路の出力信号が入力し、同じ構成を有
   する複数の遅延セルが直列接続されてなる第１の遅延線
   と、 前記第１の遅延線と同じ構成を有する遅延セルが複数直
   列接続されてなる第２の遅延線と、 前記第１の遅延線で測定された遅延量を前記第２の遅延
   線に反映させ、第１の遅延線を伝播してきた信号を第２
   の遅延線に伝播させる制御回路と、 前記第２の遅延線の出力側に接続され、該第２の遅延線
   の遅延セルと同一構成の遅延セルおよびその出力を取り
   出す手段と、 前記第２の遅延線の出力および前記第２の遅延線の後段
   の遅延セルの出力の位相を混合する位相混合回路と、 前記位相混合回路で生成された信号により第２のクロッ
   ク信号を出力するクロックドライバ回路とを具備し、前
   記遅延モニタ回路は、前記入力バッファ回路、位相混合
   回路およびクロックドライバ回路の各遅延時間の和に等
   しい遅延時間を有することを特徴とする遅延補償回路。
3. 【請求項３】 第１のクロック信号が入力する入力バッ
   ファ回路と、 前記入力バッファ回路の出力信号が入力する遅延モニタ
   回路と、 前記遅延モニタ回路の出力信号が入力し、同じ構成を有
   する複数の遅延セルが直列接続されてなる第１の遅延線
   と、 前記第１の遅延線と同じ構成を有する遅延セルが複数直
   列接続されてなる第２の遅延線と、 前記第１の遅延線で測定された遅延量を前記第２の遅延
   線に反映させ、第１の遅延線を伝播してきた信号を第２
   の遅延線に伝播させる制御回路と、 前記第２の遅延線の出力段遅延セルの出力を取り出すと
   ともに前記出力段遅延セルの前段の遅延セルの出力を取
   り出す手段と、 前記手段により取り出された２つの出力の位相を混合す
   る位相混合回路と、 前記位相混合回路で生成された信号により第２のクロッ
   ク信号を出力するクロックドライバ回路を具備し、前記
   遅延モニタ回路は、前記入力バッファ回路、位相混合回
   路およびクロックドライバ回路の各遅延時間の和に等し
   い遅延時間を有することを特徴とする遅延補償回路。
4. 【請求項４】 第１のクロック信号が入力する入力バッ
   ファ回路と、 前記入力バッファ回路の出力信号が入力する遅延モニタ
   回路と、 前記遅延モニタ回路の出力信号が入力し、同じ構成を有
   する複数の遅延セルが直列接続されてなる第１の遅延線
   と、 前記入力バッファ回路の出力信号が入力し、前記第１の
   遅延線と同じ構成を有する遅延セルが複数直列接続され
   てなる第２の遅延線と、 前記第１の遅延線で測定された遅延量を前記第２の遅延
   線に反映させ、前記入力バッファ回路の出力信号を反映
   させた遅延量で第２の遅延線から出力させる制御回路
   と、 前記第２の遅延線の出力段遅延セルの出力を取り出すと
   ともに前記出力段遅延セルの前段の遅延セルの出力を取
   り出す手段と、 前記手段により取り出された２つの出力の位相を混合す
   る位相混合回路と、 前記位相混合回路で生成された信号により第２のクロッ
   ク信号を出力するクロックドライバ回路とを具備し、前
   記遅延モニタ回路は、前記入力バッファ回路、位相混合
   回路およびクロックドライバ回路の各遅延時間の和に等
   しい遅延時間を有することを特徴とする遅延補償回路。
5. 【請求項５】 第１のクロック信号が入力する入力バッ
   ファ回路と、 前記入力バッファ回路の出力信号が入力する遅延モニタ
   回路と、 前記遅延モニタ回路の出力信号が入力し、同じ構成を有
   する複数の遅延セルが直列接続されてなる第１の遅延線
   と、 前記入力バッファ回路の出力信号が入力し、前記第１の
   遅延線と同じ構成を有する遅延セルが複数直列接続され
   てなる第２の遅延線と、 前記第１の遅延線で測定された遅延量を前記第２の遅延
   線に反映させ、前記入力バッファ回路の出力信号を反映
   させた遅延量で第２の遅延線から出力させる制御回路
   と、 前記第２の遅延線の出力側に接続され、該第２の遅延線
   の遅延セルと同一構成の遅延セルとその出力を取り出す
   手段を具備し、 前記第２の遅延線の出力および前記第２の遅延線の後段
   の遅延セルの出力の位相を混合する位相混合回路と、 前記位相混合回路で生成された信号により第２のクロッ
   ク信号を出力するクロックドライバ回路とを具備し、前
   記遅延モニタ回路は、前記入力バッファ回路、位相混合
   回路およびクロックドライバ回路の各遅延時間の和に等
   しい遅延時間を有することを特徴とする遅延補償回路。
6. 【請求項６】 前記第１のクロック信号と前記第２のク
   ロック信号の位相差を検出する手段と、該手段による検
   出出力に基づいて、前記位相混合回路の２入力の混合割
   合をフィードバック制御する制御手段をさらに具備する
   ことを特徴とする請求項１乃至５のいずれか１項に記載
   の遅延補償回路。
7. 【請求項７】 前記各遅延セルの遅延量が可変であるこ
   とを特徴とする請求項１乃至６記載のいずれか１項に記
   載の遅延補償回路。
8. 【請求項８】 前記各遅延セルの可変遅延量を固定する
   手段を有することを特徴とする請求項７記載の遅延補償
   回路。