JP2008311989A - Dll回路 - Google Patents
Dll回路 Download PDFInfo
- Publication number
- JP2008311989A JP2008311989A JP2007158639A JP2007158639A JP2008311989A JP 2008311989 A JP2008311989 A JP 2008311989A JP 2007158639 A JP2007158639 A JP 2007158639A JP 2007158639 A JP2007158639 A JP 2007158639A JP 2008311989 A JP2008311989 A JP 2008311989A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- signal
- cutoff
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003111 delayed effect Effects 0.000 claims description 39
- 230000000903 blocking effect Effects 0.000 claims description 24
- 230000000644 propagated effect Effects 0.000 claims description 11
- 230000001902 propagating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 21
- 230000000052 comparative effect Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 6
- 239000002699 waste material Substances 0.000 description 6
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Pulse Circuits (AREA)
Abstract
【解決手段】基準信号の複数の遅延信号を出力するディレイラインであって、互いに直列接続され、前記基準信号の遅延信号を出力する複数の第1のディレイユニットと、前記複数の第1のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する1つ以上の第2のディレイユニットとを備えるディレイラインと、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、前記第2のディレイユニットの遅延時間は、前記第1のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第1のディレイユニットの遅延時間の整数倍であるDLL回路。
【選択図】図1
Description
111 入力回路
112 ディレイライン
113 選択回路
114 タイミングオフセット回路
115 位相比較回路
116 制御回路
117 遮断制御回路
121 ディレイユニット
122 遮断回路
201 インバータ
211 NAND回路
301 インバータ
311 NAND回路
Claims (5)
- 基準信号の複数の遅延信号を出力するディレイラインであって、
互いに直列接続され、前記基準信号の遅延信号を出力する複数の第1のディレイユニットと、
前記複数の第1のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、
前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する1つ以上の第2のディレイユニットと、
を備えるディレイラインと、
前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、
前記第2のディレイユニットの遅延時間は、前記第1のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第1のディレイユニットの遅延時間の整数倍であることを特徴とするDLL回路。 - DLL入力信号から、位相比較の基準となる基準信号を生成する入力回路と、
前記基準信号の複数の遅延信号を出力するディレイラインであって、
互いに直列接続され、前記基準信号の遅延信号を出力する複数の第1のディレイユニットと、
前記複数の第1のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、
前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する1つ以上の第2のディレイユニットと、
を備えるディレイラインと、
前記複数の遅延信号の中から、DLL出力信号となる遅延信号を選択する選択回路と、
選択された遅延信号の位相を調整して、位相比較の対象となる対象信号を生成するタイミングオフセット回路と、
前記基準信号の位相と前記対象信号の位相とを比較して、位相比較結果を出力する位相比較回路と、
前記位相比較結果に基づいて、前記選択回路用の制御信号を生成する制御回路と、
前記制御信号に基づいて、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、
前記第2のディレイユニットの遅延時間は、前記第1のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第1のディレイユニットの遅延時間の整数倍であることを特徴とするDLL回路。 - 前記遮断制御回路は、
前記遮断回路よりも後段から出力される前記基準信号の遅延信号が使用される場合、
前記遮断回路に前記遅延信号を伝搬させ、
前記遮断回路よりも後段から出力される前記基準信号の遅延信号が使用されない場合、
前記遮断回路に前記遅延信号を遮断させる、
ことを特徴とする請求項1又は2に記載のDLL回路。 - 前記遮断制御回路は、前記遮断回路を制御するための遮断制御信号を生成することで、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御することを特徴とする請求項1乃至3のいずれか1項に記載のDLL回路。
- 前記遮断回路は、前記遅延信号と前記遮断制御信号とが入力されるAND又はNAND回路を備えることを特徴とする請求項4に記載のDLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007158639A JP4861256B2 (ja) | 2007-06-15 | 2007-06-15 | Dll回路 |
US12/113,612 US7728640B2 (en) | 2007-06-15 | 2008-05-01 | DLL circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007158639A JP4861256B2 (ja) | 2007-06-15 | 2007-06-15 | Dll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008311989A true JP2008311989A (ja) | 2008-12-25 |
JP4861256B2 JP4861256B2 (ja) | 2012-01-25 |
Family
ID=40131706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007158639A Expired - Fee Related JP4861256B2 (ja) | 2007-06-15 | 2007-06-15 | Dll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7728640B2 (ja) |
JP (1) | JP4861256B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4703696B2 (ja) * | 2008-08-29 | 2011-06-15 | 株式会社東芝 | Dll回路 |
KR100985413B1 (ko) * | 2008-10-14 | 2010-10-06 | 주식회사 하이닉스반도체 | 지연회로 및 그를 포함하는 지연고정루프회로 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1125671A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | Sdram及びデータ処理装置 |
JPH1172540A (ja) * | 1997-08-29 | 1999-03-16 | Fujitsu Ltd | 半導体装置及びその試験方法 |
JP2000122750A (ja) * | 1998-10-15 | 2000-04-28 | Fujitsu Ltd | 階層型dll回路を利用したタイミングクロック発生回路 |
JP2002164771A (ja) * | 2000-11-24 | 2002-06-07 | Toshiba Corp | 遅延補償回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3435336B2 (ja) | 1998-03-18 | 2003-08-11 | 株式会社東芝 | クロック同期遅延制御回路及びクロック同期遅延制御方法 |
ATE401597T1 (de) * | 2000-01-24 | 2008-08-15 | Broadcom Corp | System und verfahren zur kompensation von durch versorgungsspannung induzierten signalverzögerungsfehlanpassungen |
JP4454810B2 (ja) * | 2000-08-04 | 2010-04-21 | Necエレクトロニクス株式会社 | デジタル位相制御方法及びデジタル位相制御回路 |
TWI237946B (en) * | 2001-07-06 | 2005-08-11 | Via Tech Inc | Clock output circuit free of glitch and method thereof |
US7049873B2 (en) * | 2004-02-23 | 2006-05-23 | International Business Machines Corporation | System and method for implementing a micro-stepping delay chain for a delay locked loop |
US7310010B2 (en) * | 2006-04-13 | 2007-12-18 | Infineon Technologies Ag | Duty cycle corrector |
-
2007
- 2007-06-15 JP JP2007158639A patent/JP4861256B2/ja not_active Expired - Fee Related
-
2008
- 2008-05-01 US US12/113,612 patent/US7728640B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1125671A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | Sdram及びデータ処理装置 |
JPH1172540A (ja) * | 1997-08-29 | 1999-03-16 | Fujitsu Ltd | 半導体装置及びその試験方法 |
JP2000122750A (ja) * | 1998-10-15 | 2000-04-28 | Fujitsu Ltd | 階層型dll回路を利用したタイミングクロック発生回路 |
JP2002164771A (ja) * | 2000-11-24 | 2002-06-07 | Toshiba Corp | 遅延補償回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4861256B2 (ja) | 2012-01-25 |
US20080309387A1 (en) | 2008-12-18 |
US7728640B2 (en) | 2010-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6995591B2 (en) | Register controlled delay locked loop with low power consumption | |
KR100522627B1 (ko) | 클록제어회로 | |
JP4684919B2 (ja) | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 | |
JP4824274B2 (ja) | 同期式半導体メモリ装置の出力制御信号の発生方法及び同期式半導体メモリ装置 | |
KR100510063B1 (ko) | 레지스터 제어 지연고정루프 | |
JP2010158004A (ja) | 遅延回路及び可変遅延回路 | |
KR20100073426A (ko) | Dll 회로 | |
US20170148497A1 (en) | Semiconductor system | |
KR100518226B1 (ko) | Ddl 장치의 클락 분주기 및 그 클락 분주 방법 | |
US7030676B2 (en) | Timing circuit for separate positive and negative edge placement in a switching DC-DC converter | |
US8633752B2 (en) | Delay circuit and method for driving the same | |
JP4861256B2 (ja) | Dll回路 | |
JP2005100269A (ja) | 半導体集積回路 | |
JP2009118449A (ja) | 高集積システムのためのクロックデータ復旧回路及び方法 | |
JP2006011704A (ja) | クロック切り替え回路 | |
KR20100064851A (ko) | 지연라인 | |
US6882184B2 (en) | Clock switching circuit | |
JP6387896B2 (ja) | 分周器 | |
JP2009010737A (ja) | 遅延調整回路 | |
JP2005109955A (ja) | 非同期通信回路 | |
JP2007257498A (ja) | スペクトラム拡散クロックジェネレータ | |
JP2002351572A (ja) | クロック系切替回路 | |
KR101025734B1 (ko) | 반도체 집적장치의 커맨드 제어회로 | |
KR102306185B1 (ko) | 단위 지연 회로 및 이를 포함하는 디지털 제어 지연 라인 | |
JP2000013196A (ja) | クロック選択回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110901 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111007 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111104 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |