KR100522627B1 - 클록제어회로 - Google Patents

Abstract

본 발명은, 클록 발진기(11)로부터 클록신호를 게이트회로(1)에 공급하고, 리세트 신호가 「H」레벨인 기간은 클록신호를 내부회로(2)에 공급하고, 리세트 신호가 「L」레벨이 되면 클록신호의 출력을 정지하도록 게이트 제어회로(12)로 제어함으로써 내부회로(2)에서의 지연신호가 클록신호의 1사이클보다도 커져도 오동작하는 것을 방지할 수 있다.

Description

클록제어회로{CLOCK CONTROL CIRCUIT}

본 발명은 클록제어회로에 관한 것이다. 보다 특정적으로는, 본 발명은 리세트 등의 부하가 큰 신호나 지연시간이 큰 신호가 있어도 소비전력이나 회로규모의 증가를 억제하여 원하는 성능을 달성할 수 있는 클록제어회로에 관한 것이다.

리세트 신호는, 한번으로 많은 래치를 세트하기 때문에, 상당히 팬아웃(fan-out)이 커진다. 그 때문에, 리세트 회로부터 래치까지 리세트 신호가 전파하는 데에 시간이 걸리고, 특히 동작주파수가 빠르면, 외부로부터의 리세트 해제신호를 받아 모든 래치를 리세트 상태로부터 해제하는 데 시간이 걸려버려, 오동작의 원인이 된다.

예를 들면, 도 20에 나타낸 회로의 경우, 도 21b에 나타낸 리세트 신호가 버퍼(20)를 통해 D형 플립플롭(21∼25)의 리세트 단자(R1∼R5)에 공급된다. 버퍼(20)의 출력에는, 5개의 D형 플립플롭(21∼25)이 부하로 되어 있으므로, 도 21c에 나타낸 것처럼 D형 플립플롭(21)의 리세트 신호 R1과, 도 21d에 나타낸 D형 플립플롭(25)의 리세트 신호 R5를 전파하는 시간이 도 21a에 나타낸 클록신호의 1사이클만큼 차이가 날 가능성이 있다. 그 경우, 리세트 신호 R1로 리세트 되는 D형 플립플롭(21)과, 리세트 신호 R5로 리세트 되는 D형 플립플롭(25)의 리세트 해제 타이밍이 클록 사이클로 차이가 나서, 오동작의 원인이 된다.

시스템의 최고 주파수는, 가장 느린 경로로 결정되지만, 이것에서는 리세트 해제의 경로 지연이 LSI의 동작주파수를 낮추어, 전체 성능을 떨어뜨린다.

이를 해결하기 위해서, 도 22에 나타낸 것처럼 버퍼 30의 출력에 버퍼 31∼34를 트리 구조로 접속하거나, 도 23에 나타낸 것처럼 출력이 큰 버퍼 40으로 리세트 신호를 전파시키는 방법이 있지만, 회로규모나 소비전력의 면에서 불리하다.

또한, 리세트 신호이외에서도 많은 블록에 공급되는 지연시간이 큰 신호원에서는 마찬가지의 문제가 발생할 가능성이 있다.

예를 들면, 도 24에 나타낸 것처럼, 버퍼 40의 출력에 다수의 버퍼 41∼46이 접속되도록 팬아웃이 큰 노드를 포함하는 A→B 경로일 경우, 도 25b에 나타낸 신호 A의 상승 타이밍으로부터 도 25c에 나타낸 신호 B의 상승 타이밍까지의 지연시간이 도 25a에 나타낸 클록 사이클보다 길어지면 오동작을 일으킨다.

이들을 해결하는 방법으로서, 리세트 신호의 경우와 같이 트리 구조를 이루거나, 큰 버퍼로 리세트 신호를 전파시키는 방식이 있지만, 동일 회로규모나 소비전력의 면에서 불리하다.

따라서, 본 발명의 주된 목적은, 리세트 신호 등의 지연시간이 큰 신호의 상태가 변화된 후 또는 전후로 클록주파수를 낮게 하거나, 또는 클록신호를 정지함으로써 상기 문제를 해결하는 클록제어회로를 제공하는 것이다.

본 발명은 간단히 말하면, 제 1 신호에 응답하여 게이트회로에 의해서 클록신호의 공급을 정지시켜, 제 1 신호가 제 1 상태로부터 제 2 상태로 변화하였을 때에, 게이트 제어회로에 의해서 매우 일정한 기간만큼 클록신호의 공급을 정지시킨다.

따라서, 본 발명에 의하면, 제 1 신호가 전파하여 충분한 시간이 경과하고서 게이트회로의 출력으로부터 클록신호가 재공급되기 때문에, 오동작하는 경우가 없다. 그 결과, 지연시간이 큰 노드에 대해서, 큰 버퍼를 사용하거나, 트리 구조를 취할 필요가 없고, 소비전력이나 면적이 작은 회로를 실현할 수 있다.

보다 바람직하게는, 게이트 제어회로는, 제 1 신호와, 그 제 1 신호를 지연시킨 지연신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 2 신호를 게이트회로에 출력한다.

보다 바람직하게는, 게이트 제어회로는, 제 1 신호와, 그 제 1 신호를 계수한 계수신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 2 신호를 게이트회로에 출력한다.

보다 바람직하게는, 게이트 제어회로는, 제 1 신호에 응답하여 논리레벨이 변화하는 제 2 신호를 생성함과 동시에, 제 2 신호의 논리레벨이 변화하는 전후에 클록신호의 공급을 정지시킨다.

보다 바람직하게는, 게이트 제어회로는, 제 1 신호를 지연시킨 신호를 제 2 신호로 하고, 제 1 신호와 제 2 신호를 더 지연시킨 지연신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 3 신호를 게이트회로에 출력한다.

보다 바람직하게는, 게이트 제어회로는, 제 1 신호를 계수한 신호를 제 2 신호로 하고, 제 1 신호와 제 2 신호를 더 계수한 계수신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 3 신호를 게이트회로에 출력한다.

또한, 본 발명의 다른 국면은, 제 1 신호에 응답하여, 게이트회로에 의해서 클록신호의 공급을 정지시킴과 동시에, 제 1 신호에 응답하여 게이트 제어회로에 의해 논리레벨이 변화하는 제 2 신호를 생성하고, 제 2 신호의 논리레벨이 변화하는 전후에 클록신호의 공급을 정지시킨다.

보다 바람직하게는, 클록신호의 주파수가 소정의 주파수 이상인지 아닌지를 판단하는 판단회로를 구비하고, 게이트 제어회로는, 클록 주파수가 소정의 주파수 이상이라고 판단되었을 때 클록신호의 공급을 정지한다.

보다 바람직하게는, 게이트회로는, 클록 제어회로와 동일한 반도체 칩 상에 형성된 내부회로의 일부 또는 전부에 대해서 클록신호의 공급을 정지한다.

보다 바람직하게는, 게이트회로는, 클록 제어회로와는 별도의 반도체 칩 상에 형성된 회로의 일부 또는 전부에 대해서 클록신호의 공급을 정지한다.

본 발명의 또 다른 국면은, 제 1 신호에 응답하여 클록변환회로에 의해서 클록신호의 주파수를 낮게 하여, 제 1 신호가 제 1 상태로부터 제 2 상태로 변화하였을 때에, 클록절환회로에 의해 매우 일정한 기간만큼 클록신호의 주파수를 낮게 한다.

보다 바람직하게는, 클록절환회로는, 제 1 신호와, 그 제 1 신호를 지연시킨 지연신호를 연산하고, 클록신호의 주파수 변경을 지시하는 제 2 신호를 클록변환회로에 출력한다.

보다 바람직하게는, 클록절환회로는, 제 1 신호와, 그 제 1 신호를 계수한 계수신호를 연산하고, 클록신호의 주파수 변경을 지시하는 제 2 신호를 클록변환회로에 출력한다.

보다 바람직하게는, 클록절환회로는, 제 1 신호에 응답하여 논리레벨이 변화하는 제 2 신호를 생성하고, 제 2 신호의 논리레벨이 변화하는 전후에 클록신호의 주파수를 낮게 한다.

보다 바람직하게는, 클록절환회로는, 제 1 신호를 지연시킨 신호를 제 2 신호로 하고, 제 1 신호를 더 지연시킨 지연신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 3 신호를 클록변환회로에 출력한다.

보다 바람직하게는, 클록절환회로는, 제 1 신호를 계수한 신호를 제 2 신호로 하고, 제 1 신호와 제 2 신호를 더 계수한 계수신호를 연산하고, 클록신호의 공급을 정지시키는 것을 지시하는 제 3 신호를 클록변환회로에 출력한다.

또한, 본 발명의 다른 국면은, 제 1 신호에 응답하여, 클록변환회로에 의해서 클록변환회로로부터 주파수를 낮게 한 클록신호를 출력시킴과 동시에, 클록절환회로에 의해서 제 1 신호에 응답하여 논리레벨이 변화하는 제 2 신호를 생성하고, 제 2 신호의 논리레벨이 변화하는 전후에 클록신호의 주파수를 낮게 한다.

더욱 바람직하게는, 클록신호의 주파수가 소저의 주파수 이상인지 아닌지를 판단하는 판단회로를 구비하고, 클록절환회로는, 클록신호의 주파수가 소정의 주파수 이상이라고 판단되었을 때 클록신호의 주파수를 낮게 한다.

보다 더 바람직하게는, 클록변환회로는, 클록제어회로와 동일한 반도체 칩 상에 형성된 내부회로의 일부 또는 전부에 대해서 클록신호의 주파수를 낮게 한다.

보다 더 바람직하게는, 클록변환회로는, 클록제어회로와는 별도의 반도체 칩 상에 형성된 회로의 일부 또는 전부에 대해서 클록신호의 주파수를 낮게 한다.

[발명의 실시예]

(실시예 1)

도 1은 본 발명의 제 1 실시예의 클록제어회로를 나타낸 블록도이다.

도 1에서, 이 실시예의 클록제어회로는, 2입력의 게이트회로(1)와 게이트 제어회로(12)로 구성되어 있다. 클록 발진기(11)는, 클록신호(이하, 도면에서는 CLOCK라고 적음)를 발생하여 게이트회로(1)의 한쪽 입력에 공급한다. 외부단자(10)에는 리세트 신호가 입력되고, 이 리세트 신호는 게이트 제어회로(12)에 공급됨과 동시에 내부회로(2)에 공급된다. 게이트 제어회로(12)는, 리세트 신호에 응답하여 클록제어신호(이하, 도면에서는 CLOCK_CNT라고 적음)를 출력하고, 그 반전신호를 게이트회로(1)의 다른 쪽 입력에 공급한다. 게이트회로(1)는, 클록신호와 클록제어신호의 반전신호의 AND 논리를 연산하는 AND 논리 게이트이고, 그 출력의 내부클록신호(이하, 도면에서는 ICLK라고 적음)는 내부회로(2)에 공급된다.

내부회로(2)는, 이 반도체 칩에 형성된 집적회로(9)의 주요 기능을 실현하는 회로로, 도 20과 마찬가지로 구성되어, 버퍼회로(20)와 복수의 D형 플립플롭(21∼25)을 포함함과 동시에, 게이트회로(1)로부터 출력되는 내부클록신호를 받는 버퍼회로(26)를 포함한다. 리세트 신호는, 버퍼회로(20)를 통해 각 D형 플립플롭(21∼25)의 클록단자에 공통으로 공급되고, 그 기억내용을 리세트 한다. 내부클록신호는, 버퍼회로(20)를 통해 각 D형 플립플롭(21∼25)의 클록단자에 공통으로 공급되고, 내부클록신호 ICLK의 상승(또는 하강) 엣지에 동기하여 D단자에 공급된 데이터를 기억 유지한다.

게이트 제어회로(12)는, 리세트 신호에 응답하여, 게이트회로(1)에 의해서 클록신호의 공급을 정지시켜, 특히 리세트 신호가 레벨 변화된 직후에 클록신호의 공급을 정지시킨다. 게이트 제어회로(12)는, 리세트 신호가 특히 「H」레벨로부터 「L」레벨로 변화될 때마다 같은 기간만 클록신호의 공급을 정지시키고, 리세트 신호가 「L」레벨로부터 「H」레벨로 변화될 때는, 클록신호의 공급을 정지시키지 않는다. 그 구체적 구성의 제 1 예는 도 3의 회로이고, 그 제 2 예가 도 4의 회로이다.

이때, 도 1에 나타낸 클록 발진기(11)와, 게이트 제어회로(12)와, 게이트회로(1)와, 내부회로(2)는, 공통의 반도체 칩 상에 형성된다. 단, 클록 발진기(11)를 칩 상에 설치하지 않고, 칩의 외부로부터 클록신호를 공급하도록 하여도 된다.

도 2a∼도 2e는 도 1에 나타낸 클록제어회로의 타이밍도이다.

게이트회로(1)에 클록신호가 공급되고, 도 2b에 나타낸 리세트 신호(RESET)가 「H」레벨의 기간은, 클록제어신호가 도 2e에 나타낸 것처럼, 「L」레벨이 되고, 그 기간은 도 2a에 나타낸 것처럼 내부클록신호가 출력된다. 그러나, 리세트 신호가 「L」레벨로 되어 클록제어신호가 「H」레벨이 되면, 그 기간은 클록신호의 출력이 정지되고, 게이트회로(1)의 출력은 「L」레벨로 된다.

따라서, 도 2b에 나타낸 리세트 신호에 따라 내부회로에 공급되는 리세트 신호 R1(도 2c), R5(도 2d)의 지연차가 클록신호의 1 사이클보다도 크더라도 리세트 신호 R1, R5의 양쪽이 전파하여 충분한 시간이 경과하고 나서, 게이트회로(1)의 출력으로부터 클록신호가 재공급되기 때문에 오동작하는 경우가 없다. 그 결과, 지연시간이 큰 노드에 대하여, 전술한 도 24에 나타낸 큰 버퍼를 사용하거나, 또한 도 22에 나타낸 트리 구조를 취할 필요가 없어, 소비전력이나 면적이 작은 회로를 실현할 수 있다.

다음에, 도 3에 나타낸 게이트 제어회로는, 리세트 신호를 지연시키는 지연소자(3)와, 리세트 신호의 논리 반전신호를 한쪽 입력으로 받고, 지연소자(3)의 출력신호를 다른 쪽 입력으로 받아, 그 AND 논리를 연산하는 AND회로(4)를 포함한다. 이때, 지연소자(3)는 복수의 버퍼소자를 직렬로 접속하여 구성되고, 지연시간은 클록신호의 공급을 정지하는 기간의 시간에 일치하도록 설정되어 있다.

도 2b에 나타낸 리세트 신호가 지연소자(3)에서 지연된 후 AND회로(4)에 입력되어, 리세트 신호로부터 지연된 도 2e에 나타낸 클록제어신호가 출력된다.

도 4에 나타낸 예는, 복수의 D형 플립플롭을 직렬로 접속하여 지연회로(5)를 구성하고, 리세트 신호를 클록신호에 의해 순차로 시프트 하여, 리세트 신호로부터 소정 시간 지연된 클록제어신호를 AND회로(6)에 리세트 신호와 동시에 공급되는 예로, 입력하는 리세트 신호를 계수하는 수단을 구성하고 있다. 이 예에서도, 지연회로(5)에서의 계수시간이 클록신호의 공급을 정지하는 기간의 시간에 일치하도록 설정되어 있다.

(실시예 2)

도 5는 본 발명의 제 2 실시예를 나타낸 블록도이고, 도 6은 도 5의 동작을 설명하기 위한 타이밍도이다.

도 5에서, 이 실시예의 클록제어회로는, 2입력 게이트회로(1)와 게이트 제어회로(22)로 구성된다. 게이트 제어회로(22)는 도 1과 마찬가지로 하여, 도 6c에 나타낸 리세트 신호에 응답하여 게이트회로(1)에 의해서 도 6b에 나타낸 것처럼 클록신호의 공급을 정지시킴과 동시에, 리세트 신호의 레벨변화를 지연시킨 내부 리세트 신호를 도 6d에 나타낸 것처럼 생성하고, 내부 리세트 신호의 논리레벨이 변화되는 전후로 클록신호의 내부회로(2)에의 공급을 정지시킨다.

내부회로(2)에서는 도 1과 마찬가지로 하여 복수의 D형 플립플롭(21∼25)이 설치되지만, 각 D형 플립플롭(21∼25)의 리세트 단자에는 클록제어회로(22)로부터 출력되는 내부 리세트 신호가 공통으로 공급된다. 그 밖의 구성 및 동작은, 도 1과 동일하다. 이와 같이 게이트 제어회로(22)를 설치함으로써 오동작이 발생하기 어려운 안전한 회로를 구성할 수 있다.

도 7 및 도 8은 도 5에 나타낸 게이트 제어회로의 각 예를 나타낸다. 도 7은 상술한 도 3과 동일한 회로에서, 복수의 버퍼소자를 직렬로 접속한 지연소자(3) 중, 최종단 버퍼소자(32) 이외의 소정의 버퍼소자(31)로부터 출력되는 신호를 내부 리세트 신호로서 출력하는 회로이다. 도 8은 도 4와 동일한 회로에서, 복수의 D형 플립플롭으로 이루어진 지연회로(5) 중의 최종단 플립플롭(52) 이외의 소정의 플립플롭(51)으로부터 출력되는 신호를 내부 리세트 신호로서 출력하는 회로이다. 도 7 및 도 8에서는 동시에, 리세트 신호에 대하여 예를 들면, 지연소자(3), 지연회로(5)에 의한 각각 지연시간의 1/2에 해당하는 지연량을 갖는 내부 리세트 신호가 생성된다.

(실시예 3)

도 9는 본 발명의 제 3 실시예를 나타낸 블록도이다. 이 실시예의 클록제어회로는, 게이트회로(1)와 클록절환회로(32)로 구성되고, 도 1에 나타낸 게이트회로(1)와 게이트 제어회로(12) 대신에 클록 변환기(7)와 클록절환회로(32)를 설치한 것이다. 클록절환회로(32)는, 리세트 신호에 응답하여 소정 기간만 클록 변환기(7)에 의해서 내부회로(22)에 공급할 내부 클록신호의 주파수를 낮추는 제어신호를 생성하여 출력함과 동시에, 리세트 신호의 레벨변화를 지연시킨 내부 리세트 신호를 생성하고, 내부 리세트 신호의 논리레벨이 변화되는 전후로 내부회로(2)에 공급되는 클록신호의 주파수를 낮게 하고 있다.

보다 구체적으로는, 클록절환회로(32)는, 도 7 또는 도 8의 회로와 동일한 회로에서 구성할 수 있다. 따라서, 클록절환회로(32)는 리세트 신호가 「H」레벨로부터 「L」레벨로 변화될 때에만 응답하여 클록신호의 주파수를 저하시키고, 리세트 신호에 응답할 때마다 동일 기간만 클록신호의 주파수를 저하시킨다.

클록 변환기(7)는, 제어신호에 따라 클록신호의 주파수를 일정기간 저하시킨다. 내부회로(2)에는, 도 1과 마찬가지로 복수의 D형 플립플롭(21∼25)이 설치되고, 각 D형 플립플롭(21∼25)의 클록단자에는 클록 변환기(7)로부터 출력되는 클록신호가 공통으로 공급되지만, 리세트 단자에는 클록제어회로(22)로부터 출력시키는 내부 리세트 신호가 공통으로 공급된다.

도 9의 내부회로(2)와, 클록 변환기(7)와, 클록절환회로(32)와, 클록 발진기(11)는, 동일한 반도체 칩 상에 집적하여 형성된다. 단, 클록 발진기(11)를 칩 상에 설치하지 않고, 클록신호를 외부로부터 공급하도록 하여도 된다.

도 10은 도 9에 나타낸 클록 변환기(7)의 구체예를 나타낸 회로도이다. 도 10에 있어서, 클록 변환기(7)는, 클록 분주기(71)와 멀티플렉서(72)로 구성된다. 클록 분주기(71)는, 카운터로 구성되고, 클록신호를 소정의 분주비로 분주하여, 그 분주신호를 멀티플렉서(72)에 공급한다. 멀티플렉서(72)는, 클록제어신호에 의해서 클록신호와 분주신호를 절환하여 내부 클록신호로서 출력한다.

클록 변환기(7)로서는 그 외에, 예를 들면 클록신호를 체배한 신호와 클록신호를 선택하는 방법이나, 분주회로나 체배회로를 내부에 갖고 있고 그 분주비 또는 체배비를 제어하는 방법 등을 생각할 수 있다.

도 11은 도 9에 나타낸 실시예의 동작을 설명하기 위한 타이밍도이다. 도 10에 나타낸 멀티플렉서(72)는, 도 11f에 나타낸 클록제어신호가 「L」레벨의 기간에 도 11a에 나타낸 것처럼 클록신호를 내부 클록신호로서 출력하고, 클록제어신호가 「H」레벨인 기간은 분주신호를 내부 클록신호로서 출력한다. 그리고, 주파수를 낮게 하였을 때의 내부 클록신호의 1 클록 사이클이 신호 R1과 R5 사이의 레벨변화의 지연시간(도 11의 △t)보다 길어지도록 내부클록의 주파수가 설정된다. 따라서, 이 실시예에서는, 도 11b에 나타낸 리세트 신호가 「L」레벨로 하강하는 수 사이클 동안의 내부 클록신호의 주파수가 낮게 되므로, R1∼R5의 지연이 클록신호의 1 사이클보다 크더라도, 주파수가 낮게 된 내부 클록신호의 1사이클 이내이면 오동작하는 경우는 없다.

따라서, 도 22와 도 23과 같이, 지연시간이 큰 노드에 대하여, 큰 버퍼를 사용하거나, 또한 트리 구조를 채용할 필요가 없고, 소비전력이나 면적이 작은 회로를 실현할 수 있다.

(실시예 4)

도 12는 본 발명의 제 4 실시예를 나타낸 블록도이다. 도 12에 있어서, 클록제어회로는, 클록 변환기(7)와 클록절환회로(42)로 구성된다. 클록 발진기(11)와 클록 변환기(7)는 도 9와 동일한 구성으로, 클록절환회로(42)는 리세트 신호에 응답하여 클록 변환기(7)에 내부회로(2)에 공급할 클록신호의 주파수를 낮게 하는 제어신호를 생성한다. 리세트 신호는, 내부회로(2)내의 복수의 D형 플립플롭(21∼25)의 각 리세트 단자에 공급된다.

클록절환회로(42)는, 구체적으로는 도 3 또는 도 4와 동일한 회로로 구성된다. 따라서, 내부회로(2)내의 각 D형 플립플롭(21∼25)에 공급되는 리세트 신호가 「H」레벨로부터 「L」레벨로 변화된 직후에 클록신호의 주파수가 저하한다. 저하 후의 주파수는, 도 9의 예와 마찬가지로 클록신호의 1 클록 사이클이 신호 R1과 R5 사이에 레벨변화의 지연시간보다 길어지도록 설정된다.

(실시예 5)

도 13은 본 발명의 제 5 실시예를 나타낸 블록도이다. 이 실시예는, 종래예의 도 24를 개량한 것이고, 클록제어회로는 게이트회로(1)와 게이트 제어회로(48)로 구성된다. 클록 발진기(11)와 게이트회로(1)는, 도 1과 동일한 구성으로, 게이트회로(1)의 출력신호는 내부 클록신호로서 D형 플립플롭(53, 54)의 클록단자에 공급된다. 이때, 이 도 13에 나타낸 회로는 단일의 반도체 칩 상에 형성된다.

게이트 제어회로(48)는, 노드 A의 「L」레벨로부터 「H」레벨로의 변화 및 「H」레벨로부터 「L」레벨로의 변화 중 어느 것에도 응답하여, 게이트회로(1)에 내부클록신호의 공급을 일정기간 정지시키기 위한 제어신호를 생성한다.

D형 플립플롭(53, 54)은, 클록신호의 상승(또는 하강)엣지에서 D단자의 데이터를 기억 유지한다. 예를 들면, 조합회로로 이루어진 로직회로(51)는, D형 플립플롭회로(53)에서 출력하는 데이터(노드 A의 신호)에 대하여 소정의 논리연산을 하여 버퍼 40에 출력한다. 로직회로(52)는, 버퍼 41로부터 받은 데이터에 대하여 소정의 논리연산을 하여 D형 플립플롭(54)의 D단자(노드 B)에 출력한다.

이 예에서는, 노드 A의 신호가 레벨 변화된 것에 따라서, 반드시 노드 B의 레벨이 변화되는 회로를 상정한 것이다. 이때, 노드 B는 반드시 노드 A와 같은 레벨로 변화될 필요는 없다. 이 실시예에서는, 버퍼 40의 출력에 다수의 버퍼(41∼46)의 입력이 공통으로 접속되어, 그 팬아웃이 크다는 이점이 있다.

도 14는 도 13에 나타낸 실시예의 타이밍도이다. 도 1에 나타낸 클록제어회로를 사용하여 지연시간이 큰 노드를 포함하는 제어신호 A가, 도 14b에 나타낸 것처럼, 「H」레벨로부터 「L」레벨로 변화될 때에 도 14a에 나타낸 것처럼 일정 기간(기간 A) 내부클록신호의 공급 정지를 지시하기 위해서 제어신호를 표명(assert)함과 동시에, 노드 A에서의 「L」레벨로부터 「H」레벨로의 변화에 응답하여도 일정기간(기간 B) 클록신호의 공급정지를 지시하기 위해서 제어신호를 표명한다.

이 실시예에서는, 노드 A에서 「H」레벨로부터 「L」레벨로 응답할 때마다, 클록신호의 공급정지기간(기간 A)은 항상 같은 시간이 되고, 노드 A에서 「L」레벨로부터 「H」레벨로 응답할 때마다, 클록신호의 공급정지기간(기간 A)은 항상 같은 시간으로 되어 있다. 그 결과, A→B의 경로로 전파되고 나서 충분한 시간이 경과하고 내부클록신호를 재공급하므로, 오동작은 일어나지 않는다.

또한, 따라서, 지연시간이 큰 노드에 대하여 큰 버퍼를 사용하거나, 또한 트리 구조를 채용할 필요가 없고, 소비전력이나 면적이 작은 회로를 실현할 수 있다.

도 15 및 도 16은 도 13에 나타낸 클록제어회로에서의 게이트 제어회로(48)의 예를 나타낸 도면이다. 특히, 도 15는 지연소자를 사용한 게이트 제어회로이고, 도 3에 나타낸 게이트회로(4) 대신에 배타적 논리합(EXOR) 게이트(55)로 치환한 것으로, 도 16은 플립플롭을 사용한 게이트 제어회로이고, 도 4에 나타낸 게이트회로(6) 대신에 EXOR 게이트(56)로 치환한 것이다. 이 실시예에 있어서, 기간 A와 B는, 도 15이면 복수개의 지연소자(3)에 의한 지연시간과 거의 일치하고, 도 16이면 복수개의 플립플롭(5)에 의한 지연시간과 거의 일치한다.

이때, 도 13에서는, 클록신호의 공급정지의 예를 나타내었지만, 게이트회로(1) 대신에 도 10에 나타낸 클록 변환기(7)를 사용하여, 도 12의 예와 같이 클록제어신호가 액티브일 때 클록신호의 주파수를 하강시키도록 하여도 된다.

또한, 도 13에 나타낸 예에서는, 노드 A의 레벨의 상승 및 하강의 양쪽에 따라서 클록제어신호를 액티브되도록 하였지만, 예를 들면 노드 A의 상승(또는 하강)에 응답한 노드 B의 레벨변화의 지연이 크고, 노드 A의 하강(또는 상승)에 응답한 노드 B의 레벨변화의 지연은, 특히 임계(critical)로 되지 않을 정도로 작은 경우도 있을 수 있다. 그 때는, 클록제어회로는, 노드 A의 상승(또는 하강)에만 응답하여 일정 기간 클록신호를 정지 또는 주파수를 저하시켜도 된다. 게이트 제어회로로서 도 3 또는 도 4의 회로를 채용하면 좋다.

(실시예 6)

도 17은 본 발명의 제 6 실시예를 나타낸 블록도이다. 이 실시예는, 도 13의 회로의 개량 예시로, 클록제어회로는 게이트회로(1)와 게이트 제어회로(48)로 구성된다. 노드 A'의 신호가 로직회로(55)에 공급된다. 로직회로(55)는, 예를 들면 그 신호전파경로에 신호를 기억할 수 있는 순서회로를 포함하고, 소정의 논리연산을 하여 연산결과를 출력한다. 로직회로(55)도 도 13의 다른 회로와 동일 칩 상에 형성된다. 여기서는, 로직회로(55)는 노드 A'의 논리레벨의 변화에 응답하여 반드시 노드 A가 레벨 변화하도록 설계되어 있다.

단, 노드 A', A를 동일한 레벨로 변화시킬 필요는 없는 것으로 한다. D형 플립플롭(53)이 내부클록신호에 동기하고, 로직회로(55)의 출력인 노드 A에는 노드 A'의 논리레벨이 변화되고서 소정의 기간을 지연하여 레벨이 변화하는 신호가 나타난다.

게이트 제어회로(48)는, 도 13과 동일한 구성을 채용할 수 있지만, 노드 A에서가 아니라 노드 A'의 신호를 받는다. 그 밖의 구성은, 도 13과 동일하다.

도 18a∼도 18e는 도 17에 나타낸 실시예의 타이밍도이다. 도 1에 나타낸 클록제어회로를 사용하여 지연시간이 큰 노드 A'가 도 18d에 나타낸 것처럼, 「H」레벨로부터 「L」레벨로 변화될 때에 도 18a에 나타낸 것처럼 일정기간(기간 C) 클록신호의 주파수 저하를 지시하기 위해서 제어신호를 표명함과 동시에, 노드 A'에 있어서의 「L」레벨로부터 「H」레벨로의 변화에 응답하여도, 일정기간(기간 D) 클록신호의 주파수 저하를 지시하기 위해서 제어신호를 표명한다.

이 실시예에서는, 도 18b에 나타낸 것처럼 노드 A에서 「H」레벨로부터 「L」레벨로 응답할 때에, 클록신호의 주파수 저하기간(기간 D)은 항상 같은 시간으로 되어 있다.

노드 A'의 레벨변화에 응답하여, 로직회로(55) 및 플립플롭(53)을 통해서 노드 A에서는 기간 X만큼 지연되어 논리레벨이 변화된다. 그리고, 노드 A의 레벨변화에 응답하여, 로직회로(51), 드라이버(40, 41) 및 로직회로(52)를 통해 도 18c에 나타낸 노드 B에서는 기간 Y만큼 지연되어 논리레벨이 변화된다. 노드 A, B 각각의 논리레벨의 변화 전후는, 반드시 클록신호의 주파수가 저하하도록, 기간 C, D, 즉 도 15의 지연소자(3) 또는 도 16의 플립플롭회로(5)에 의한 지연시간이 설정된다.

이 실시예에 있어서, 클록신호의 주파수를 하강시키는 이외에도 도 1 등과 같이 클록신호의 공급을 정지시키도록 하여도 된다. 또한, 경우에 따라서는, 노드 A'의 레벨의 상승 또는 하강에만 응답하여, 일정기간 클록신호의 주파수 저하 또는 공급정지를 하도록 하여도 된다.

(실시예 7)

도 19는 본 발명의 제 7 실시예를 나타낸 블록도이다. 이 실시예의 클록제어회로는, 게이트회로(1), AND 게이트회로(94), 게이트 제어회로(12), 레지스터(92) 및 비교기(91)로 구성되고, 클록신호의 주파수가 일정 주파수 이상일 경우에만 클록신호의 공급을 정지하기 위한 기구를 추가한 것으로, 도 1과 다른 구성에 관해서만 설명한다. 여기서는, 클록 발진기(90)로서 출력하는 클록신호의 주파수를 가변할 수 있는 발진기를 사용하는 경우에 관해서 설명한다. 클록 발진기(90)는, 레지스터(93)에 지정된 주파수로 발진하는 클록신호를 출력한다. 레지스터(93)에는, 내부회로(2)를 동작시키는 주파수를 설정하는 값을 저장한다.

한편, 레지스터(92)는, 어떤 소정의 주파수를 지정하는 값을 저장한다. 이때, 레지스터(92, 93)에는 칩 내의 CPU(또는 외부의 CPU)에 의해 값이 미리 설정되어 있다.

비교기(91)는, 레지스터(92, 93)의 각 값을 비교하여, 레지스터 92에서 지정된 주파수가 레지스터 93에서 지정된 주파수 이상인지 아닌지를 판정하여, 「이상」이 있을 때는 「H」레벨을 출력하고, 그렇지 않을 때는 「L」레벨을 출력한다. 레지스터(92)와 비교기(91)는, 클록신호의 주파수가 어떤 소정의 주파수 이상인지 아닌지를 판정하는 판별회로를 구성하고 있다. 게이트 제어회로(12)는, 도 1과 동일하다. AND 게이트(94)는, 게이트 제어회로(12)의 출력과 비교기(91)의 출력의 AND 논리로 연산하여, 그 연산결과인 출력을 클록제어신호로서 게이트회로(1)의 한쪽 입력에 공급한다.

따라서, 게이트 제어회로(12)가 설령 「H」레벨을 출력하더라도 비교기(91)가 「L」레벨, 즉 클록 발진기(90)가 출력하는 클록신호의 주파수가 레지스터 92에서 지정된 주파수보다 작을 때에는, 클록제어신호는 「L」레벨로 되어, 내부클록신호는, 클록 발진기(90)가 출력하는 클록신호를 그대로 출력한다. 한편, 비교기(91)가 「H」레벨을 출력하는 경우, 즉 클록 발진기(90)가 출력하는 클록신호의 주파수가 레지스터 92에서 지정된 주파수 이상일 경우에는, 게이트 제어회로(12)의 출력이 그대로 클록제어신호가 되어, 도 1과 마찬가지로 클록신호의 공급을 정지한다.

클록신호가 도 19에 나타낸 것처럼 클록 발진기(90)에서 생성되는 것이 아니고, 칩의 외부로부터 공급되는 경우, 레지스터 92 및 93과, 비교기(91)를 삭제하고, 그 대신에 외부로부터의 클록신호를 입력하여, 그 클록신호가 소정의 주파수이상인지 아닌지를 판별하는 판별회로를 설치하고, 판별회로의 출력을 AND 게이트(94)의 한쪽 입력에 공급되도록 하여도 된다.

이때, 도 5, 도 9, 도 12, 도 13 및 도 17에 나타낸 회로에서도, 도 19의 회로를 채용함으로써, 클록신호가 어떤 소정의 주파수 이상일 때만, 클록신호를 정지하고 또는 클록신호의 주파수를 저하할 수 있다.

이때, 이상의 설명에서는, 정지 또는 주파수를 낮게 하는 클록신호를 공급하는 회로가, 동일한 반도체 칩 내에 형성된 내부회로(2)인 경우에 관해서 설명하였지만, 이것으로 한정하지 않고, 본 발명의 클록제어회로가 형성된 칩과 함께, 복수개의 반도체 칩 상에 각각 형성된 집적회로가 마더보드 상에 탑재된 시스템에 있어서, 클록제어회로가 형성된 칩과는 다른 칩 상에 형성된 집적회로의 모두 또는 일부에 대하여, 클록제어회로가 정지하거나 또는 주파수를 낮추는 클록신호를 공급하여도 상관없다.

또한, 정지 또는 주파수를 저하시킨 클록신호 ICLK를, 내부회로(2)를 구성하는 전체 블록에 공급하여도 되고, 그 일부의 블록에만 공급하여도 된다. 후자의 경우에는, 클록신호 ICLK가 공급되지 않은 블록에는, 예를 들면 클록 발진기(11)로부터 클록신호 CLOCK가 공급된다. 또한, 내부회로(2)를 구성하는 전체 블록 또는 일부의 블록에 클록신호 ICLK를 공급하고, 칩 외부에 있는 집적회로에 공급하는 클록신호는 변화시키지 않도록 하여도 된다. 그 경우에는, 클록 발진기(11)로부터 출력되는 클록신호 CLOCK을 칩 외부로 출력하도록 하여도 된다.

이상과 같이 본 발명에 의하면, 제 1 신호가 전파하여 충분한 시간이 경과하고 나서 게이트회로의 출력으로부터 클록신호가 재공급되기 때문에, 오동작하는 경우가 없다. 그 결과, 지연시간이 큰 노드에 대하여 큰 버퍼를 사용하거나, 트리 구조를 취할 필요가 없고, 확실히 동작하는 회로를 구성할 수 있어, 소비전력이나 면적이 작은 회로를 실현할 수 있다.

여기서 개시된 실시예는, 모든 점에서 예시에서와 같이 제한적인 것이 아니라고 생각된다. 본 발명의 범위는, 상기한 설명이 아니고 특허청구범위로 나타내고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것을 의도로 하고 있다.

도 1은 본 발명의 제 1 실시예의 클록제어회로를 나타낸 블록도,

도 2는 도 1에 나타낸 클록제어회로의 타이밍도,

도 3은 도 1에 나타낸 게이트 제어회로의 일 예시도,

도 4는 도 1에 나타낸 게이트 제어회로의 다른 예시도,

도 5는 본 발명의 제 2 실시예를 나타낸 블록도,

도 6은 도 5의 동작을 설명하기 위한 타이밍도,

도 7은 도 5에 나타낸 게이트 제어회로의 일 예시도,

도 8은 도 5에 나타낸 게이트 제어회로의 다른 예시도,

도 9는 본 발명의 제 3 실시예의 클록제어회로를 나타낸 블록도,

도 10은 도 9에 나타낸 클록 변환기의 구체예를 나타낸 회로도,

도 11은 도 9에 나타낸 실시예의 동작을 설명하기 위한 타이밍도,

도 12는 본 발명의 제 4 실시예의 클록제어회로를 나타낸 블록도,

도 13은 본 발명의 제 5 실시예의 클록제어회로를 나타낸 블록도,

도 14는 도 13에 나타낸 실시예의 타이밍도,

도 15는 도 13에 나타낸 게이트 제어회로의 일 예시도,

도 16은 도 13에 나타낸 게이트 제어회로의 다른 예시도,

도 17은 본 발명의 제 6 실시예의 클록제어회로를 나타낸 블록도,

도 18은 도 17에 나타낸 실시예의 타이밍도,

도 19는 본 발명의 제 7 실시예의 클록제어회로를 나타낸 블록도,

도 20은 버퍼에 5개의 D형 플립플롭이 접속된 종래 예의 회로도,

도 21은 도 20에 나타낸 종래 예의 타이밍도,

도 22는 버퍼회로를 트리 구조로 한 종래 예를 나타낸 회로도,

도 23은 출력이 큰 버퍼회로에서 D형 플립플롭을 구동하는 종래 예의 회로도,

도 24는 팬아웃이 큰 노드를 포함하는 경로를 갖는 회로도,

도 25는 도 24의 회로의 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

1, 94 : 게이트회로 2 : 내부회로

3 : 지연소자 4, 6 : AND회로

5 : 지연회로 7 : 클록 변환기

11, 90 : 클록 발진기 12, 22, 48 : 게이트 제어회로

20, 26 : 버퍼 32, 42 : 클록절환회로

21∼25, 53, 54 : D형 플립플롭 51, 52, 55 : 로직회로

50, 56 : EXOR 게이트 71 : 클록 분주기

72 : 멀티플렉서 91 : 비교기

92, 93 : 레지스터

Claims (4)

1. 클록제어회로에 있어서,

   클록신호의 공급을 정지하는 게이트회로(1)와,

   제 1 신호에 응답하여 상기 게이트회로에 의해서 상기 클록신호의 공급을 정지시켜, 상기 제 1 신호가 제 1 상태로부터 제 2 상태로 변화되었을 때에 항상 일정한 기간만 상기 클록신호의 공급을 정지시키는 게이트 제어회로(12)를 구비한 것을 특징으로 하는 클록제어회로.
2. 클록제어회로에 있어서,

   클록신호의 공급을 정지하는 게이트회로(1)와,

   제 1 신호에 응답하여, 상기 게이트회로에 의해서 상기 클록신호의 공급을 정지시킴과 동시에, 상기 제 1 신호에 응답하여 논리레벨이 변화되는 제 2 신호를 생성하여, 상기 제 2 신호의 논리레벨이 변화하는 전후로 상기 클록신호의 공급을 정지시키는 게이트 제어회로(30)를 구비한 것을 특징으로 하는 클록제어회로.
3. 클록제어회로에 있어서,

   클록신호의 주파수를 변경하는 클록변환회로(7)와,

   제 1 신호에 응답하여 상기 클록변환회로에 의해서 상기 클록신호의 주파수를 낮추어, 상기 제 1 신호가 제 1 상태로부터 제 2 상태로 변화되었을 때에 항상 일정한 기간만 상기 클록신호의 주파수를 낮추는 클록절환회로(42)를 구비한 것을 특징으로 하는 클록제어회로.
4. 클록제어회로에 있어서,

   클록신호의 주파수를 변경하는 클록변환회로(7)와,

   제 1 신호에 응답하여, 상기 클록변환회로에 의해서 상기 클록변환회로로부터 주파수를 낮게 한 클록신호를 출력시킴과 동시에, 상기 제 1 신호에 응답하여 논리레벨이 변화하는 제 2 신호를 생성하여, 상기 제 2 신호의 논리레벨이 변화하는 전후로 상기 클록신호의 주파수를 낮추는 클록절환회로(32)를 구비한 것을 특징으로 하는 클록제어회로.