JP2000163155A - データ処理回路 - Google Patents
データ処理回路Info
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- JP2000163155A JP2000163155A JP10336035A JP33603598A JP2000163155A JP 2000163155 A JP2000163155 A JP 2000163155A JP 10336035 A JP10336035 A JP 10336035A JP 33603598 A JP33603598 A JP 33603598A JP 2000163155 A JP2000163155 A JP 2000163155A
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Abstract
(57)【要約】
【課題】 相互に非同期で動作しており、秒カウンタ１
５と、そのカウント値の出力信号ＯＵＴを表示などのた
めにラッチして出力するレジスタ１２との間において、
発振回路１１の発振信号を分周回路１４で分周して得ら
れた１秒信号１Ｓに対して、前記ラッチタイミングを規
定するためのライト信号ＷＲが任意のタイミングで発生
することによるデータの取込みエラーをなくす。 【解決手段】 秒カウンタ１５の入力段にラッチ回路Ｒ
０を設け、その入力ゲート端子Ｇに、前記ライト信号Ｗ
Ｒを遅延素子１６で遅延した遅延ライト信号ＷＲＤを与
える。したがって、ラッチ回路Ｒ０では、レジスタ１２
でデータを取込んでいる間は、１秒信号１Ｓの変化が休
止されるので、その取込み中に秒カウンタ１５のカウン
ト値が変化することはなく、特別な同期のためのクロッ
クや端子を設けることなく、取込みエラーをなくすこと
ができる。
５と、そのカウント値の出力信号ＯＵＴを表示などのた
めにラッチして出力するレジスタ１２との間において、
発振回路１１の発振信号を分周回路１４で分周して得ら
れた１秒信号１Ｓに対して、前記ラッチタイミングを規
定するためのライト信号ＷＲが任意のタイミングで発生
することによるデータの取込みエラーをなくす。 【解決手段】 秒カウンタ１５の入力段にラッチ回路Ｒ
０を設け、その入力ゲート端子Ｇに、前記ライト信号Ｗ
Ｒを遅延素子１６で遅延した遅延ライト信号ＷＲＤを与
える。したがって、ラッチ回路Ｒ０では、レジスタ１２
でデータを取込んでいる間は、１秒信号１Ｓの変化が休
止されるので、その取込み中に秒カウンタ１５のカウン
ト値が変化することはなく、特別な同期のためのクロッ
クや端子を設けることなく、取込みエラーをなくすこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
ように、相互に非同期で動作しているデータ処理回路間
で、処理結果をエラーなく転送できるようにした、デー
タ処理回路に関する。
ように、相互に非同期で動作しているデータ処理回路間
で、処理結果をエラーなく転送できるようにした、デー
タ処理回路に関する。
【０００２】
【従来の技術】クロックとデータとなどのように、デー
タ処理回路に対する２つの入力信号がほぼ同時に変化す
ることによって、それらのバラツキ具合によって、誤動
作が生じる場合がある。
タ処理回路に対する２つの入力信号がほぼ同時に変化す
ることによって、それらのバラツキ具合によって、誤動
作が生じる場合がある。
【０００３】図４は、そのような誤動作が生じる典型的
な従来技術を説明するためのブロック図である。この図
４の例は、時計表示などを行うために、発振回路１から
の発振信号を分周して、前記表示などに適した形態で、
他の回路であるレジスタ２に時刻データを格納するよう
にした回路である。
な従来技術を説明するためのブロック図である。この図
４の例は、時計表示などを行うために、発振回路１から
の発振信号を分周して、前記表示などに適した形態で、
他の回路であるレジスタ２に時刻データを格納するよう
にした回路である。
【０００４】前記発振回路１内では、水晶発振子３が、
たとえば３２７６８Ｈｚで安定して発振しており、その
発振信号は分周回路４に与えられる。分周回路４は、た
とえば１５段の１／２分周器が縦続接続されて構成され
ており、したがってこの分周回路４の出力端子Ｏから
は、３２７６８／２15＝１秒毎に、１秒信号１ｓが出力
される。前記１秒信号１ｓは、秒カウンタ５のクロック
入力端子ＣＫに入力される。
たとえば３２７６８Ｈｚで安定して発振しており、その
発振信号は分周回路４に与えられる。分周回路４は、た
とえば１５段の１／２分周器が縦続接続されて構成され
ており、したがってこの分周回路４の出力端子Ｏから
は、３２７６８／２15＝１秒毎に、１秒信号１ｓが出力
される。前記１秒信号１ｓは、秒カウンタ５のクロック
入力端子ＣＫに入力される。
【０００５】秒カウンタ５は、前記１秒信号１ｓをカウ
ントし、そのカウント値を出力端子Ｏ１〜Ｏ６から出力
信号ｏｕｔとして、前記レジスタ２内の各ラッチ回路ｒ
１〜ｒ６のデータ入力端子Ｄへ出力する。各ラッチ回路
ｒ１〜ｒ６のゲート入力端子Ｇには、必要に応じて、さ
らに他の回路からライト信号ｗｒが共通に与えられる。
各ラッチ回路ｒ１〜ｒ６は、前記ライト信号ｗｒに応答
して、出力端子Ｑからそれぞれ前記さらに他の回路へデ
ータを出力する。
ントし、そのカウント値を出力端子Ｏ１〜Ｏ６から出力
信号ｏｕｔとして、前記レジスタ２内の各ラッチ回路ｒ
１〜ｒ６のデータ入力端子Ｄへ出力する。各ラッチ回路
ｒ１〜ｒ６のゲート入力端子Ｇには、必要に応じて、さ
らに他の回路からライト信号ｗｒが共通に与えられる。
各ラッチ回路ｒ１〜ｒ６は、前記ライト信号ｗｒに応答
して、出力端子Ｑからそれぞれ前記さらに他の回路へデ
ータを出力する。
【０００６】この図４の構成において、秒カウンタ５は
特許請求の範囲におけるデータ処理回路に対応し、同様
に、レジスタ２（ラッチ回路ｒ１〜ｒ６）は非同期動作
している他の回路に対応し、１秒信号１ｓはデータパル
スに対応し、ライト信号ｗｒは出力指定信号に対応して
いる。
特許請求の範囲におけるデータ処理回路に対応し、同様
に、レジスタ２（ラッチ回路ｒ１〜ｒ６）は非同期動作
している他の回路に対応し、１秒信号１ｓはデータパル
スに対応し、ライト信号ｗｒは出力指定信号に対応して
いる。
【０００７】図５は、図４の回路の動作を説明するため
の波形図である。水晶発振子３で作成されたクロック信
号に対して、ライト信号ｗｒは同期しておらず、したが
って分周回路４が作成する１秒信号１ｓおよび秒カウン
タ５からの出力信号ｏｕｔに対して、該ライト信号ｗｒ
は同期していない。またこのライト信号ｗｒは、１秒信
号１ｓに対して任意のタイミングで発生するだけでな
く、１秒信号１ｓの１周期内で任意の回数発生する。こ
の図５で示す例では、ライト信号ｗｒが発生している間
に、１秒信号１ｓが変化している。秒カウンタ５は、１
秒信号１ｓの所定レベルへの立上がりから、その出力信
号ｏｕｔが安定するまでに、時間ｔ0ut を必要とする。
の波形図である。水晶発振子３で作成されたクロック信
号に対して、ライト信号ｗｒは同期しておらず、したが
って分周回路４が作成する１秒信号１ｓおよび秒カウン
タ５からの出力信号ｏｕｔに対して、該ライト信号ｗｒ
は同期していない。またこのライト信号ｗｒは、１秒信
号１ｓに対して任意のタイミングで発生するだけでな
く、１秒信号１ｓの１周期内で任意の回数発生する。こ
の図５で示す例では、ライト信号ｗｒが発生している間
に、１秒信号１ｓが変化している。秒カウンタ５は、１
秒信号１ｓの所定レベルへの立上がりから、その出力信
号ｏｕｔが安定するまでに、時間ｔ0ut を必要とする。
【０００８】ラッチ回路ｒ１〜ｒ６は、ライト信号ｗｒ
の所定レベルへの立上がりタイミングｔ０において、デ
ータ入力端子Ｄのデータをストアする。ただし、その切
換わりタイミングｔ０を中心として、以前の所定のセッ
トアップ期間ｔsetup および以後の所定のホールド期間
ｔholdの期間は、取込みエラーを無くすために、データ
が安定している必要のある安定期間ｔsta となる。
の所定レベルへの立上がりタイミングｔ０において、デ
ータ入力端子Ｄのデータをストアする。ただし、その切
換わりタイミングｔ０を中心として、以前の所定のセッ
トアップ期間ｔsetup および以後の所定のホールド期間
ｔholdの期間は、取込みエラーを無くすために、データ
が安定している必要のある安定期間ｔsta となる。
【０００９】この図５の例では、ライト信号ｗｒの立が
りタイミングｔ０が、前記安定期間ｔsta 内にあり、カ
ウンタ５の出力端子Ｏ１〜Ｏ６からの出力信号ｏｕｔの
伝搬遅延差のバラツキなどの影響によって、各ラッチ回
路ｒ１〜ｒ６には、出力信号ｏｕｔの切換わり前のデー
タと切換わり後のデータとが、バラバラに取込まれてし
まうことがある。これによって、たとえば切換わる前の
データが、０３ｈ（００００１１）に対して、切換わり
後に０４ｈ（０００１００）となるべきところ、００ｈ
（００００００）となってしまうような、大きなエラー
が発生してしまうという問題がある。
りタイミングｔ０が、前記安定期間ｔsta 内にあり、カ
ウンタ５の出力端子Ｏ１〜Ｏ６からの出力信号ｏｕｔの
伝搬遅延差のバラツキなどの影響によって、各ラッチ回
路ｒ１〜ｒ６には、出力信号ｏｕｔの切換わり前のデー
タと切換わり後のデータとが、バラバラに取込まれてし
まうことがある。これによって、たとえば切換わる前の
データが、０３ｈ（００００１１）に対して、切換わり
後に０４ｈ（０００１００）となるべきところ、００ｈ
（００００００）となってしまうような、大きなエラー
が発生してしまうという問題がある。
【００１０】図６は、上述のような不具合を解消するこ
とができる他の従来技術の電気的構成を示すブロック図
である。この図６の構成において、前述の図４の構成に
類似した部分には、同一の参照符号を付して、その説明
を省略する。この従来技術では、分周回路４と秒カウン
タ５との間にフリップフロップ６が設けられるととも
に、そのフリップフロップ６に対応してインバータ７が
設けられている。インバータ７には、前記ライト信号ｗ
ｒを出力する図示しないさらに他の回路からクロック信
号ｃｋが入力される。したがって、このクロック信号ｃ
ｋとライト信号ｗｒとは、相互に同期している。
とができる他の従来技術の電気的構成を示すブロック図
である。この図６の構成において、前述の図４の構成に
類似した部分には、同一の参照符号を付して、その説明
を省略する。この従来技術では、分周回路４と秒カウン
タ５との間にフリップフロップ６が設けられるととも
に、そのフリップフロップ６に対応してインバータ７が
設けられている。インバータ７には、前記ライト信号ｗ
ｒを出力する図示しないさらに他の回路からクロック信
号ｃｋが入力される。したがって、このクロック信号ｃ
ｋとライト信号ｗｒとは、相互に同期している。
【００１１】図７で示すように、前記１秒信号１ｓおよ
びライト信号ｗｒよりも高速なクロック信号ｃｋは、イ
ンバータ７で反転されて、その反転信号ｃｋｄは、フリ
ップフロップ６のクロック入力端子ＣＫに入力される。
このフリップフロップ６のデータ入力端子Ｄには、前記
１秒信号１ｓが与えられており、したがってフリップフ
ロップ６の出力端子Ｑからは、前記１秒信号１ｓがクロ
ック信号ｃｋの半周期だけ遅延された１秒信号１ｓｄ
が、前記秒カウンタ５のクロック入力端子ＣＫに与えら
れる。一方で、前記ライト信号ｗｒの立上がりタイミン
グｔ０は、クロック信号ｃｋが所定レベルに立上がるタ
イミングに同期している。
びライト信号ｗｒよりも高速なクロック信号ｃｋは、イ
ンバータ７で反転されて、その反転信号ｃｋｄは、フリ
ップフロップ６のクロック入力端子ＣＫに入力される。
このフリップフロップ６のデータ入力端子Ｄには、前記
１秒信号１ｓが与えられており、したがってフリップフ
ロップ６の出力端子Ｑからは、前記１秒信号１ｓがクロ
ック信号ｃｋの半周期だけ遅延された１秒信号１ｓｄ
が、前記秒カウンタ５のクロック入力端子ＣＫに与えら
れる。一方で、前記ライト信号ｗｒの立上がりタイミン
グｔ０は、クロック信号ｃｋが所定レベルに立上がるタ
イミングに同期している。
【００１２】したがって、前記１秒信号１ｓはクロック
信号ｃｋの立下がりでフリップフロップ６にラッチされ
ることになり、前記ライト信号ｗｒの立上がりタイミン
グｔ０から、前記クロック信号ｃｋの半周期ｔckに、１
秒信号１ｓｄが所定レベルに立上がるまでの時間ｔ
f と、前記秒カウンタ５の出力信号ｏｕｔが安定するま
での時間ｔout とが経過した後に、各ラッチ回路ｒ１〜
ｒ６の入力の安定期間ｔsta となる。
信号ｃｋの立下がりでフリップフロップ６にラッチされ
ることになり、前記ライト信号ｗｒの立上がりタイミン
グｔ０から、前記クロック信号ｃｋの半周期ｔckに、１
秒信号１ｓｄが所定レベルに立上がるまでの時間ｔ
f と、前記秒カウンタ５の出力信号ｏｕｔが安定するま
での時間ｔout とが経過した後に、各ラッチ回路ｒ１〜
ｒ６の入力の安定期間ｔsta となる。
【００１３】このようにして、ライト信号ｗｒの立上が
りタイミングｔ０から、所定の期間ｔwaitだけデータ切
換わりタイミングｔ３を遅延させて、ラッチ回路ｒ１〜
ｒ６への取込みデータを安定させるように構成されてい
る。
りタイミングｔ０から、所定の期間ｔwaitだけデータ切
換わりタイミングｔ３を遅延させて、ラッチ回路ｒ１〜
ｒ６への取込みデータを安定させるように構成されてい
る。
【００１４】
【発明が解決しようとする課題】図６および図７で示す
従来技術では、データの取込みエラーは解消されている
けれども、前記ライト信号ｗｒを出力するさらに他の回
路側に、前記クロック信号ｃｋのように、ライト信号ｗ
ｒよりも速い信号がない場合や、データ処理回路である
秒カウンタ５側に、その信号の入力端子が設けられない
ような場合には、上述のような手法を適用することはで
きないという問題がある。
従来技術では、データの取込みエラーは解消されている
けれども、前記ライト信号ｗｒを出力するさらに他の回
路側に、前記クロック信号ｃｋのように、ライト信号ｗ
ｒよりも速い信号がない場合や、データ処理回路である
秒カウンタ５側に、その信号の入力端子が設けられない
ような場合には、上述のような手法を適用することはで
きないという問題がある。
【００１５】本発明の目的は、他の回路側に負担をかけ
ることなく、データ処理結果の他の回路側での取込みエ
ラーを無くすことができるデータ処理回路を提供するこ
とである。
ることなく、データ処理結果の他の回路側での取込みエ
ラーを無くすことができるデータ処理回路を提供するこ
とである。
【００１６】
【課題を解決するための手段】本発明に係るデータ処理
回路は、任意の間隔で入力されるデータパルスを処理
し、非同期で動作している他の回路からの出力指定信号
に応答して処理結果を出力するデータ処理回路におい
て、前記データパルスの入力段に介在され、前記出力指
定信号が発生されると、前記他の回路の少なくとも入力
安定に要する時間、前記データパルスの出力を保持し、
前記データパルスが発生されていないときには、入力デ
ータパルスをスルー出力するラッチ手段を含み、前記出
力指定信号は、前記データパルスのパルス幅より短いこ
とを特徴とする。
回路は、任意の間隔で入力されるデータパルスを処理
し、非同期で動作している他の回路からの出力指定信号
に応答して処理結果を出力するデータ処理回路におい
て、前記データパルスの入力段に介在され、前記出力指
定信号が発生されると、前記他の回路の少なくとも入力
安定に要する時間、前記データパルスの出力を保持し、
前記データパルスが発生されていないときには、入力デ
ータパルスをスルー出力するラッチ手段を含み、前記出
力指定信号は、前記データパルスのパルス幅より短いこ
とを特徴とする。
【００１７】上記の構成によれば、他の回路がデータ処
理回路の処理結果を取込むにあたって、その他の回路
は、出力指定信号に応答して処理結果の取込みを開始す
るけれども、データ処理回路側では、出力指定信号が発
生されると、他の回路の少なくとも入力安定に要する時
間は、ラッチ手段によって入力データパルスの変化が休
止されているので、前記他の回路は、データ処理回路の
処理結果が安定している状態で取込みを行うことにな
る。
理回路の処理結果を取込むにあたって、その他の回路
は、出力指定信号に応答して処理結果の取込みを開始す
るけれども、データ処理回路側では、出力指定信号が発
生されると、他の回路の少なくとも入力安定に要する時
間は、ラッチ手段によって入力データパルスの変化が休
止されているので、前記他の回路は、データ処理回路の
処理結果が安定している状態で取込みを行うことにな
る。
【００１８】したがって、データ処理回路の出力が変化
している状態での取込みが禁止され、誤動作を防止する
ことができる。また、データ処理回路側には、ラッチ手
段が設けられ、そのラッチ手段へは、出力指定信号が与
えられるので、非同期で動作しているデータ処理回路か
ら他の回路へ処理結果を出力するにあたって、前記誤動
作を防止するために、データ処理回路に特別に外部クロ
ックなどを与える必要はなく、低コストに実現すること
できる。
している状態での取込みが禁止され、誤動作を防止する
ことができる。また、データ処理回路側には、ラッチ手
段が設けられ、そのラッチ手段へは、出力指定信号が与
えられるので、非同期で動作しているデータ処理回路か
ら他の回路へ処理結果を出力するにあたって、前記誤動
作を防止するために、データ処理回路に特別に外部クロ
ックなどを与える必要はなく、低コストに実現すること
できる。
【００１９】なお、データラッチ手段によって、出力指
定信号が入力されている間はデータ処理回路へ入力され
るデータパルスの変化を禁止しても、その出力指定信号
は、データパルスのパルス幅よりも短いので、データパ
ルスの変化は、必ずデータ処理回路へ与えられることに
なり、誤動作が発生することもない。
定信号が入力されている間はデータ処理回路へ入力され
るデータパルスの変化を禁止しても、その出力指定信号
は、データパルスのパルス幅よりも短いので、データパ
ルスの変化は、必ずデータ処理回路へ与えられることに
なり、誤動作が発生することもない。
【００２０】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば、以下のとおりであ
る。
図１〜図３に基づいて説明すれば、以下のとおりであ
る。
【００２１】図１は、本発明の実施の一形態を説明する
ためのブロック図である。この図１の例は、時計表示な
どを行うために、発振回路１１からの発振信号を分周し
て、前記表示などに適した形態で、他の回路であるレジ
スタ１２に時刻データを格納するようにした回路であ
る。
ためのブロック図である。この図１の例は、時計表示な
どを行うために、発振回路１１からの発振信号を分周し
て、前記表示などに適した形態で、他の回路であるレジ
スタ１２に時刻データを格納するようにした回路であ
る。
【００２２】前記発振回路１１内では、水晶発振子１３
が、たとえば３２７６８Ｈｚで安定して発振しており、
その発振信号は分周回路１４に与えられる。分周回路１
４は、たとえば１５段の１／２分周器が縦続接続されて
構成されており、したがってこの分周回路４の出力端子
Ｏからは、３２７６８／２15＝１秒毎に、１秒信号１Ｓ
が出力される。前記１秒信号１Ｓは、後述するラッチ回
路Ｒ０を介して、１秒信号１ＳＤとなって、秒カウンタ
１５のクロック入力端子ＣＫに入力される。
が、たとえば３２７６８Ｈｚで安定して発振しており、
その発振信号は分周回路１４に与えられる。分周回路１
４は、たとえば１５段の１／２分周器が縦続接続されて
構成されており、したがってこの分周回路４の出力端子
Ｏからは、３２７６８／２15＝１秒毎に、１秒信号１Ｓ
が出力される。前記１秒信号１Ｓは、後述するラッチ回
路Ｒ０を介して、１秒信号１ＳＤとなって、秒カウンタ
１５のクロック入力端子ＣＫに入力される。
【００２３】秒カウンタ１５は、前記１秒信号１ＳＤを
カウントし、そのカウント値を出力端子Ｏ１〜Ｏ６から
出力信号ＯＵＴとして、前記レジスタ１２内の各ラッチ
回路Ｒ１〜Ｒ６のデータ入力端子Ｄへ出力する。各ラッ
チ回路Ｒ１〜Ｒ６のゲート入力端子Ｇには、必要に応じ
て、さらに他の回路からライト信号ＷＲが共通に与えら
れる。各ラッチ回路Ｒ１〜Ｒ６は、前記ライト信号ＷＲ
に応答して、出力端子Ｑからそれぞれ前記さらに他の回
路へデータを出力する。
カウントし、そのカウント値を出力端子Ｏ１〜Ｏ６から
出力信号ＯＵＴとして、前記レジスタ１２内の各ラッチ
回路Ｒ１〜Ｒ６のデータ入力端子Ｄへ出力する。各ラッ
チ回路Ｒ１〜Ｒ６のゲート入力端子Ｇには、必要に応じ
て、さらに他の回路からライト信号ＷＲが共通に与えら
れる。各ラッチ回路Ｒ１〜Ｒ６は、前記ライト信号ＷＲ
に応答して、出力端子Ｑからそれぞれ前記さらに他の回
路へデータを出力する。
【００２４】この図１の構成において、秒カウンタ１５
は特許請求の範囲におけるデータ処理回路に対応し、同
様に、レジスタ１２（ラッチ回路Ｒ１〜Ｒ６）は非同期
動作している他の回路に対応し、ラッチ回路Ｒ０はラッ
チ手段に対応し、１秒信号１ＳＤはデータパルスに対応
し、ライト信号ＷＲは出力指定信号に対応している。
は特許請求の範囲におけるデータ処理回路に対応し、同
様に、レジスタ１２（ラッチ回路Ｒ１〜Ｒ６）は非同期
動作している他の回路に対応し、ラッチ回路Ｒ０はラッ
チ手段に対応し、１秒信号１ＳＤはデータパルスに対応
し、ライト信号ＷＲは出力指定信号に対応している。
【００２５】本発明では、分周回路１４からの１秒信号
１Ｓは、前記ラッチ回路Ｒ０を介して、秒カウンタ１５
に与えられる。このラッチ回路Ｒ０のデータ入力端子Ｄ
には、前記１秒信号１Ｓが与えられ、ゲート端子Ｇに
は、非同期で動作しているさらに他の回路からのライト
信号ＷＲを、遅延素子１６で遅延して得られた遅延ライ
ト信号ＷＲＤが入力され、出力端子Ｑからは、秒カウン
タ１５のクロック入力端子ＣＫに、１秒信号１ＳＤが出
力される。
１Ｓは、前記ラッチ回路Ｒ０を介して、秒カウンタ１５
に与えられる。このラッチ回路Ｒ０のデータ入力端子Ｄ
には、前記１秒信号１Ｓが与えられ、ゲート端子Ｇに
は、非同期で動作しているさらに他の回路からのライト
信号ＷＲを、遅延素子１６で遅延して得られた遅延ライ
ト信号ＷＲＤが入力され、出力端子Ｑからは、秒カウン
タ１５のクロック入力端子ＣＫに、１秒信号１ＳＤが出
力される。
【００２６】このラッチ回路Ｒ０の真理値表を、表１で
示す。
示す。
【００２７】
【表１】
【００２８】なお、表１において、Ｑn+1 は、出力端子
Ｑからの次回の出力を表しており、Ｑn は、現在の出力
を表している。したがって、この表１から明らかなよう
に、ライト信号ＷＲＤが「０」であると、出力端子Ｑか
らは前回の出力Ｑn が出力され、前記遅延ライト信号Ｗ
ＲＤが「１」であるときには、１秒信号１Ｓがそのまま
スルー出力される。
Ｑからの次回の出力を表しており、Ｑn は、現在の出力
を表している。したがって、この表１から明らかなよう
に、ライト信号ＷＲＤが「０」であると、出力端子Ｑか
らは前回の出力Ｑn が出力され、前記遅延ライト信号Ｗ
ＲＤが「１」であるときには、１秒信号１Ｓがそのまま
スルー出力される。
【００２９】図２は、図１で示す回路の動作を説明する
ための波形図である。水晶発振子１３で作成されたクロ
ック信号に対して、ライト信号ＷＲは同期しておらず、
したがって分周回路１４が作成する１秒信号１Ｓおよび
秒カウンタ１５からの出力信号ＯＵＴに対して、該ライ
ト信号ＷＲは同期していない。またこのライト信号ＷＲ
は、１秒信号１Ｓに対して任意のタイミングで発生する
だけでなく、１秒信号１Ｓの１周期内で任意の回数発生
する。この図２で示す例では、ライト信号ＷＲが発生し
ている間に、１秒信号１Ｓが変化している。
ための波形図である。水晶発振子１３で作成されたクロ
ック信号に対して、ライト信号ＷＲは同期しておらず、
したがって分周回路１４が作成する１秒信号１Ｓおよび
秒カウンタ１５からの出力信号ＯＵＴに対して、該ライ
ト信号ＷＲは同期していない。またこのライト信号ＷＲ
は、１秒信号１Ｓに対して任意のタイミングで発生する
だけでなく、１秒信号１Ｓの１周期内で任意の回数発生
する。この図２で示す例では、ライト信号ＷＲが発生し
ている間に、１秒信号１Ｓが変化している。
【００３０】まず、ライト信号ＷＲは、所定レベルへの
立上がりタイミングＴ１が、遅延素子１６によって、Ｔ
２までの時間ＴWRD だけ遅延されて、遅延ライト信号Ｗ
ＲＤとして、ラッチ回路Ｒ０に入力されることになる。
立上がりタイミングＴ１が、遅延素子１６によって、Ｔ
２までの時間ＴWRD だけ遅延されて、遅延ライト信号Ｗ
ＲＤとして、ラッチ回路Ｒ０に入力されることになる。
【００３１】ラッチ回路Ｒ０では、前記表１から、前記
遅延ライト信号ＷＲＤがローレベルである間は、出力Ｑ
はその出力状態を保持しており、前記遅延ライト信号Ｗ
ＲＤの立上がりタイミングＴ２から、スルー出力に切換
わって、１秒信号１Ｓのパルスに対応して、出力端子Ｑ
からの１秒信号１ＳＤが立上がりを開始する。このラッ
チ回路Ｒ０からの１秒信号１ＳＤが所定値に立上がるタ
イミングＴ３までは、遅延時間Ｔ1SD だけ必要とし、こ
のタイミングＴ３から秒カウンタ１５の出力変化が開始
されることになる。したがって、このタイミングＴ３か
らは、出力信号ＯＵＴが切換わり、レジスタ１２側での
取込みエラーを無くすために、データが安定している必
要のある安定期間ＴSTA となる。
遅延ライト信号ＷＲＤがローレベルである間は、出力Ｑ
はその出力状態を保持しており、前記遅延ライト信号Ｗ
ＲＤの立上がりタイミングＴ２から、スルー出力に切換
わって、１秒信号１Ｓのパルスに対応して、出力端子Ｑ
からの１秒信号１ＳＤが立上がりを開始する。このラッ
チ回路Ｒ０からの１秒信号１ＳＤが所定値に立上がるタ
イミングＴ３までは、遅延時間Ｔ1SD だけ必要とし、こ
のタイミングＴ３から秒カウンタ１５の出力変化が開始
されることになる。したがって、このタイミングＴ３か
らは、出力信号ＯＵＴが切換わり、レジスタ１２側での
取込みエラーを無くすために、データが安定している必
要のある安定期間ＴSTA となる。
【００３２】したがって、前記ライト信号ＷＲに対し
て、秒カウンタ１５の出力信号ＯＵＴの変化が終了する
までは、タイミングＴ１〜Ｔ３間の時間ＴWAITだけ、秒
カウンタ１５の出力開始が遅延されることになり、既に
この間に、ラッチ回路Ｒ１〜Ｒ６は、秒カウンタ１５の
出力信号ＯＵＴの切換わり前のデータの取込みを完了し
ている。そして、タイミングＴ４以降で示す次回のライ
ト信号ＷＲによって、前記安定期間ＴSTA の間に変化し
た出力信号ＯＵＴがラッチ回路Ｒ１〜Ｒ６に取込まれる
ことになる。
て、秒カウンタ１５の出力信号ＯＵＴの変化が終了する
までは、タイミングＴ１〜Ｔ３間の時間ＴWAITだけ、秒
カウンタ１５の出力開始が遅延されることになり、既に
この間に、ラッチ回路Ｒ１〜Ｒ６は、秒カウンタ１５の
出力信号ＯＵＴの切換わり前のデータの取込みを完了し
ている。そして、タイミングＴ４以降で示す次回のライ
ト信号ＷＲによって、前記安定期間ＴSTA の間に変化し
た出力信号ＯＵＴがラッチ回路Ｒ１〜Ｒ６に取込まれる
ことになる。
【００３３】なお、前記遅延素子１６による遅延時間Ｔ
WRD は、各ラッチ回路Ｒ１〜Ｒ６の遅延バラツキを考慮
して決定する必要があり、ライト信号ＷＲが立上がって
から、データを取込んで、出力が安定するまでの時間の
最も長いものに対応して設定すればよく、その最大遅延
時間が、データラッチ回路Ｒ０による遅延時間よりも短
い場合には、遅延素子１６は省略されてもよい。
WRD は、各ラッチ回路Ｒ１〜Ｒ６の遅延バラツキを考慮
して決定する必要があり、ライト信号ＷＲが立上がって
から、データを取込んで、出力が安定するまでの時間の
最も長いものに対応して設定すればよく、その最大遅延
時間が、データラッチ回路Ｒ０による遅延時間よりも短
い場合には、遅延素子１６は省略されてもよい。
【００３４】ただし、前記遅延時間ＴWRD は、１秒信号
１Ｓのパルス幅よりも短くしておく必要があり、すなわ
ちこれは、図３で示すように、遅延された１秒信号１Ｓ
ＤのパルスＷ１が、遅延ライト信号ＷＲＤのパルスＷ２
内に納まってしまう場合には、前記１秒信号１Ｓのパル
スが秒カウンタ１５へ伝達されなくなってしまうためで
ある。
１Ｓのパルス幅よりも短くしておく必要があり、すなわ
ちこれは、図３で示すように、遅延された１秒信号１Ｓ
ＤのパルスＷ１が、遅延ライト信号ＷＲＤのパルスＷ２
内に納まってしまう場合には、前記１秒信号１Ｓのパル
スが秒カウンタ１５へ伝達されなくなってしまうためで
ある。
【００３５】また、上述の説明では、秒カウンタ１５が
データ処理回路となり、これに対して、レジスタ１２が
他の回路となり、ライト信号ＷＲの供給源がさらに他の
回路となっているけれども、他の回路とさらに他の回路
とが同一であってもよく、すなわちレジスタ１２を有す
る回路側がライト信号ＷＲの供給源であってもよいこと
は言うまでもない。
データ処理回路となり、これに対して、レジスタ１２が
他の回路となり、ライト信号ＷＲの供給源がさらに他の
回路となっているけれども、他の回路とさらに他の回路
とが同一であってもよく、すなわちレジスタ１２を有す
る回路側がライト信号ＷＲの供給源であってもよいこと
は言うまでもない。
【００３６】以上のようにして、本発明に従うデータ処
理回路では、相互に非同期で動作しているデータ処理回
路である秒カウンタ１５とレジスタ１２との間で、相互
に同期を得るためのクロックや端子などを特別に設ける
ことなく、ラッチ回路Ｒ０を設けるだけで、カウンタ１
５からの出力信号ＯＵＴのレジスタ１２への取込みエラ
ーを無くすことができる。
理回路では、相互に非同期で動作しているデータ処理回
路である秒カウンタ１５とレジスタ１２との間で、相互
に同期を得るためのクロックや端子などを特別に設ける
ことなく、ラッチ回路Ｒ０を設けるだけで、カウンタ１
５からの出力信号ＯＵＴのレジスタ１２への取込みエラ
ーを無くすことができる。
【００３７】
【発明の効果】本発明に係るデータ処理回路は、以上の
ように、任意の間隔で入力されるデータパルスを処理
し、非同期で動作している他の回路からの出力指定信号
に応答して処理結果を出力するデータ処理回路におい
て、データパルスの入力段に、前記出力指定信号が発生
されると、前記他の回路の少なくとも入力安定に要する
時間、該データパルスの出力を保持し、前記データパル
スが発生されていないときには、入力データパルスをス
ルー出力するラッチ手段を介在し、データ処理回路の出
力が変化している状態での取込みを禁止する。
ように、任意の間隔で入力されるデータパルスを処理
し、非同期で動作している他の回路からの出力指定信号
に応答して処理結果を出力するデータ処理回路におい
て、データパルスの入力段に、前記出力指定信号が発生
されると、前記他の回路の少なくとも入力安定に要する
時間、該データパルスの出力を保持し、前記データパル
スが発生されていないときには、入力データパルスをス
ルー出力するラッチ手段を介在し、データ処理回路の出
力が変化している状態での取込みを禁止する。
【００３８】それゆえ、非同期で動作しているデータ処
理回路から他の回路へ処理結果を出力するにあたって、
データ処理回路に特別に外部クロックなどを与える必要
はなく、低コストな構成で、データ処理回路の出力が変
化している状態での取込みを禁止し、誤動作を防止する
ことができる。
理回路から他の回路へ処理結果を出力するにあたって、
データ処理回路に特別に外部クロックなどを与える必要
はなく、低コストな構成で、データ処理回路の出力が変
化している状態での取込みを禁止し、誤動作を防止する
ことができる。
【図１】本発明の実施の一形態の電気的構成を示すブロ
ック図である。
ック図である。
【図２】図１で示す構成の動作を説明するための波形図
である。
である。
【図３】図１で示す構成において設計ミスで発生する誤
動作の一例を示す波形図である。
動作の一例を示す波形図である。
【図４】典型的な従来技術の電気的構成を示すブロック
図である。
図である。
【図５】図４で示す構成の動作を説明するための波形図
である。
である。
【図６】他の従来技術の電気的構成を示すブロック図で
ある。
ある。
【図７】図６で示す構成の動作を説明するための波形図
である。
である。
１１ 発振回路 １２ レジスタ（他の回路） １３ 水晶発振子 １４ 分周回路 １５ 秒カウンタ（データ処理回路） １６ 遅延素子 Ｒ０ ラッチ回路（ラッチ手段）
Claims (1)
- 【請求項１】任意の間隔で入力されるデータパルスを処
理し、非同期で動作している他の回路からの出力指定信
号に応答して処理結果を出力するデータ処理回路におい
て、 前記データパルスの入力段に介在され、前記出力指定信
号が発生されると、前記他の回路の少なくとも入力安定
に要する時間、前記データパルスの出力を保持し、前記
データパルスが発生されていないときには、入力データ
パルスをスルー出力するラッチ手段を含み、 前記出力指定信号は、前記データパルスのパルス幅より
短いことを特徴とするデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33603598A JP4004668B2 (ja) | 1998-11-26 | 1998-11-26 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33603598A JP4004668B2 (ja) | 1998-11-26 | 1998-11-26 | データ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163155A true JP2000163155A (ja) | 2000-06-16 |
| JP4004668B2 JP4004668B2 (ja) | 2007-11-07 |
Family
ID=18295041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33603598A Expired - Fee Related JP4004668B2 (ja) | 1998-11-26 | 1998-11-26 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4004668B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010227625A (ja) * | 2010-07-12 | 2010-10-14 | Fujishoji Co Ltd | 弾球遊技機 |
| JP2011025061A (ja) * | 2010-10-06 | 2011-02-10 | Fujishoji Co Ltd | 弾球遊技機 |
| JP2011025062A (ja) * | 2010-10-06 | 2011-02-10 | Fujishoji Co Ltd | 弾球遊技機 |
-
1998
- 1998-11-26 JP JP33603598A patent/JP4004668B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010227625A (ja) * | 2010-07-12 | 2010-10-14 | Fujishoji Co Ltd | 弾球遊技機 |
| JP2011025061A (ja) * | 2010-10-06 | 2011-02-10 | Fujishoji Co Ltd | 弾球遊技機 |
| JP2011025062A (ja) * | 2010-10-06 | 2011-02-10 | Fujishoji Co Ltd | 弾球遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4004668B2 (ja) | 2007-11-07 |
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| A521 | Written amendment |
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|
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