JPH03192923A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH03192923A JPH03192923A JP1333543A JP33354389A JPH03192923A JP H03192923 A JPH03192923 A JP H03192923A JP 1333543 A JP1333543 A JP 1333543A JP 33354389 A JP33354389 A JP 33354389A JP H03192923 A JPH03192923 A JP H03192923A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- selection signal
- output
- circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims abstract description 12
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000010355 oscillation Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は集積回路に関し、特に第１のクロックと、第１
のクロックの周波数の局以下の周波数の第２のクロック
を切り替えて出力するクロック発生回路に関する。 〔従来の技術〕 第６図はこの種のクロック発生回路の従来例のブロック
図、第７図はその動作を説明するタイミング図である。 このクロック発生回路は、第１のクロックＳ１を発生す
る第１の発振回路１と、第１のクロックＳ１の周波数の
１／３以下の周波数の第２のクロックＳ３を発生する第
２の発振回路２と、クロック選択信号Ｓ、を発生するク
ロック選択信号発生器３と、インバータ回路、アンド回
路１２゜１３、オア回路１４からなり、クロック選択信
号Ｓ３がロウレベルのとき第１のクロックＳ、を、ハイ
レベルのとき第２のクロックＳ２を出力クロックＳ４と
して出力するクロック切替回路４とで構成されている。 第７図のタイミング図では出力クロックＳ４は時刻ｔ、
ｌまでの区間では第１のクロックＳＬ、時刻ｔｔｌ〜ｔ
２ｇの区間では第２のクロックＳ２、時刻ｔｚｉ以降の
区間では第１のクロックＳ＋が選択されるようになって
いる。 クロック選択信号Ｓ、が切り替わった瞬間、すなわち時
刻ｔ２＋とｔ。に出力クロックＳ４の波形にＰ、Ｑのよ
うな周期の短いクロック、いわゆる“ヒゲを生じる。 〔発明が解決しようとする課題〕 上述した従来のクロック発生回路は、出力クロックの波
形はクロック選択信号がハイレベルにあるかロウレベル
にあるかによって直接決定されるので、クロック選択信
号が切り替わる瞬間に周期の短いクロックが発生するこ
とがあるという欠点がある６ 本発明の目的は、クロック選択信号が切り替わる瞬間に
周期の短いパルスが発生することがないクロック発生回
路を提供することである。
のクロックの周波数の局以下の周波数の第２のクロック
を切り替えて出力するクロック発生回路に関する。 〔従来の技術〕 第６図はこの種のクロック発生回路の従来例のブロック
図、第７図はその動作を説明するタイミング図である。 このクロック発生回路は、第１のクロックＳ１を発生す
る第１の発振回路１と、第１のクロックＳ１の周波数の
１／３以下の周波数の第２のクロックＳ３を発生する第
２の発振回路２と、クロック選択信号Ｓ、を発生するク
ロック選択信号発生器３と、インバータ回路、アンド回
路１２゜１３、オア回路１４からなり、クロック選択信
号Ｓ３がロウレベルのとき第１のクロックＳ、を、ハイ
レベルのとき第２のクロックＳ２を出力クロックＳ４と
して出力するクロック切替回路４とで構成されている。 第７図のタイミング図では出力クロックＳ４は時刻ｔ、
ｌまでの区間では第１のクロックＳＬ、時刻ｔｔｌ〜ｔ
２ｇの区間では第２のクロックＳ２、時刻ｔｚｉ以降の
区間では第１のクロックＳ＋が選択されるようになって
いる。 クロック選択信号Ｓ、が切り替わった瞬間、すなわち時
刻ｔ２＋とｔ。に出力クロックＳ４の波形にＰ、Ｑのよ
うな周期の短いクロック、いわゆる“ヒゲを生じる。 〔発明が解決しようとする課題〕 上述した従来のクロック発生回路は、出力クロックの波
形はクロック選択信号がハイレベルにあるかロウレベル
にあるかによって直接決定されるので、クロック選択信
号が切り替わる瞬間に周期の短いクロックが発生するこ
とがあるという欠点がある６ 本発明の目的は、クロック選択信号が切り替わる瞬間に
周期の短いパルスが発生することがないクロック発生回
路を提供することである。
本発明のクロック発生回路は、
第１のクロックを発生する第１の発振回路と、第１のク
ロックの周波数の１７３以下の周波数の第２のクロック
を発生する第２の発振回路と、第１または第２のクロッ
クを選択するクロック選択信号を発生するクロック選択
信号発生器と、クロック選択信号の論理レベルに応じて
第１または第２のクロックを選択し、出力クロックとし
て出力するクロック切替回路と、 クロック選択信号な入力してクロック切替回路に出力し
、クロック選択信号の論理レベルの変化時には、クロッ
ク選択信号を変化後の第２のクロックの最初の立ち上が
りに同期させた後、該立ち上がり後の第１のクロックの
最初の立ち上がりに同期させてクロック切替回路に出力
する同期回路を有する。 〔作 用Ｊ クロック選択信号の論理レベルが変化した後、クロック
選択信号が同期回路により第２．第１のクロツタに同期
させられた後にクロック切替回路から最初に出力される
出力クロックのパルス幅は、後述するように、第１のク
ロックの半周期以上となる。
ロックの周波数の１７３以下の周波数の第２のクロック
を発生する第２の発振回路と、第１または第２のクロッ
クを選択するクロック選択信号を発生するクロック選択
信号発生器と、クロック選択信号の論理レベルに応じて
第１または第２のクロックを選択し、出力クロックとし
て出力するクロック切替回路と、 クロック選択信号な入力してクロック切替回路に出力し
、クロック選択信号の論理レベルの変化時には、クロッ
ク選択信号を変化後の第２のクロックの最初の立ち上が
りに同期させた後、該立ち上がり後の第１のクロックの
最初の立ち上がりに同期させてクロック切替回路に出力
する同期回路を有する。 〔作 用Ｊ クロック選択信号の論理レベルが変化した後、クロック
選択信号が同期回路により第２．第１のクロツタに同期
させられた後にクロック切替回路から最初に出力される
出力クロックのパルス幅は、後述するように、第１のク
ロックの半周期以上となる。
【実 施 例１
次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の第１の実施例のクロック発生回路のブ
ロック図である。 本実施例は、第６図の従来例に、Ｄフリップフロップ１
５．１６（以下、Ｆ／Ｆ １５． Ｆ／Ｆ１６と略す）
からなる同期回路５が付加されて構成されている。 Ｆ／Ｆ １５の出力Ｑはクロック選択信号Ｓｓがハイレ
ベルからロウレベルに、またはロウレベルからハイレベ
ルに変化した時に次の第２のクロックＳｓが立ち上がり
エツジに同期して変化する。 Ｆ／Ｆ １６の出力ＱはＦ／Ｆ １５の出力信号が変化
した時に、次の第１のクロックＳＩに立ち上がりエツジ
に同期して変化する。Ｆ／Ｆ１６の出力Ｑが変化すると
その変化に応じて出力クロックＳ４が第１のクロックＳ
Ｉから第２のクロックＳ２に、またはその逆に切り替わ
る。 次に、本実施例の回路の動作を説明する。 第２図はクロック選択信号Ｓｓがロウレベルからハイレ
ベルに変化し時、すなわち、第１のクロックＳ１から第
２のクロック８つに変化した時の出力クロックＳ４の変
化をあられすタイミング図である。クロック選択信号Ｓ
ｓが時刻ｔ、にハイレベルになり、その後Ｆ／Ｆ １５
の出力Ｑがハイレベルになる時刻をｔｌ、Ｆ／Ｆ１６の
出力Ｑがハイレベルになる時刻なｔｌとする。 クロック選択信号Ｓｓは時刻１＋にロウレベルからハイ
レベルに変化しているが、実際に出力クロックＳ４が第
１のクロックＳ、から第２のクロックＳｓに変化するの
は時刻ｔｓである。 ここで第１のクロックＳｌの発振周波数は第２のクロッ
クＳｔの発振周波数より３倍上大きいということより ＴＩ≦ｌ ／ ３ Ｔ ＊ ・・・・・・・・ （１
）ここで、Ｔ１は第１のクロックＳ、の周期、Ｔ３は第
２のクロックＳｔの周期である。 また、ここで時刻ｔ３から時刻ｔ、までの時間なＴ、と
すると Ｔ、≦Ｔ、・・・・・・・・・・・ （２）クロックＳ
ｓの立ち上がり時刻ｔ、の次にクロックＳ、が立ち下が
る時刻をｔ４とし、時刻ｔ、から時刻ｔ４までの時間な
Ｔ３４とすると下の式が成り立つ Ｔｓｄ＋Ｔｓ ＝ （１／ ２ ） Ｔ麿 ・・・ （
３）（１）、 （３）式より Ｔ ３４≧（３／２）Ｔ、−Ｔ３ ・・・ （４）（２
）、（４）式より Ｔ３ｄ≧（１／２）Ｔ、 ・・・・・・ （５）式（
５）よりわかるように出力クロックＳ４が第１のクロッ
クＳ１から第２のクロックＳ２に切り替わった瞬間のパ
ルス時間ＴＩのパルスには少なくとも第１のクロックＳ
ｌの半周期（ｌ／２Ｔ、）より短いパルスは発生しない
。 第３図はクロック選択信号Ｓ、がハイレベルからロウレ
ベルに変化した時、すなわち第２のクロックＳ２から第
１のクロックＳ１に変化した時の出力クロックＳ４の変
化をあられすタイミング図である。 クロック選択信号Ｓ３は図中時刻ｔｓでハイレベルから
ロウレベルに変化しているが、実際に出力クロックＳ４
が第２のクロックＳ２から第１のクロックＳ１に変化す
るの午図中時刻ｔフである。クロック選択信号Ｓ３が時
刻ｔ＠にロウレベルになり、Ｆ／Ｆ １５の出力Ｑがロ
ウレベルになる時刻をｔｓ、Ｆ／Ｆ１６の出力Ｑがロウ
レベルになる時刻をｔ７とする。また、第２のクロック
Ｓ２の立ち上がり時刻ｔ６から第１のクロックＳ＋の立
ち上がり時刻１１までの時間なＴ４とすると（１）式よ
り Ｔ４≦Ｔ１≦（ｉ／３）Ｔｓ ・・・ （６）これよ
り、出力クロックＳ４が第２のクロックＳ２から第１の
クロックの出力Ｓｚに切り替わる時刻ｔ、では出力クロ
ックＳ４もハイレベルにあることがわかる。 よって出力クロックＳ４が第２のクロックｓ２から第１
のクロックＳ１に切り替わるまでのパルス幅をＴ４ｄと
すると Ｔ４ｄ≧（１／２）Ｔ＋ ・・・・・・ （７）（７
）式が成り立ち、第１のクロックＳ＋の半周期より短い
パルスは発生しない。 以上より本実施例ではクロックの切り替えと第１のクロ
ックＳ、−第２のクロックＳ’ｓ第２のクロックＳ２−
第１のクロックｓＩのいずれで行なっても周期の短いパ
ルスは発生しないことがわかる。 第４図は本発明の第２の実施例のクロック発生回路の構
成図である。 本実施例は、第１の実施例にパワーオンリセット信号発
生器６とダイオード８とＤフリップフロップ７（以下Ｆ
／Ｆ７と略す）とインバータ回路９．１０が付加され、
クロック切替回路４のアンド回路１２．１３がそれぞれ
３人力のアンド回路１７．１８におきかわって構成され
ている。 パワーオンリセット信号発生器６は通常ロウレベルにあ
るが、電源投入時にある一定時間だけハイレベルになる
ような信号を発生する回路である。Ｆ／Ｆ７は通常はク
ロック選択信号Ｓ、を現在選択されているクロックの反
転の立ち上がりエツジで出力し、電源投入時のみパワー
オンリセット信号発生器６の出力信号によつてデータを
出力する。この出力はインバータ回路１０を介してクロ
ック切替回路４のアンド回路１７に入力される。 第５図は第２の実施例の動作を示すタイミング図である
。 クロック選択信号Ｓ、が時刻ｔ、にロウレベルからハイ
レベルに変化した時、第１のクロックＳ、の立ち下がり
エツジ（時刻ｔ１゜）でＦ／Ｆ ７の出力Ｑが変化し、
インバータ回路１０の出力がロウレベルとなるので出力
クロックＳ４には第１のクロックＳ、が出力されなくな
る。実際に出力クロック４から第２のクロックＳ２が出
力されるのは同期回路５の出力が変化する第１のクロッ
クＳ、の立ち上がりエツジ（時刻１＋１）である、すな
わち、時刻ｔｌＯとｔｌｌの間は出力クロックＳ４は常
にロウレベルにある。 同様に、クロック選択信号Ｓ３が時刻ｔｌｌにハイレベ
ルからロウレベルに変化した時、第２のクロックＳ、の
立ち上がりエツジ（時刻ｔ ＋ｓ）で出力クロック４に
は第２のクロックＳ、が出力されなくなる。実際に出力
クロック４から第１のクロックＳ＋が出力されるのは第
１のクロックＳ＋の立ち上がりエツジ（時刻ｔ １４）
である、すなわち、時刻ｔｔｓからｔ＋ａの間は出力ク
ロックＳ４は常にロウレベルにある。 本実施例の回路ではクロック選択信号Ｓ３を切り替える
と、すぐに切り替え前のクロックの発振が止まり、さら
に短い周期のパルスが発生しないようなタイミングで切
り替え後のクロックの発振が始まるようになっている。 このためたとえばクロック選択信号Ｓｓにより周波数の
高いクロックＳ＋から低いクロックＳ、に出力クロック
Ｓ４と切り替える場合でもクロック選択信号Ｓ、が切り
替わった後には周波数の高いクロックＳ＋は出力されな
い。 【発明の効果】 以上説明したように本発明は、２つのクロックを切り替
える際にクロック選択信号をクロックに同期させること
により、周期の短いパルスがクロックの切り替え時に発
生しないようになるという効果がある。
。 第１図は本発明の第１の実施例のクロック発生回路のブ
ロック図である。 本実施例は、第６図の従来例に、Ｄフリップフロップ１
５．１６（以下、Ｆ／Ｆ １５． Ｆ／Ｆ１６と略す）
からなる同期回路５が付加されて構成されている。 Ｆ／Ｆ １５の出力Ｑはクロック選択信号Ｓｓがハイレ
ベルからロウレベルに、またはロウレベルからハイレベ
ルに変化した時に次の第２のクロックＳｓが立ち上がり
エツジに同期して変化する。 Ｆ／Ｆ １６の出力ＱはＦ／Ｆ １５の出力信号が変化
した時に、次の第１のクロックＳＩに立ち上がりエツジ
に同期して変化する。Ｆ／Ｆ１６の出力Ｑが変化すると
その変化に応じて出力クロックＳ４が第１のクロックＳ
Ｉから第２のクロックＳ２に、またはその逆に切り替わ
る。 次に、本実施例の回路の動作を説明する。 第２図はクロック選択信号Ｓｓがロウレベルからハイレ
ベルに変化し時、すなわち、第１のクロックＳ１から第
２のクロック８つに変化した時の出力クロックＳ４の変
化をあられすタイミング図である。クロック選択信号Ｓ
ｓが時刻ｔ、にハイレベルになり、その後Ｆ／Ｆ １５
の出力Ｑがハイレベルになる時刻をｔｌ、Ｆ／Ｆ１６の
出力Ｑがハイレベルになる時刻なｔｌとする。 クロック選択信号Ｓｓは時刻１＋にロウレベルからハイ
レベルに変化しているが、実際に出力クロックＳ４が第
１のクロックＳ、から第２のクロックＳｓに変化するの
は時刻ｔｓである。 ここで第１のクロックＳｌの発振周波数は第２のクロッ
クＳｔの発振周波数より３倍上大きいということより ＴＩ≦ｌ ／ ３ Ｔ ＊ ・・・・・・・・ （１
）ここで、Ｔ１は第１のクロックＳ、の周期、Ｔ３は第
２のクロックＳｔの周期である。 また、ここで時刻ｔ３から時刻ｔ、までの時間なＴ、と
すると Ｔ、≦Ｔ、・・・・・・・・・・・ （２）クロックＳ
ｓの立ち上がり時刻ｔ、の次にクロックＳ、が立ち下が
る時刻をｔ４とし、時刻ｔ、から時刻ｔ４までの時間な
Ｔ３４とすると下の式が成り立つ Ｔｓｄ＋Ｔｓ ＝ （１／ ２ ） Ｔ麿 ・・・ （
３）（１）、 （３）式より Ｔ ３４≧（３／２）Ｔ、−Ｔ３ ・・・ （４）（２
）、（４）式より Ｔ３ｄ≧（１／２）Ｔ、 ・・・・・・ （５）式（
５）よりわかるように出力クロックＳ４が第１のクロッ
クＳ１から第２のクロックＳ２に切り替わった瞬間のパ
ルス時間ＴＩのパルスには少なくとも第１のクロックＳ
ｌの半周期（ｌ／２Ｔ、）より短いパルスは発生しない
。 第３図はクロック選択信号Ｓ、がハイレベルからロウレ
ベルに変化した時、すなわち第２のクロックＳ２から第
１のクロックＳ１に変化した時の出力クロックＳ４の変
化をあられすタイミング図である。 クロック選択信号Ｓ３は図中時刻ｔｓでハイレベルから
ロウレベルに変化しているが、実際に出力クロックＳ４
が第２のクロックＳ２から第１のクロックＳ１に変化す
るの午図中時刻ｔフである。クロック選択信号Ｓ３が時
刻ｔ＠にロウレベルになり、Ｆ／Ｆ １５の出力Ｑがロ
ウレベルになる時刻をｔｓ、Ｆ／Ｆ１６の出力Ｑがロウ
レベルになる時刻をｔ７とする。また、第２のクロック
Ｓ２の立ち上がり時刻ｔ６から第１のクロックＳ＋の立
ち上がり時刻１１までの時間なＴ４とすると（１）式よ
り Ｔ４≦Ｔ１≦（ｉ／３）Ｔｓ ・・・ （６）これよ
り、出力クロックＳ４が第２のクロックＳ２から第１の
クロックの出力Ｓｚに切り替わる時刻ｔ、では出力クロ
ックＳ４もハイレベルにあることがわかる。 よって出力クロックＳ４が第２のクロックｓ２から第１
のクロックＳ１に切り替わるまでのパルス幅をＴ４ｄと
すると Ｔ４ｄ≧（１／２）Ｔ＋ ・・・・・・ （７）（７
）式が成り立ち、第１のクロックＳ＋の半周期より短い
パルスは発生しない。 以上より本実施例ではクロックの切り替えと第１のクロ
ックＳ、−第２のクロックＳ’ｓ第２のクロックＳ２−
第１のクロックｓＩのいずれで行なっても周期の短いパ
ルスは発生しないことがわかる。 第４図は本発明の第２の実施例のクロック発生回路の構
成図である。 本実施例は、第１の実施例にパワーオンリセット信号発
生器６とダイオード８とＤフリップフロップ７（以下Ｆ
／Ｆ７と略す）とインバータ回路９．１０が付加され、
クロック切替回路４のアンド回路１２．１３がそれぞれ
３人力のアンド回路１７．１８におきかわって構成され
ている。 パワーオンリセット信号発生器６は通常ロウレベルにあ
るが、電源投入時にある一定時間だけハイレベルになる
ような信号を発生する回路である。Ｆ／Ｆ７は通常はク
ロック選択信号Ｓ、を現在選択されているクロックの反
転の立ち上がりエツジで出力し、電源投入時のみパワー
オンリセット信号発生器６の出力信号によつてデータを
出力する。この出力はインバータ回路１０を介してクロ
ック切替回路４のアンド回路１７に入力される。 第５図は第２の実施例の動作を示すタイミング図である
。 クロック選択信号Ｓ、が時刻ｔ、にロウレベルからハイ
レベルに変化した時、第１のクロックＳ、の立ち下がり
エツジ（時刻ｔ１゜）でＦ／Ｆ ７の出力Ｑが変化し、
インバータ回路１０の出力がロウレベルとなるので出力
クロックＳ４には第１のクロックＳ、が出力されなくな
る。実際に出力クロック４から第２のクロックＳ２が出
力されるのは同期回路５の出力が変化する第１のクロッ
クＳ、の立ち上がりエツジ（時刻１＋１）である、すな
わち、時刻ｔｌＯとｔｌｌの間は出力クロックＳ４は常
にロウレベルにある。 同様に、クロック選択信号Ｓ３が時刻ｔｌｌにハイレベ
ルからロウレベルに変化した時、第２のクロックＳ、の
立ち上がりエツジ（時刻ｔ ＋ｓ）で出力クロック４に
は第２のクロックＳ、が出力されなくなる。実際に出力
クロック４から第１のクロックＳ＋が出力されるのは第
１のクロックＳ＋の立ち上がりエツジ（時刻ｔ １４）
である、すなわち、時刻ｔｔｓからｔ＋ａの間は出力ク
ロックＳ４は常にロウレベルにある。 本実施例の回路ではクロック選択信号Ｓ３を切り替える
と、すぐに切り替え前のクロックの発振が止まり、さら
に短い周期のパルスが発生しないようなタイミングで切
り替え後のクロックの発振が始まるようになっている。 このためたとえばクロック選択信号Ｓｓにより周波数の
高いクロックＳ＋から低いクロックＳ、に出力クロック
Ｓ４と切り替える場合でもクロック選択信号Ｓ、が切り
替わった後には周波数の高いクロックＳ＋は出力されな
い。 【発明の効果】 以上説明したように本発明は、２つのクロックを切り替
える際にクロック選択信号をクロックに同期させること
により、周期の短いパルスがクロックの切り替え時に発
生しないようになるという効果がある。
第１図は本発明の第１の実施例のクロック発生回路の構
成図、第２図、第３図はその動作を示すタイミング図、
第４図は本発明の第２の実施例のクロック発生回路のブ
ロック図、第５図はその動作を示す構成図、第６図は従
来例のブロック図、第７図はその動作を示すタイミング
図である。 ｌ・・・第１の発振器、 ２・・・第２の発振器。 ３・・・クロック選択信号発生器、 ４・・・クロック切替回路、 ５・・・同期回路、 ６・・・パワーオンリセット信号発生器、７．１ ８ ・ ・ ９〜１ １２、１ １４ ・ ・ Ｓｌ ・ ・ Ｓｌ ・ ・ Ｓ３ ・ ・ Ｓ４ ・ ・ ・Ｄフリップフロップ、 ５、１６ ・ ・ ・ダイオード、 １・・・インバータ回路、 ３．１７．１８・・・アン ・オア回路、 ・第１のクロック、 ・第２のクロック、 ・クロック選択信号、 ・出力クロック。 ド回路、
成図、第２図、第３図はその動作を示すタイミング図、
第４図は本発明の第２の実施例のクロック発生回路のブ
ロック図、第５図はその動作を示す構成図、第６図は従
来例のブロック図、第７図はその動作を示すタイミング
図である。 ｌ・・・第１の発振器、 ２・・・第２の発振器。 ３・・・クロック選択信号発生器、 ４・・・クロック切替回路、 ５・・・同期回路、 ６・・・パワーオンリセット信号発生器、７．１ ８ ・ ・ ９〜１ １２、１ １４ ・ ・ Ｓｌ ・ ・ Ｓｌ ・ ・ Ｓ３ ・ ・ Ｓ４ ・ ・ ・Ｄフリップフロップ、 ５、１６ ・ ・ ・ダイオード、 １・・・インバータ回路、 ３．１７．１８・・・アン ・オア回路、 ・第１のクロック、 ・第２のクロック、 ・クロック選択信号、 ・出力クロック。 ド回路、
Claims (1)
- 【特許請求の範囲】 １、第１のクロックを発生する第１の発振回路と、 第１のクロックの周波数の１／３以下の周波数の第２の
クロックを発生する第２の発振回路と、第１または第２
のクロックを選択するクロック選択信号を発生するクロ
ック選択信号発生器と、クロック選択信号の論理レベル
に応じて第１または第２のクロックを選択し、出力クロ
ックとして出力するクロック切替回路と、 クロック選択信号を入力してクロック切替回路に出力し
、クロック選択信号の論理レベルの変化時には、クロッ
ク選択信号を変化後の第２のクロックの最初の立ち上が
りに同期させた後、該立ち上がり後の第１のクロックの
最初の立ち上がりに同期させてクロック切替回路に出力
する同期回路を有するクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333543A JPH03192923A (ja) | 1989-12-22 | 1989-12-22 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333543A JPH03192923A (ja) | 1989-12-22 | 1989-12-22 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192923A true JPH03192923A (ja) | 1991-08-22 |
Family
ID=18267221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333543A Pending JPH03192923A (ja) | 1989-12-22 | 1989-12-22 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738398A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | クロック切替回路 |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
-
1989
- 1989-12-22 JP JP1333543A patent/JPH03192923A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738398A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | クロック切替回路 |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5119045A (en) | Pulse width modulation circuit | |
| US5619170A (en) | PLL timing generator with voltage controlled oscillator | |
| JPH04217115A (ja) | 少くとも１つのクロック位相出力と基準クロックの間の位相関係を変えるための集積回路 | |
| US5625311A (en) | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed | |
| US20020112194A1 (en) | Clock phase generator | |
| KR19980078161A (ko) | 반도체 메모리 소자의 딜레이 루프 럭크 회로 | |
| US6271702B1 (en) | Clock circuit for generating a delay | |
| WO1990015480A1 (en) | Method and circuit for generating dependent clock signals | |
| JPH03192923A (ja) | クロック発生回路 | |
| JP3107164B2 (ja) | パルス幅変調回路 | |
| KR100223026B1 (ko) | 동기화 회로 | |
| JP2737903B2 (ja) | クロック切替方式 | |
| JP2003188719A (ja) | 分周回路 | |
| JP2004258888A (ja) | 半導体集積回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JP2022156708A (ja) | クロック同期回路、半導体装置、及びクロック同期方法 | |
| JP3001544B1 (ja) | パルス同期化回路 | |
| JP2002132375A (ja) | クロック信号制御回路 | |
| KR900000582B1 (ko) | 중앙처리 장치의 클럭 전환 제어회로 | |
| JP2533371Y2 (ja) | 多相クロック発生回路 | |
| JP2000163155A (ja) | データ処理回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| KR930003966B1 (ko) | Ntsc/pal겸용 발진주파수 변환회로 | |
| JPH09130235A (ja) | ディジタルｐｌｌ回路 | |
| JP3166347B2 (ja) | クロック発生回路 |