JP3107164B2

JP3107164B2 - パルス幅変調回路

Info

Publication number: JP3107164B2
Application number: JP02200300A
Authority: JP
Inventors: 豊佐藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-05-07
Filing date: 1990-07-26
Publication date: 2000-11-06
Anticipated expiration: 2015-11-06
Also published as: JPH04151968A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はレーザビームプリンタ（以下、LBPと略記す
る。）、ディジタル複写機などの書き込み制御装置に用
いられるパルス幅変調回路に関する。

（ロ）従来の技術一般に入力多値データに対するパルス幅変調（以下、
PWMと略記する。）は入力多値データの周波数より早い
クロックを用いてそのデータに対応するパルス幅の波形
を形成している。

第14図は入力データとパルス幅との関係を示すタイミ
ングチャートである。この第14図においては、入力デー
タ（ａ）を３ビット（≦７）とし、入力データの1/2³の
周期のクロック（ｂ）を用いてPWM（ｃ）を行なってい
る。

ところで、LBPやディジタル複写機のように、画素ク
ロックが10〜20MHzの高速になるとPWMに必要なクロック
は８階調で80〜160MHz、16階調で160〜320MHzと非常に
高速なものとなり、これを実現するには非常に高速な素
子を必要とする。従来のこの種PWM回路を第15図ないし
第17図に示す。第15図は従来のPWM回路の一例を示すブ
ロック図、第16図はそのタイミングチャートである。第
15図において、（60）は画素クロックに同期した三角波
を発生する三角波発生回路、（61）は多値のディジタル
入力画素データをアナログ信号に変換するD/A変換回
路、（62）はこれら両回路の出力を比較するコンパレー
タである。

而して、第16図に示すように、三角波発生回路（60）
から出力される三角波と入力データをアナログ値に変換
した値とをコンパレータ（62）で比較し入力データが大
きければ“1"小さければ“0"を出力することでPWMが行
なわれる。

また、第17図に示す回路においては、複数の遅延素子
（65）…に画素クロックを入力し、この各遅延素子（6
5）…により作成された一定時間遅延した各信号を波形
形成回路（66）にて対応するパルス幅の波形に形成す
る。そして、この形成した波形信号から波形選択回路
（67）に入力された画素入力データにより、その入力デ
ータに応じたPWM波形を選択するものである。

（ハ）発明が解決しようとする課題上述した第15図に示した回路にあっては、D/A変換回
路（61）、コンパレータ（62）などのアナログ回路を必
要とし、画素クロック（WCLK）が10MHz程度の高速なク
ロックを用いる場合、そのアナログ回路が非常に高価に
なるとともに、１チップの半導体へ集積化するのが困難
であるなどの問題があった。

また、上述の第17図に示す回路においては、素子の遅
延時間が固定となるので、画素クロックの周波数が変る
と、遅延素子自体を変える必要があり、回路設計上汎用
性が乏しいという問題があった。更に、このような遅延
素子を半導体集積回路（以下、ICと略記する。）で構成
した場合、温度やICプロセスパラメータの振れにより、
遅延時間自体が大きく変る。そのため、第17図で示した
回路全体を１チップで構成することは非常に困難である
という問題があった。

本発明は上述した従来の問題点を解消するためになさ
れたものにして、任意の画素クロックに対して、安価で
しかも一様なパルス幅をもった出力を発生でき、且つ容
易に１チップ化が可能なPWM回路を提供することをその
課題とする。

（ニ）課題を解決するための手段本発明の第１の発明のパルス幅変調回路は、複数の遅
延素子からなるリング発振器を用いて構成した電圧制御
型発振器と、この電圧制御型発振器の各遅延素子の出力
からディテクト信号に最も位相が近い波形を選択し画素
クロックとして出力するタップ選択回路と、前記電圧制
御型発振器と同一の遅延素子を備え、且つ電圧制御型発
振器の制御信号が同じく制御信号として供給され、前記
画素クロックを一定時間だけ遅延した信号を出力する遅
延回路と、この遅延回路からの出力に応じたパルス幅を
有する信号を形成する波形形成回路と、この波形形成回
路の出力信号から入力画像データに応じた出力信号を選
択する波形選択回路とを備えてなる。

また第２の発明のパルス幅変調回路は、複数の遅延素
子を用いたリング発振器からなる電圧制御型発振器と、
この電圧制御型発振器の各遅延素子の出力が入力され任
意の段数だけ位相をずらして出力するバレルシフタと、
前記電圧制御型発振器の各遅延素子からディテクト信号
に最も位相が近い波形を選択し、その信号に基づき記バ
レルシフタのシフト段数を制御する信号を生成するタッ
プ選択回路と、前記バレルシフタの出力波形から特定の
パルス幅を有する信号を形成する波形形成回路と、この
波形形成回路の出力信号から入力画像データに応じた出
力信号を選択する波形選択回路と、を備えてなる。

（ホ）作用第１の発明によれば、リング発振器で構成した電圧制
御型発振器を用いているので、非同期で発生するディテ
クト信号に位相合せされたクロックを得ることができ
る。

更に、電圧制御型発振器と同じ構成の遅延回路を用い
且つその制御信号も同じ制御信号を用いて特定のパルス
幅をもつ波形を形成しているので、任意の画素周波数に
対しても一様なPWMを行なうことができる。

また、第２の発明によれば、タップ選択回路及びバレ
ルシフタを用いているため、システムクロックと非同期
で発生するディテクト信号に対して、最も位相の近い波
形を選択し、その選択した信号に対して、1/n×Ｔ（こ
こで、ｎはタップ数、Ｔはシステムの周波数）ずつ位相
が遅れた信号を波形形成回路に入力できる。

（ヘ）実施例以下、本発明の実施例につき図面を参照して説明す
る。

第１図は本発明の第１の発明の一実施例を示すブロッ
ク回路図である。第２図は本発明に用いられるリング発
振器を示すブロック回路図、第３図は各遅延素子を示す
回路図である。

先ず第２図に従い本発明に用いられるリング発振器に
ついて説明する。

第２図において、（10）はパルス遅延素子であり、複
数の遅延素子（10−１）〜（10−４）が縦続接続され、
最終段の遅延素子（10−４）の出力端子がインバータ
（11）を介して初段の遅延素子（10−１）の入力端子に
接続されている。

尚、インバータ（11）は遅延素子（10）が偶数個であ
る場合に用いられる。

各遅延素子（10）の出力パルス幅は入力端子（VR）に
印加される電圧により制御される。

更に、各遅延素子（10）の出力端子はバッファ（12）
（13）を介して出力端子（t0）〜（t7）に接続されてお
り、上記どの端子（t0）〜（t7）からでも出力クロック
パルスを取り出されるようになっている。

次に、上記遅延回路素子（10）の詳細を第３図に示
す。第３図（ａ）及び（ｂ）はそれぞれ異なる遅延素子
の例を示す回路図であり、これらの図において、（31）
（32）はｐチャネルMOSトランジスタ、（41）（42）は
ｎチャネルMOSトランジスタである。

第３図（ａ）においては、トランジスタ（32）（42）
でインバータを構成する。入力は（Ｉ）、出力は（）
であり、ｐチャネルMOSトランジスタ（31）が入力電圧V
Rにより制御され定電流源となる。従って、VRの入力に
よって入力（Ｉ）から出力（）への遅延時間が制御で
きる。

また第３図（ｂ）においても同様に、ｐチャネルMOS
トランジスタ（31）に入力電圧VRが与えられ、このトラ
ンジスタが入力電圧VRにより制御される定電流源とな
り、VRの入力によって入力（Ｉ）から出力（）への遅
延時間が制御できる。

而して、これら遅延素子を第２図に示すように構成す
ることにより、全体としてVR電圧で発振周波数を制御で
きる電圧制御型発振器（以下、VCOと略記する。）が実
現できる。

次に、第１図に従い本発明の第１の発明の一実施例に
つき説明する。

第１図において、（１）は上述した遅延回路素子を利
用したリング発振器により構成されたVCOで、入力端子
（VR）に印加される電圧VRにより制御された各遅延素子
のパルス幅に応じて一定時間だけ位相のずれた波形を出
力端子t0〜t7から出力する。本実施例においては、第６
図に示すように、1/8Tだけ位相のずれたクロック波形が
出力端子t0〜t7より出力される。

（２）はタップ選択回路であり、上記VCO（１）の出
力端子のなかから、上述した遅延素子（10）で作成され
る信号とは全く非同期で発生されるディテクト信号（以
下、DETと略記する。）に最も位相が近い波形を選択す
る。この選択された信号がLBPやディジタル複写機の画
素クロック（以下、WCLKと略記する。）として用いられ
る。

（３）は遅延回路であり、上述したVCO（１）と同じ
遅延素子とインバータで構成され、VCO（１）の制御信
号VRが同じく制御信号として供給されると共に、上記タ
ップ選択回路（２）からの出力信号としてのWCLKが入力
される。そして、このWCLKより一定時間遅延した信号T0
〜T7を出力する。この遅延回路の詳細を第４図に示す。
第４図に示す遅延回路は上述した第２図のリング発振期
と同じ遅延素子（10）を縦列に接続し、初段の遅延素子
の入力端子にタップ選択回路（２）の出力WCLKが入力さ
れる。

各遅延素子（10）の出力パルスの遅延時間は上述のVC
O（１）と同じVRに印加される電圧により制御される。

更に、各遅延素子（10）の出力端子はバッファ（12）
（13）を介して出力端子（T1）〜（T7）に接続されてお
り、上記どの端子（T1）〜（T7）からでも出力クロック
パルスが取り出せるように構成されている。

この遅延回路の遅延時間は上述のVCO（１）と同じ遅
延素子等を用い更に制御電圧も同じVRが入力されるため
VCO（１）の各素子の遅延時間と同じT/8である。このと
きのT0〜T7の関係は第６図においてt0をT0に、t1をT1と
いうように置き換えたものとなる。

（４）は波形成形回路であり、遅延回路（３）からの
出力である各クロックパルスから本実施例においてはク
ロックパルス（T4）〜（T7）により特定のパルス幅をも
ったPWM信号を作成する。すなわちクロックパルス（T
4）〜（T7）を用いて夫々PWM1〜PWM7が作成される。こ
の波形成形回路（４）の詳細を第５図に示す。第５図に
示すように、波形成形回路（４）はアンドゲート（51）
とノアゲート（52）とからなり、入力されるクロックパ
ルスのうち（T4）〜（T7）から第７図で示す関係のパル
ス幅を有するPWM信号を作成する。すなわち、1/8Tのパ
ルス幅のPWM1は第６図から明らかなように、クロックパ
ルスT4とT7とのアンドをとることにより形成される。同
様に、1/4Tのパルス幅のPWM2は、クロックパルスT7とT5
とのアンドを、3/8Tのパルス幅のPWM3は、クロックパル
スT5とT6とのアンドをとることにより夫々形成される。
また、パルス幅1/2TのPWM4はクロックパルスT6を用い
る。

一方、5/8Tのパルス幅のPWM5は第６図から明らかなよ
うに、クロックパルスT6とT5とのノアをとることにより
形成される。同様に、3/4Tのパルス幅のPWM6は、クロッ
クパルスT5とT7とのノアを、7/8Tのパルス幅のPWM7は、
クロックパルスT7とT4とのノアをとることにより夫々形
成される。

（５）は波形選択回路であり、波形成形回路（４）で
成形した各PWM信号（PWM1）〜（PWM7）のなかから多値
画像データに対応したPWM信号を選択しPWMデータを出力
する。

次に本発明の動作につき更に説明する。

VCO（１）が周波数Ｔで発振しているとするとVCO
（１）からは第６図に示すようにT/8ずつ位相のずれたt
0〜t7の位相のクロックをタップ選択回路（２）に出力
する。タップ選択回路（２）はこれらクロックと非同期
のDET信号と最も近い位相をもったクロックをt0〜t7か
ら選択し遅延回路（３）へ出力する。この信号を今T0と
するとこの信号がWCLKとなる。このT0を遅延回路（３）
に入力するとともに、遅延回路（３）の制御信号として
VRが入力される。

このようにT/8だけ位相のずれたクロックが波形成形
回路（４）に入力され、第７図で示すようにパルス幅が
1/8T、1/4T、…7/8Tとなる波形のクロック信号PWM1〜PW
M7が形成される。

そして、多値画像データが波形選択回路（５）に入力
されることにより、多値画像データに対応したPWM信号
が選択される。このとき遅延回路（３）のVR入力にはVC
O（１）の制御信号が入力されているので、Ｔが任意の
値であっても常に1/8ずつパルス幅の異なった波形を得
ることができる。

このように、予め遅延回路（３）のVR入力と遅延時間
の関係を求めておき、遅延回路（３）のVRに外部より単
独に信号を入力すると任意の周波数Ｔに対して常に一定
時間ずつパルス幅の異なった波形を得ることができる。

したがって、入力多値データに対するパルス幅変調が
非同期に発生するDET信号に位相が合わされ且つ任意の
ＴすなわちWCLKに対してパルス幅変調が行なえる。

次に本発明の第１の発明の第２の実施例につき第８図
に従い説明する。

第８図に示す実施例においては、種々の周波数に対応
可能なようにVCO（１）を位相制御ループ（以下、PLLと
略記する。）に使用している。（６）は位相比較器、
（７）はローパスフィルターである。VCO（１）の入力
は第１図のVRを用い、出力は出力端子（t0）〜（t7）の
何れからも取り出せる。位相比較器（６）にはクロック
入力として基準クロックＴとVCO（１）のt0の出力が入
力され、VCO（１）のクロックt0の位相差分だけローパ
スフィルター（７）に対して充放電させる。ローパスフ
ィルター（７）の出力がVCO（１）のVR入力として供給
される。

このPLL（30）がロックした場合、基準クロックＴと
同じ周波数で発振する。このとき、VCO（１）からは第
６図に示すようにT/8ずつ位相のずれたt0〜t7の位相の
クロックが出力され、この出力をタップ選択回路（２）
に出力する。タップ選択回路（２）はこれらクロックと
非同期のDET信号と最も近い位相をもったクロックをt0
〜t7から選択し遅延回路（２）へ出力する。またこのタ
ップ選択回路（３）からの出力はインバータ（９）を介
してフリップフロップ（８）へ入力される。この信号を
今T0とするとこの信号がWCLKとなる。このT0が遅延回路
（３）に入力されるとともに、遅延回路（３）の制御信
号としてVRが入力される。この遅延回路（３）の遅延時
間は上述のVCO（１）と同じ遅延素子等を用い更に制御
電圧も同じVRが入力されるためVCO（１）の各素子の遅
延時間と同じT/8である。このときのT0〜T7の関係は、
前述と同様に第６図においてt0をT0にt1をT1というよう
に置き換えたものとなる。

このようにT/8だけ位相のずれたクロック（T4）〜（T
7）が波形成形回路（４）に入力され、第７図で示すよ
うにパルス幅が1/8T、1/4T、…7/8Tとなる波形のクロッ
ク信号PWM1〜PWM7が形成される。

そして、多値画像データがフリップフロップ（８）に
入力されると、T0の立ち上がりでこれがラッチされ、そ
の値が波形選択回路（５）に入力されることにより、多
値画像データに対応したPWM信号が選択される。

ところで、遅延回路をIC内で構成しようとした場合、
プロセスパラメータや温度などの依存度が大きく、安定
した特性を得ることは難しい。しかし上述したように本
発明では遅延素子をリング発振回路であるVCOと同じ構
成としているため、外部環境やデバイス間のばらつきに
かかわらず、一定の遅延量を得ることができる。またIC
の場合遅延量も数nsであるので全体としては非常に安価
で高速なPWM回路が実現できる。

次に、本発明の第２の発明の実施例につき第９ないし
第13図に従い説明する。尚、第１の発明と同一部分には
同一符号を付す。

第９図は本発明の第２の発明の一実施例を示すブロッ
ク図、第10図は本発明に用いられるタップ選択回路を示
す回路図、第11図は本発明に用いられるバレルシフタを
示すブロック図、第12図は本発明に用いられる波形形成
回路を示す回路図である。

第９図おいて、本実施例のVCO（１）は遅延段数が８
段のリング発振器により構成され、入力端子（VR）に印
加される電圧VRにより制御された各遅延素子のパルス幅
に応じ一定時間だけ位相のずれた波形を出力端子t0〜t7
から出力する。このVCO（１）のリング発振器の構成
は、前述の第２図に示したものが用いられ、また各遅延
素子は同じく前述の第３図に示したものが用いられる。

而して、本実施例においては、前述の第６図に示すよ
うに1/8Tだけ位相のずれたクロック波形が出力端子t0〜
t7より出力される。ここでＴはVOC（１）の発振の周期
である。

VOC（１）からの各出力t0〜t7はタップ選択回路（2
0）およびバレルシフタ（50）に与えられる。

タップ選択回路（20）は、上述した遅延素子で作成さ
れる信号とは全く非同期で発生されるDET信号が入力さ
れ、上記VCO（１）からの出力t0〜t7のなかから、このD
ET信号と最も位相が近い信号が選択され、その情報が出
力端子S0〜S7よりバレルシフタ（50）に出力される。

第10図はこのタップ選択回路（20）の構成を示す回路
図であり、タップ選択回路（20）は複数のフリップフロ
ップ（21）〜（28）を備え、各フリップフロップ（21）
…のＤ端子にVCO（１）からの出力t0〜t7が夫々供給さ
れ、クロック端子（CK）にDET信号が供給される。そし
て前段のフリップフロップ（21）…のQB出力と次段のフ
リップフロップのＱ出力がアンド回路（29）…に供給さ
れ、このアンド回路（29）…からDET信号と最も位相が
近い信号をS0〜S1として出力する。例えば、t1の信号の
波形が立ち下がった時点で、DET信号が発生し、フリッ
プフロップ（21）…にラッチされたとすると、S1が“1"
を出力し、S0、S2〜S7は“0"を出力する。このS0〜S7の
信号がバレルシフタ（50）に供給される。

バレルシフタ（50）は第11図に示すように、例えば入
力16bitの信号が０〜７の任意の段数だけずらされ、tt0
〜tt7に出力される。例えば、タップ選択回路（20）か
らの信号S0〜S7において、S1のみが“1"で他の信号が
“0"の制御信号がバレルシフタ（50）に入力されると、
VCO（１）からバレルシフタ（50）に入力された信号t0
〜t7の信号が１段ずらされて出力され、tt0にはt1がtt1
にはt2が、そしてtt7にはt0が出力される。即ち、非同
期で発生するDET信号に対して最も位相の近い波形tnが
バレルシフタ（50）のtt0端子から出力される。この信
号を画素クロック（WCLK）として用いると、画素クロッ
ク（WCLK）から位相がT/8ずつずれた波形がtt1,tt2…tt
7から出力される。このtt0〜tt7の関係は、前述の第６
図において、t0をtt0に、t1をtt1というように置き換え
たものとなる。

バレルシフタ（50）からの出力tt0〜tt7は波形形成回
路（４）に供給されると共に、フリップフロップ（８）
にtt0出力すなわち画素クロック（WCLK）が供給され
る。

波形形成回路（４）は、バレルシフタ（50）からの出
力である各クロックパルスから本実施例においてはクロ
ックパルス（tt4）〜（tt7）により特定のパルス幅をも
ったPWM信号を作成する。すなわちクロックパルス（tt
4）〜（tt7）を用いて夫々PWM1〜PWM7が作成される。こ
の波形形成回路（４）の詳細を第12図に示す。第12図に
示すように、波形形成回路（４）はアンドゲート（51）
とノアゲート（52）とからなり、入力されるクロックパ
ルスのうち（tt4）〜（tt7）から第７図で示す関係パル
ス幅を有するPWM信号を作成する。すなわち、1/8Tのパ
ルス幅のPWM1は第６図の関係から明らかなように、クロ
ックパルスtt4とtt7とのアンドをとることにより形成さ
れる。同様に、1/4のパルス幅のPWM2は、クロックパル
スtt7とtt5とのアンドを、3/8Tのパルス幅のPWM3は、ク
ロックパルスtt5とtt6とのアンドをとることにより夫々
形成される。また、パルス幅1/2TのPWM4はクロックパル
スtt6を用いる。

一方、5/8Tのパルス幅のPWM5は第６図から明らかなよ
うに、クロックパルスtt6とtt5とのノアをとることによ
り形成される。同様に、3/4Tのパルス幅のPWM6は、クロ
ックパルスtt5とtt7とのノアを、7/8Tのパルス幅のPWM7
は、クロックパルスtt7とtt4とのノアをとることにより
夫々形成される。そしてパルス幅が1/8Tずつ異なってい
るPWM信号（PWM1）〜（PWM7）が波形選択回路（５）に
供給される。そして、多値画像データがフリップフロッ
プ（８）に入力されると、画素クロック（WCLK）の立ち
上がりでこれがラッチされ、その値が波形選択回路
（５）に入力されることにより、多値画像データ対応し
たPWM信号が選択される。

そして、前述の第８図に示した実施例と同様に第９図
に示した第２の発明の実施例においても、遅延素子を用
いたリング発振器（１）を用いているので、第13図に示
すようにPLL回路を構成することにより、任意の画素周
波数を持つシステム内で常に1/n×Ｔだけ位相の遅れた
波形を得ることができる。ここでＴはシステムの周波
数、ｎはタップ数である。

この第13図において、前述の第８図と同じく、位相比
較器（６）にはクロック入力としてシステムクロックＴ
とVCO（１）のt0の出力が入力され、VCO（１）のクロッ
クt0の位相差分だけローパスフィルター（７）に対して
充放電させる。ローパスフィルター（７）の出力がVCO
（１）のVR入力として供給される。このPLL（30）がロ
ックした場合、システムクロックＴと同じ周波数で発振
する。

このとき、VCO（１）からはT/8ずつ位相のずれたt0〜
tn−１の位相のクロックが出力される。

（ト）発明の効果以上説明したように本発明は、リング発振器で構成し
た電圧制御型発振器を用いているので、非同期で発生す
るディテクト信号に位相合せされたクロックを得ること
ができる。

更に、電圧制御型発振器と同じ構成の遅延回路を用い
且つその制御信号も同じ制御信号を用いて特定のパルス
幅もつ波形を形成しているので、任意の画素周波数に対
しても一様なPWMを行なうことができる。

また、上述したように本発明では遅延素子をリング発
振回路であるVCOと同じ構成としているため、外部環境
やデバイス間のばらつきにかかわらず、一定の遅延量を
得ることができる。そしてICの場合遅延量も数nsである
ので全体としては非常に安価で高速なPWM回路が実現で
きる。

また、第２の発明によれば、タップ選択回路及びバレ
ルシフタを用いているため、システムクロックと非同期
で発生するディテクト信号に対して、最も位相の近い波
形を選択し、その選択した信号に対して、1/n×Ｔずつ
位相が遅れた信号に基いてPWMを行なうことができる。
更に選択された符号を画素クロックとして用いると、画
素クロック戸同期して入力される画素データに応じた幅
をもった波形の信号を出力することができる。

【図面の簡単な説明】第１図は本発明の第１の発明の第一の実施例を示すブロ
ック回路図、第２図は本発明に用いられるリング発振器
を示すブロック回路図、第３図は遅延素子を示す回路図
である。第４図は遅延回路を示す回路図、第５図は波形形成回路
を示す回路図である。第６図はVCOからの各出力を示すタイミングチャート、
第７図は各PWMを示すタイミングチャートである。第８図は本発明の第１の発明に基く第２の実施例を示す
ブロック回路図である。第９図は本発明の第２の発明の一実施例を示すブロック
図である。第10図は本発明に用いられるタップ選択回路を示す回路
図、第11図は本発明に用いられるバレルシフタを示すブ
ロック図、第12図は本発明に用いられる波形形成回路を
示す回路図である。第13図は第２の発明にPLLを用いた場合のブロック図で
ある。第14図は入力データとパルス幅との関係を示すタイミン
グチャートである。第15図は従来のPWM回路を示すブロック回路図、第16図
はそのタイミングチャートである。第17図は従来のPWM回路を示すブロック回路図である。１……VCO、２、20……タップ選択回路、３……遅延回路、４……波形形成回路、５……波形選択回路、50……バレルシフタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/23 - 1/31 B41J 2/44

Claims

(57)【特許請求の範囲】

【請求項１】複数の遅延素子を用いたリング発振器から
なる電圧制御型発振器と、この電圧制御型発振器の各遅
延素子の出力からディテクト信号に最も位相が近い波形
を選択し画素クロックとして出力するタップ選択回路
と、前記電圧制御型発振器と同一の遅延素子を備え、且
つ電圧制御型発振器の制御信号が同じく制御信号として
供給され、前記画素クロックを一定時間だけ遅延した信
号を出力する遅延回路と、この遅延回路からの出力に応
じたパルス幅を有する信号を形成する波形形成回路と、
この波形形成回路の出力信号から入力画像データに応じ
た出力信号を選択する波形選択回路と、からなるパルス
幅変調回路。
【請求項２】複数の遅延素子を用いたリング発振器から
なる電圧制御型発振器と、この電圧制御型発振器の各遅
延素子の出力が入力され任意の段数だけ位相をずらして
出力するバレルシフタと、前記電圧制御型発振器の各遅
延素子からディテクト信号に最も位相が近い波形を選択
し、その信号に基づき記バレルシフタのシフト段数を制
御する信号を生成するタップ選択回路と、前記バレルシ
フタの出力波形から特定のパルス幅を有する信号を形成
する波形形成回路と、この波形形成回路の出力信号から
入力画像データに応じた出力信号を選択する波形選択回
路と、からなるパルス幅変調回路。