JPH11163690A - 周波数逓倍回路 - Google Patents

周波数逓倍回路

Info

Publication number
JPH11163690A
JPH11163690A JP9324292A JP32429297A JPH11163690A JP H11163690 A JPH11163690 A JP H11163690A JP 9324292 A JP9324292 A JP 9324292A JP 32429297 A JP32429297 A JP 32429297A JP H11163690 A JPH11163690 A JP H11163690A
Authority
JP
Japan
Prior art keywords
circuit
signal
input terminal
delay
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP9324292A
Other languages
English (en)
Inventor
Hiroshi Mitani
浩 三谷
Nobutaka Kitagawa
信孝 北川
Kazuhito Fujii
和仁 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP9324292A priority Critical patent/JPH11163690A/ja
Priority to US09/199,821 priority patent/US6147525A/en
Publication of JPH11163690A publication Critical patent/JPH11163690A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting

Abstract

(57)【要約】 【課題】 周波数逓倍回路では、発振可能な周波数の範
囲が広い電圧制御発振回路または広い範囲で遅延量を制
御できるディレイセルが求められるが、逓倍比によって
はノイズの影響を受けやすい逓倍クロック信号が生成さ
れてしまう。 【解決手段】 電圧制御遅延回路１を構成するディレイ
セルの各出力信号を逓倍比設定信号及び入力周波数範囲
設定信号に応じて選択して位相比較器３に出力する位相
比較入力選択回路２と、逓倍比設定信号及び入力周波数
範囲設定信号に応じてディレイセルの各出力信号から逓
倍クロック信号ＣＫＯＵＴを生成する選択波形生成回路
５を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
用いられる周波数逓倍回路に関し、特に数ＭＨｚないし
数１０ＭＨｚのクロック信号を必要とするマイクロコン
ピュータに対して用いられる周波数逓倍回路に関する。
【０００２】
【従来の技術】従来、外部から供給されたクロック信号
の逓倍クロック信号は、フェーズロックドループ（以
下、ＰＬＬと呼ぶ）回路を用いて生成している。図９
は、従来の電圧制御発振回路を用いた周波数逓倍回路の
一例を示す。
【０００３】図９に示すように、電圧制御発振回路（Ｖ
ＣＯ）１１は、例えば、直列に接続された多数段のイン
バータ回路１２より構成されたリングオシレータであ
る。すなわち、最終段のインバータ回路の出力端子は、
初段のインバータ回路の入力端子に接続されている。イ
ンバータ回路１２は、インバータ１５、それぞれゲート
に制御電圧ＶＰ，ＶＮが供給される制御トランジスタ１
３、１４により構成される。制御電圧ＶＰ，ＶＮにより
インバータ回路１２の遅延量が制御され、その結果、電
圧制御発振回路１１の発振周波数が制御される。電圧制
御発振回路１１の発振信号ＣＫＯＵＴは、逓倍クロック
信号として外部に出力されるとともに、分周回路１６の
入力端子に供給される。分周回路１６は、電圧制御発振
回路１１の発振信号ＣＫＯＵＴを１／Ｎに分周し、その
分周信号を出力する。位相比較器（ＰＣ）１７の第１の
入力端子には分周信号が供給され、位相比較器１７の第
２の入力端子には外部基準クロック信号ＣＫＩＮが供給
される。位相比較器１７は、分周信号と外部基準クロッ
ク信号間の位相の進み又は遅れを検出し、その結果をパ
ルス信号にして誤差信号として出力する。誤差信号は、
ローパスフィルタ（ＬＰＦ）１８の入力端子に供給され
る。ローパスフィルタ１８は、誤差信号の直流成分のみ
を出力する。そのローパスフィルタ１８の出力信号は、
電圧制御発振回路１１の制御電圧ＶＮとして用いられ
る。
【０００４】また、ローパスフィルタ１８の出力端子
は、ｎチャネルＭＯＳトランジスタ１９のゲートに接続
され、ｎチャネルＭＯＳトランジスタ１９のソースは接
地される。ｎチャネルＭＯＳトランジスタ１９のドレイ
ンは、ｐチャネルＭＯＳトランジスタ２０のドレイン及
びゲートに接続される。ｐチャネルＭＯＳトランジスタ
２０のソースには、電源電圧が供給される。ｎチャネル
ＭＯＳトランジスタ１９のドレイン電位は、電圧制御発
振回路１１の制御電圧ＶＰとして用いられる。このよう
に制御電圧ＶＰは制御電圧ＶＮを用いて決定される。
【０００５】図９に示した回路において、外部基準クロ
ック信号ＣＫＩＮと分周回路１６の出力信号の周波数と
位相が一致する方向に、ＶＣＯ１１に対して負帰還制御
がなされる。その結果、安定状態では逓倍クロック信号
ＣＫＯＵＴは、外部基準クロック信号ＣＫＩＮのＮ逓倍
信号となる。
【０００６】図１１は、電圧制御遅延回路を用いた周波
数逓倍回路の回路例を示す。
【０００７】図１１に示すように、外部基準クロック信
号ＣＫＩＮは、電圧制御遅延回路２１の入力端子に供給
される。電圧制御遅延回路２１は、直列に接続された多
数段のインバータディレイセルにより構成される。位相
比較器（ＰＣ）２２の第１の入力端子と第２の入力端子
には、それぞれ電圧制御遅延回路２１の最終段のインバ
ータディレイセルの出力信号と外部基準クロック信号Ｃ
ＫＩＮが供給される。位相比較器２２の出力端子は、ロ
ーパスフィルタ２３の入力端子に接続され、ローパスフ
ィルタ２３の出力端子は、電圧制御遅延回路２１の制御
電圧入力端子に接続される。この負帰還のループによ
り、電圧制御遅延回路２１の最終段のインバータディレ
イセルの出力信号と外部基準クロック信号ＣＫＩＮの周
波数及び位相が一致するように、電圧制御遅延回路２１
の各インバータディレイセルのディレイ量が調整され
る。
【０００８】論理回路２４は複数の入力端子を有する。
それらの入力端子は、適切に選択された、上述の電圧制
御遅延回路２１を構成するインバータディレイセルの出
力端子に接続される。論理回路２４は、外部基準クロッ
ク信号ＣＫＩＮの１周期に複数のパルス信号を出力す
る。論理回路２４の内部の回路を適切に構成することに
より、論理回路２４の出力信号ＣＫＯＵＴを基準クロッ
ク信号ＣＫＩＮの逓倍クロック信号とすることができ
る。
【０００９】よって、ＰＬＬ回路が安定状態に至ると、
論理回路２４は、外部基準クロック信号の逓倍クロック
信号を出力する。
【００１０】
【発明が解決しようとする課題】図９に示したＰＬＬ回
路において、電圧制御発振回路１１の発振信号ＣＫＯＵ
Ｔの発振周波数ｆＶＣＯは、外部基準クロック信号ＣＫ
ＩＮの周波数ｆＩＮと分周回路１６の分周比Ｎとにより ｆＶＣＯ＝Ｎ×ｆＩＮ の形で与えられる。例えば、ｆＩＮが１ＭＨｚから４Ｍ
Ｈｚの範囲にあり、Ｎが２から８の範囲にある場合、ｆ
ＶＣＯは２ＭＨｚから３２ＭＨｚの範囲にあることが要
求される。このように電圧制御発振回路は、非常に広範
囲の周波数で発振することが求められている。
【００１１】図１０は、電圧制御発振回路の発振周波数
と電圧制御発振回路の制御電圧ＶＮとの関係を示す。
【００１２】図１０に示した領域３１のように、電圧制
御発振回路の制御電圧が高くなると電圧制御発振回路の
発振周波数が飽和するので、制御電圧に一定の上限が存
在する。また、制御電圧ＶＮは図９に示すようにＮチャ
ネルＭＯＳトランジスタ１９のゲート端子に印加される
ため、ＮチャネルＭＯＳトランジスタのしきい値以下で
は電圧制御発振回路は発振しない。よって、制御電圧の
下限も存在する。このように、電圧制御発振回路の制御
電圧範囲は狭いものとなる。
【００１３】一方、プロセスばらつきや電源電圧範囲あ
るいは温度範囲を考慮すると、電圧制御発振回路の最大
発振周波数をかなり高めに設計する必要がある。
【００１４】したがって、一般に狭い制御電圧の範囲で
広範囲な発振周波数を制御することになり、図１０の領
域３２に示すように、電圧制御発振回路の発振特性は非
常に急峻なものとなる。
【００１５】しかし、例えばこの電圧制御発振回路がＭ
ＣＵに内蔵され、制御電圧にノイズが混入した場合、発
振特性が急峻であるためノイズにより発信周波数が大き
く変化し、安定した逓倍クロック出力が得られなくなる
という問題が生じる。
【００１６】また、図１１に示した多段の電圧制御遅延
回路を用いた従来例において、外部基準クロック信号Ｃ
ＫＩＮの周波数の変化が広範囲である場合、インバータ
ディレイセルの１段当たりのディレイ量を広範囲に調整
しなくてはならない。図１２はインバータディレイセル
における制御電圧ＶＮと遅延量との関係を示す。インバ
ータディレイセルでは、領域３５に示すように一定値以
下の遅延量を得ることはできない。また、遅延量が大き
くなると、領域３３のように制御電圧の変化に対する遅
延量の変化が非常に大きくなる。そのため制御電圧にノ
イズが混入すると、遅延回路の遅延量が大きく変化し、
安定した逓倍クロック信号が出力されないという欠点が
ある。
【００１７】上述のようにノイズによって逓倍クロック
信号に生じる周波数あるいはパルス幅の変化はジッター
と呼ばれ、逓倍クロック信号に生じる位相の変化はフェ
ーズエラーと呼ばれる。ジッターやフェーズエラーの大
小は、逓倍回路の性能を大きく左右する。例えばマイク
ロコンピュータに周波数逓倍回路を用いた場合、ジッタ
ーやフェーズエラーは誤動作や暴走を引き起こす。ま
た、液晶テレビに応用した場合、ビデオ信号を水平画素
ごとにサンプリングするためのクロック信号に逓倍クロ
ック信号が用いられるとすると、画面のちらつきやゆら
ぎなどが引き起こされる。
【００１８】このように、従来の周波数逓倍回路では、
発振可能な周波数の範囲が広い電圧制御発振回路あるい
は広い範囲で遅延量を制御できるインバータディレイセ
ルが求められるため、逓倍クロック信号のノイズに対す
る感度を高めてしまうという問題がある。
【００１９】本発明は、上記課題に鑑みてなされたもの
で、広い範囲の周波数の外部基準クロック信号で動作
し、かつノイズに対する感度を抑制された周波数逓倍回
路を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は、上記課題を解
決するため、直列に接続された複数段のディレイセルよ
り構成され、初段のディレイセルの入力端子に基準クロ
ック信号が供給される電圧制御遅延回路と、複数段のデ
ィレイセルの少なくとも一部の出力信号が入力され、逓
倍比を設定する第１の設定信号及び基準クロック信号の
周波数の範囲を設定する第２の設定信号に応じて、ディ
レイセルから入力された信号を選択して出力する選択回
路と、第１の入力端子に選択回路の出力信号が供給さ
れ、第２の入力端子に基準クロック信号が供給される位
相比較器と、入力端子が位相比較器の出力端子に接続さ
れ、出力端子が電圧制御遅延回路の制御電圧入力端子に
接続されたローパスフィルタと、複数段のディレイセル
の少なくとも一部の出力信号が入力され、第１の設定信
号及び第２の設定信号に応じて、ディレイセルから入力
された信号から逓倍クロック信号を生成して出力する波
形生成回路とを具備する。
【００２１】また、この発明は、直列に接続された複数
段のディレイセルより構成され、初段のディレイセルの
入力端子に基準クロック信号が供給される電圧制御遅延
回路と、第１の入力端子に終段のディレイセルの出力信
号が供給され、第２の入力端子に前記基準クロック信号
が供給される位相比較器と、入力端子が前記位相比較器
の出力端子に接続され、出力端子が前記電圧制御遅延回
路の制御電圧入力端子に接続されたローパスフィルタ
と、前記複数段のディレイセルの少なくとも一部の出力
信号が入力され、半導体メモリの動作を制御するための
前記基準クロック信号の周期より短く一定のパルス幅を
有するパルス信号を生成する生成回路とを具備してい
る。
【００２２】さらに、この発明は、直列に接続された複
数段のディレイセルより構成され、初段のディレイセル
の入力端子に基準クロック信号が供給される電圧制御遅
延回路と、第１の入力端子に終段のディレイセルの出力
信号が供給され、第２の入力端子に前記基準クロック信
号が供給される位相比較器と、入力端子が前記位相比較
器の出力端子に接続され、出力端子が前記電圧制御遅延
回路の制御電圧入力端子に接続されたローパスフィルタ
と、前記複数段のディレイセルの複数の出力信号が入力
され、周波数選択信号に応じて異なる周波数の信号を生
成する生成回路とを具備している。
【００２３】また、この発明は、直列に接続された複数
段のディレイセルより構成され、初段のディレイセルの
入力端子に基準クロック信号が供給される電圧制御遅延
回路と、第１の入力端子に終段のディレイセルの出力信
号が供給され、第２の入力端子に前記基準クロック信号
が供給される位相比較器と、入力端子が前記位相比較器
の出力端子に接続され、出力端子が前記電圧制御遅延回
路の制御電圧入力端子に接続されたローパスフィルタ
と、前記複数段のディレイセルの複数の出力信号が入力
され、異なる周波数の信号をそれぞれ生成する複数の生
成回路と、前記複数の生成回路の出力信号を周波数選択
信号に応じて選択する選択回路と、前記複数段のディレ
イセルの一つの出力信号に応じて、前記周波数選択信号
の出力タイミングを制御する制御回路とを具備してい
る。
【００２４】さらに、この発明は、直列に接続された複
数段のディレイセルより構成され、初段のディレイセル
の入力端子に基準クロック信号が供給される電圧制御遅
延回路と、第１の入力端子に終段のディレイセルの出力
信号が供給され、第２の入力端子に前記基準クロック信
号が供給される位相比較器と、入力端子が前記位相比較
器の出力端子に接続され、出力端子が前記電圧制御遅延
回路の制御電圧入力端子に接続されたローパスフィルタ
と、前記複数段のディレイセルの複数の出力信号が入力
され、マイクロコンピュータを構成する各マクロブロッ
クの動作に応じた複数の異なるタイミングのクロック信
号を生成する生成回路とを具備している。
【００２５】また、この発明は、直列に接続された複数
段のディレイセルより構成され、初段のディレイセルの
入力端子に基準クロック信号が供給される電圧制御遅延
回路と、第１の入力端子に終段のディレイセルの出力信
号が供給され、第２の入力端子に前記基準クロック信号
が供給される位相比較器と、入力端子が前記位相比較器
の出力端子に接続され、出力端子が前記電圧制御遅延回
路の制御電圧入力端子に接続されたローパスフィルタ
と、マイクロコンピュータを構成する複数のマクロブロ
ックの出力信号をラッチするラッチ回路にそれぞれ対応
して設けられ、前記ラッチ回路に動作を制御するための
クロック信号を生成する生成回路とを有し、この生成回
路は前記マクロブロックの動作速度測定時、測定対象の
マクロブロックの出力信号をラッチするラッチ回路に対
して、前記複数段のディレイセルの複数の出力信号に応
じて、異なるタイミングのクロック信号を供給してい
る。
【００２６】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。
【００２７】図１は、本発明の実施例を示す。この周波
数逓倍回路は、電圧制御遅延回路１、位相比較入力選択
回路２、位相比較器３、ローパスフィルタ４及び選択波
形生成回路５により構成される。以下、同一の構成要素
には同一の符号を付し、説明を省略する。
【００２８】電圧制御遅延回路１は、直列に接続された
例えばＮ段のディレイセルにより構成される。外部基準
クロック信号ＣＫＩＮは、電圧制御遅延回路１の入力端
子、すなわち初段のディレイセルの入力端子に供給され
る。電圧制御遅延回路１では、その制御電圧端子に供給
される電位により、各段のディレイセルにおける遅延量
を制御することができる。
【００２９】電圧制御遅延回路１を構成するディレイセ
ルの各段の出力端子の少なくとも一部は、位相比較入力
選択回路２の入力端子に接続される。位相比較入力選択
回路には、逓倍比設定信号と入力周波数範囲設定信号が
供給される。位相比較入力選択回路２は、逓倍比設定信
号と入力周波数範囲設定信号に従って、ディレイセルの
出力信号の一部を選択して出力する。
【００３０】位相比較器３において、第１の入力端子に
は位相比較入力選択回路２の出力信号が供給され、第２
の入力端子には外部基準クロック信号ＣＫＩＮが供給さ
れる。位相比較器３は、外部基準クロック信号ＣＫＩＮ
と位相比較入力選択回路２の出力信号との位相のずれに
応じたパルス信号を誤差信号として出力する。
【００３１】ローパスフィルタ４の入力端子にはこの誤
差信号が供給され、ローパスフィルタ４の出力端子は電
圧制御遅延回路１の制御電圧端子に接続される。
【００３２】選択波形生成回路２において、その入力端
子は電圧制御遅延回路１を構成するディレイセルの各段
の出力端子の少なくとも一部に接続される。また、選択
波形生成回路２は、逓倍比設定信号と入力周波数範囲設
定信号が供給される。選択波形生成回路２は、逓倍比設
定信号と入力周波数範囲設定信号に応じて、ディレイセ
ルの出力信号から波形を生成し、逓倍クロック信号ＣＫ
ＯＵＴとして出力する。
【００３３】図２は、電圧制御遅延回路１を構成する一
段のディレイセルの回路例を示す。図３は、位相比較器
３の回路例を示す。ＣＨＮ、ＤＩＳＣＨＮは誤差信号を
表す。また、図４は、ローパスフィルタ４の回路例を示
す。
【００３４】次に、図１に示した回路の動作を説明す
る。図５は、図１に示した回路の動作波形図である。
【００３５】Ｎ段のディレイセルよりなる電圧制御遅延
回路１において、入力端子に外部基準クロック信号ＣＫ
ＩＮが供給される初段のディレイセルの出力信号をＤ
１、次段のディレイセルの出力信号をＤ２とし、以下同
様にして最終段のディレイセルの出力信号をＤＮとす
る。各々のディレイセルにおける遅延量を、ｔｄとす
る。
【００３６】位相比較入力選択回路２は例えば信号ＤＮ
を出力する。そのため、信号ＤＮの立ち上がりと外部基
準クロック信号ＣＫＩＮの立ち上がりが一致するように
負帰還制御される。図５に示すように安定状態になる
と、Ｎ段のディレイセルの各々の出力信号の立ち上がり
は、外部基準クロック信号ＣＫＩＮの１周期の間に等間
隔に分布することになる。
【００３７】いま、Ｎ＝２４であり、選択波形生成回路
５に信号Ｄ１〜Ｄ２４が供給されているものとする。逓
倍比設定信号により３逓倍を設定した場合、選択波形生
成回路５は、信号ＣＫＩＮ、Ｄ４、Ｄ８、Ｄ１２、Ｄ１
６、Ｄ２０の立ち上がりエッジを用いて信号ＣＫＩＮの
３逓倍信号である逓倍クロック信号ＣＫＯＵＴを生成し
て出力する。この場合、選択波形生成回路５は、ＣＫＩ
Ｎ・（／Ｄ４）＋Ｄ８・（／Ｄ１２）＋Ｄ１２・（／Ｄ
１６）＋Ｄ１６・（／Ｄ２０）の論理演算を行う。以
下、／は反転信号を表すものとする。また、１２逓倍を
選択した場合、選択波形生成回路５は、ＣＫＩＮ・／Ｄ
１＋Ｄ２・／Ｄ３＋…＋Ｄ２２・／Ｄ２３の論理演算を
行い、基準クロック信号ＣＫＩＮの１２逓倍の逓倍クロ
ック信号ＣＫＯＵＴを生成して出力する。その他、図５
に示すように２逓倍信号や６逓倍信号を選択波形生成回
路により生成することができる。
【００３８】このような複数の逓倍比毎に異なる論理演
算を行う選択波形生成回路は、デジタル回路を用いて容
易に構成することができる。
【００３９】このように、本実施例では、選択波形生成
回路５の動作を変えることで逓倍比の異なる逓倍クロッ
ク信号を得ることができ、従来例のように逓倍比切り替
えに伴って遅延回路の遅延量を変える必要はなくなる。
その結果、電圧制御遅延回路を図１２に示した領域３
４、すなわち遅延量の制御が容易で、かつノイズの影響
も少ない領域で使用することが可能となり、逓倍回路の
性能を向上させることができる。
【００４０】次に、図６及び図７を用いて外部基準クロ
ック信号の周波数が変わる場合の本実施例の動作を説明
する。ディレイセルの段数Ｎは２４であるとする。
【００４１】図６は、外部基準クロック信号ＣＫＩＮの
周波数ｆＣＫＩＮがｆ０であり、６逓倍信号を得る場合
の動作を示す。位相比較入力選択回路２は、信号Ｄ２４
を位相比較器３に供給する。各ディレイセルの遅延量
は、制御性が最も良く、ノイズの影響が少ない動作点で
あるｔｄ１に設定されているとする。
【００４２】図７（ａ）は、図６に示した例より基準ク
ロック信号の周波数が２倍となった場合の動作を示す。
逓倍比は６のままであり、選択波形生成回路の論理も図
６に示した場合と同様である。また位相比較入力選択回
路２も信号Ｄ２４を出力する。この場合、各段の遅延量
はｔｄ２となり、ｔｄ１の半分となる。そのため、遅延
制御性は図６に示した場合よりも悪くなるが比較的良好
な領域にある。
【００４３】図７（ｂ）は、図７（ａ）に示した場合と
基準クロック周波数は同じ、すなわち２ｆ０であり、逓
倍比が３である場合の動作を示す。この場合、位相比較
入力選択回路２は信号Ｄ１２を位相比較器３に出力す
る。そのため、ディレイセルの遅延量は図６に示した場
合と同じくｔｄ１となり、遅延量の制御性は良くなる。
また、選択波形生成回路５は、図６、図７（ａ）に示し
た場合と同一の論理動作をする。この場合、選択波形生
成回路５は信号Ｄ１２〜Ｄ２４を使用しない。
【００４４】このように、基準クロック周波数が変化し
ても位相比較入力選択回路２の出力信号を変えることに
より、電圧制御遅延回路を構成するディレイセルにおけ
る遅延量の変化を小さくすることができる。その結果、
電圧制御遅延回路を図１２に示した領域３４、すなわち
遅延量の制御が容易で、かつノイズの影響も少ない領域
で使用することが可能となり、逓倍回路の性能を向上さ
せることができる。
【００４５】基準クロック信号の周波数の変化と逓倍比
の変化に対応した図１に示した実施例の動作を図８を用
いて具体的かつ詳細に説明する。図８は、各種の基準ク
ロック周波数と逓倍比における逓倍クロック信号ＣＫＯ
ＵＴの波形を表している。
【００４６】基準クロック周波数は２ＭＨｚから１６Ｍ
Ｈｚの範囲にあり、最大で逓倍比２、３、４、５、６、
８、１６の切り替えを行うものとする。入力周波数範囲
設定信号は、基準クロック信号ＣＫＩＮの周波数が２〜
４ＭＨｚ、４〜８ＭＨｚ、８〜１６ＭＨｚのいずれの範
囲にあるかを表しており、選択波形生成回路５及び位相
比較入力選択回路３に供給される。また、逓倍比設定信
号は、基準クロック信号の周波数が２〜４ＭＨｚの場合
は逓倍比が２、３、４、５、６、８、１６のいずれを選
択するかを表し、基準クロック信号の周波数が４〜８Ｍ
Ｈｚの場合は逓倍比が２、３、４、５、６、８のいずれ
を選択するかを表し、基準クロック信号の周波数が８〜
１６ＭＨｚの場合は逓倍比が２、３、４のいずれを選択
するかを表す。逓倍比設定信号は、選択波形生成回路５
及び位相比較入力選択回路３に供給される。
【００４７】電圧制御遅延回路１は、３２段のディレイ
セルより構成され、遅延信号Ｄ１〜Ｄ３２を出力する。
【００４８】位相比較入力選択回路２は、入力周波数範
囲設定信号と逓倍比設定信号に応じて遅延信号Ｄ１〜Ｄ
３２の中の１つを選択して位相比較器３に出力する。す
なわち、位相比較入力選択回路２は、図８に示した動作
波形において、矢印の付いた立ち上がり部に対応するデ
ィレイセルの出力信号を出力する。例えば、基準クロッ
ク周波数が２〜４ＭＨｚの間にあり、逓倍比が２である
ときは、信号Ｄ３２を出力し、基準クロック周波数が４
〜８ＭＨｚの間にあり、逓倍比が３であるときは、信号
Ｄ１２を出力する。
【００４９】選択波形生成回路５は、入力周波数範囲設
定信号と逓倍比設定信号に応じて遅延信号Ｄ１〜Ｄ３２
の一部または全部を用いて逓倍クロック信号を生成す
る。図８中の信号の立ち上がり部は、電圧制御遅延回路
のその段の出力信号の立ち上がりエッジを用いて、選択
波形生成回路５が出力信号ＣＫＯＵＴの立ち上がりエッ
ジを生成することを示す。同様に、図８中の信号の立ち
下がり部は、それに対応するディレイセルの出力信号の
立ち上がりエッジを使って、選択波形生成回路５が出力
信号ＣＫＯＵＴの立ち下がりエッジを生成することを表
す。
【００５０】例えば、基準クロック周波数が２〜４ＭＨ
ｚの間にあり、逓倍比が２であるときは、選択波形生成
回路５は、信号ＣＫＩＮ、Ｄ１６の立ち上がりを用いて
逓倍クロック信号ＣＫＯＵＴの立ち上がりを生成し、信
号Ｄ８、Ｄ２４の立ち上がりを用いて逓倍クロック信号
ＣＫＯＵＴの立ち下がりを生成する。同様に、基準クロ
ック周波数が４〜８ＭＨｚの間にあり、逓倍比が３であ
るときは、選択波形生成回路５は、信号ＣＫＩＮ、Ｄ
４、Ｄ８の立ち上がりを用いて逓倍クロック信号ＣＫＯ
ＵＴの立ち上がりを生成し、信号Ｄ２、Ｄ６、Ｄ１０の
立ち上がりを用いて逓倍クロック信号ＣＫＯＵＴの立ち
下がりを生成する。
【００５１】なお、図８に示した×部に対応するディレ
イセルの出力信号は、選択波形生成回路によって使用さ
れないことを表す。
【００５２】こうして、例えば２〜１６ＭＨｚの基準ク
ロック信号から２〜６４ＭＨｚの逓倍クロック信号が生
成される。
【００５３】このように、基準クロック周波数や逓倍比
に応じて、適切に位相比較入力選択回路や選択波形生成
回路を動作させることにより、電圧制御遅延回路の遅延
量を良好な制御性を有し、ノイズ耐性がある領域内に収
めることができる。その結果、ジッターやフェーズエラ
ーを小さくすることができる。
【００５４】次に、この発明の第２の実施の形態につい
て説明する。この実施の形態は、この発明をＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の制御
回路に適用する場合について示している。ＤＲＡＭにお
いては、種々の制御信号が使用されている。
【００５５】図１３は、／ＣＡＳ（カラム・アドレス・
ストローブ）信号を生成する従来の回路を示している。
この回路は複数のインバータ回路を直列接続した遅延回
路１３０とフリップフロップ回路１３１、及びインバー
タ回路１３２とから構成されている。この回路は、図１
４に示すように、イネーブル信号ENABLEと遅延回路１３
０により所定時間遅延されたイネーブル信号に応じてフ
リップフロップ回路１３１を制御し／ＣＡＳ信号を発生
している。しかし、この回路において、遅延回路１３０
は、複数のインバータ回路の製造誤差により、一定の遅
延時間Ｔｄを設定することが困難である。このため、／
ＣＡＳ信号のパルス幅Ｗ（＝Ｔｄ）が定まらなかった。
／ＣＡＳ信号の幅が長くなった場合、ＤＲＡＭの最大周
波数ｆmax を低下させ、アクセスタイムが長くなるとい
う問題が生じるため、正確なパルス幅を有する／ＣＡＳ
信号を発生することが重要である。
【００５６】そこで、第２の実施の形態では、図１５に
示す回路により／ＣＡＳ信号を生成している。尚、図１
５において、図１と同一部分には同一符号を付し、異な
る部分についてのみ説明する。
【００５７】図１５において、電圧制御遅延回路１は直
列接続されたディレイセル１５０ａ、１５０ｂ〜１５０
ｈにより構成されている。ディレイセルの数は８個に限
らず、これ以上であってもよい。前記ディレイセル１５
０ａ〜１５０ｈの各入力端Ａ〜Ｈは、組み換え回路１５
１、１５２にそれぞれ接続されている。組み換え回路１
５１は／ＣＡＳ信号を生成し、組み換え回路１５２は例
えばＤＲＡＭ内で使用されるクロック信号を生成する。
この実施の形態では、組み換え回路１５１についてのみ
説明する。
【００５８】図１６は、前記組み換え回路１５１の構成
を示している。この組み換え回路１５１は前記入力端Ａ
〜Ｈのうち例えばディレイセル１５０ａ、１５０ｆ、１
５０ｇ、１５０ｈの各入力端Ａ、Ｆ、Ｇ、Ｈの信号を用
いて／ＣＡＳ信号を生成する。すなわち、この組み換え
回路１５１はアンド回路１６１、１６２、インバータ回
路１６３、１６４、及びフリップフロップ回路１６５に
より構成されている。前記入力端Ｆはアンド回路１６１
の一方入力端に接続され、前記入力端Ｇはインバータ回
路１６３を介してアンド回路１６１の他方入力端に接続
される。前記入力端Ａはインバータ回路１６４を介して
アンド回路１６２の一方入力端に接続され、前記入力端
Ｈはアンド回路１６２の他方入力端に接続される。前記
アンド回路１６１の出力端からフリップフロップ回路１
６５のリセット信号ＣＡＳＲが出力され、アンド回路１
６２の出力端からフリップフロップ回路１６５のセット
信号ＣＡＳＳが出力される。
【００５９】図１８は、図１６の動作を示している。前
記アンド回路１６１は、入力端Ｆ、Ｇの信号に応じてリ
セット信号ＣＡＳＲを出力し、前記アンド回路１６２
は、入力端Ａ、Ｆの信号に応じてセット信号ＣＡＳＳを
出力する。このため、フリップフロップ回路１６５は、
リセット信号ＣＡＳＲに応じて立ち下がり、セット信号
ＣＡＳＳに応じて立ち上がる／ＣＡＳ信号を出力する。
【００６０】上記実施の形態によれば、電圧制御遅延回
路１により生成された正確に制御された信号を用いてセ
ット信号ＣＡＳＳ、リセット信号ＣＡＳＲを生成し、こ
の信号によりフリップフロップ回路１６５を制御するこ
とにより、／ＣＡＳ信号を生成している。したがって、
製造プロセスに影響を受けることなく正確なパルス幅を
有する／ＣＡＳ信号を生成できる。
【００６１】図１７は、組み換え回路の変形例を示すも
のである。この例の場合、ディレイセル１５０ｆ、１５
０ｈの各入力端Ｆ、Ｈの信号を用いて／ＣＡＳ信号を生
成してる。すなわち、入力端Ｆはアンド回路１７１の一
方入力端に接続され、入力端Ｈはインバータ回路１７２
を介してアンド回路１７１の他方入力端に接続される。
この構成によっても、正確なパルス幅を有する／ＣＡＳ
信号を発生できる。
【００６２】次に、この発明の第３の実施の形態につい
て説明する。この実施の形態は、例えばこの発明をマイ
クロコンピュータに適用した場合を示している。近時、
マイクロコンピュータにおいて、例えばキーボードの入
力待ち等の待機状態にシステムクロック信号の周波数を
通常動作時より低下して低消費電力化を図っている。こ
のため、マイクロコンピュータにおいては、周波数の異
なる複数のシステムクロック信号を状況に応じて使用し
ている。
【００６３】図１９、図２０は、従来のシステムクロッ
ク信を発生する回路を示している。図１９に示す回路
は、例えば５ＭＨｚのクロック信号を発生する発振器１
９１、例えば１０ＭＨｚのクロック信号を発生する発振
器１９２、例えば２０ＭＨｚのクロック信号を発生する
発振器１９３を有し、これら発振器１９１、１９２、１
９３の出力信号を周波数選択信号に応じて、セレクタ１
９４により選択している。しかし、この回路の場合、複
数の発振器を必要とするため回路規模が大きく、しか
も、各発振器１は互いに独立し、同期が取れていないた
め、発振器を切り換える際、クロック信号にノイズが発
生するなどの問題を有している。
【００６４】また、図２０に示す回路は、発振器２０１
により発生された例えば２０ＭＨｚのクロック信号を１
／２分周器２０２、２０３を用いて分周することによ
り、１０ＭＨｚ、５ＭＨｚのクロック信号を生成し、こ
れらの信号をセレクタ２０４により選択して出力してい
る。この回路によれば、図１９に示す回路の問題を解決
できる。しかし、この回路の場合、分周器２０２、２０
３が直列接続されているため、１０ＭＨｚのクロック信
号を生成するための経路長と、５ＭＨｚのクロック信号
を生成するための経路長が相違している。このため、図
２１に示すように、各分周器の入力端における信号と出
力端における信号にフェーズエラーが生じ、これらの信
号を使用する際に誤動作が生じる可能性を有している。
そこで、この実施の形態では、前記電圧制御遅延回路の
出力信号を用いてフェーズエラーを含まない複数のクロ
ック信号を発生可能としている。
【００６５】図２２は、この発明の第３の実施の形態を
示す回路であり、図１５に示す組み換え回路１５２を示
しており、図１５と同一部分には同一符号を付してい
る。この組み換え回路１５２はナンド回路２２１〜２２
５、インバータ回路２２６〜２２９により構成されてい
る。電圧制御遅延回路１を構成する各ディレイセルの入
力端Ａ〜Ｈのうち、入力端Ａはナンド回路２２１の第１
の入力端に接続され、入力端Ｂはインバータ回路２２６
を介してナンド回路２２１の第２の入力端に接続されて
いる。このナンド回路２２１の第３の入力端には周波数
選択信号を構成する信号Ｓ１が供給されている。また、
入力端Ｃはナンド回路２２２の第１の入力端に接続さ
れ、入力端Ｄはインバータ回路２２７を介してナンド回
路２２２の第２の入力端に接続されている。このナンド
回路２２２の第３の入力端には周波数選択信号を構成す
る信号Ｓ２が供給されている。さらに、入力端Ｅはナン
ド回路２２３の第１の入力端に接続され、入力端Ｆはイ
ンバータ回路２２８を介してナンド回路２２３の第２の
入力端に接続されている。このナンド回路２２３の第３
の入力端には周波数選択信号を構成する信号Ｓ３が供給
されている。また、入力端Ｇはナンド回路２２４の第１
の入力端に接続され、入力端Ｈはインバータ回路２２９
を介してナンド回路２２４の第２の入力端に接続されて
いる。このナンド回路２２４の第３の入力端には周波数
選択信号を構成する信号Ｓ４が供給されている。各ナン
ド回路２２１〜２２４の出力信号Ｘ１〜Ｘ４はナンド回
路２２５に供給され、このナンド回路２２５の出力端か
ら選択されたシステムクロック信号Ｙ１が出力される。
【００６６】図２３は、前記周波数選択信号を構成する
信号Ｓ１〜Ｓ４のレベルと選択される周波数の関係を示
しており、図２４は、図２２の動作を示している。ナン
ド回路２２１〜２２４の出力信号は、信号Ｓ１〜Ｓ４に
応じて出力され、信号Ｓ１〜Ｓ４の組合わせにより所要
の周波数が選択できる。
【００６７】上記第３の実施の形態によれば、電圧制御
遅延回路１を構成する各ディレイセルの入力端の信号を
ナンド回路２２１〜２２５、インバータ回路２２６〜２
２９により構成された組み換え回路１５２に供給し、こ
の組み換え回路１５２は２０ＭＨｚ、１０ＭＨｚ、５Ｍ
Ｈｚの信号をそれぞれ２つのナンド回路と１つのインバ
ータ回路により生成している。このため、各周波数の信
号を生成する際の経路長が同一であるため、フェーズエ
ラーの発生を防止して各周波数の信号を生成できる。し
かも、小規模の回路で構成できるため、低消費電力化に
寄与できる。
【００６８】図２５は、組み換え回路１５２の変形例を
示している。この回路は、２０ＭＨｚ用生成回路２５
１、１０ＭＨｚ用生成回路２５２、５ＭＨｚ用生成回路
２５３を備えている。各生成回路２５１、２５２、２５
３は、信号を生成するための論理回路（インバータ回路
及びナンド回路）の段数が同一とされ、同一の経路長と
されている。これら生成回路２５１、２５２、２５３
は、電圧制御遅延回路１を構成する各ディレイセルの入
力端Ａ〜Ｈの信号に応じて各周波数の信号を常時制せし
ており、これら生成回路２５１、２５２、２５３の出力
信号はセレクタ２５４に供給されている。このセレクタ
２５４は周波数選択信号に応じて生成回路２５１、２５
２、２５３の出力信号を選択して出力する。
【００６９】この様な構成によっても、図２２に示す組
み換え回路と同様の効果を得ることができる。
【００７０】尚、上記各ディレイセルの入力端Ａ〜Ｈの
信号を用いて所要の周波数の信号を生成する場合におい
て、基準クロック信号より低い、例えば１０ＭＨｚの信
号を生成する場合は、論理回路の設定に応じてデューテ
ィー比を、図２６（ａ）（ｂ）に示すように、種々変更
することが可能である。
【００７１】次に、この発明の第４の実施の形態につい
て説明する。例えば図２５に示す回路において、複数の
システムクロック信号を周波数選択信号に応じて切り換
える場合、次のような問題が発生する。
【００７２】図２７に示すように、周波数選択信号に応
じて、例えば５ＭＨｚのシステムクロック信号を使用す
る５ＭＨｚモードから、２０ＭＨｚのシステムクロック
信号を使用する２０ＭＨｚモードに切り換える場合にお
いて、５ＭＨｚのシステムクロック信号が例えばハイレ
ベル、２０ＭＨｚのシステムクロック信号がローレベル
であると、切り換え時に４０ＭＨｚの信号が発生され
る。このため、システムクロック信号の最高周波数が２
０ＭＨｚの半導体集積回路に、４０ＭＨｚの信号が供給
された場合、誤動作が発生する。
【００７３】そこで、第４の実施の形態では、前記電圧
制御遅延回路から出力される所定の信号に基づいて、セ
レクタに対する周波数選択信号の供給タイミングを制御
することにより、システムクロック信号の切り換え時
に、その半導体集積回路で使用される最高の周波数より
高い周波数のシステムクロック信号が発生することを防
止する。
【００７４】図２８は、この実施の形態に係るタイミン
グ調整回路を示し、５ＭＨｚモードと２０ＭＨｚモード
を切り換える場合の回路を示している。前記電圧制御遅
延回路１を構成するディレイセル１５０ｈの入力端Ｈの
信号は、遅延回路２８１を介してアンド回路２８２の一
方入力端に供給されるとともに、アンド回路２８２の他
方入力端に供給される。前記遅延回路２８１は、直列接
続された奇数個例えば９個のインバータ回路により構成
されている。前記アンド回路２８２の出力端はＤタイプ
フリップフロップ回路からなるレジスタ２８３のクロッ
ク信号入力端ＣＫに供給されている。このレジスタ２８
３の信号入力端Ｄには、周波数選択信号が供給され、セ
ット出力端Ｑからタイミング調整された選択信号ＳＥＬ
が出力される。この選択信号ＳＥＬは、図２５に示すセ
レクタ２５４に供給され、この信号により各生成回路か
ら出力されることなる周波数の信号が選択される。この
回路は、選択する周波数の数に応じて、遅延回路、アン
ド回路、レジスタを増加すればよい。
【００７５】図２９は、図２８の動作を示している。レ
ジスタ２８２から出力される選択信号ＳＥＬにより、５
ＭＨｚモードが選択されているとする。この状態におい
て、周波数選択信号が５ＭＨｚモードから２０ＭＨｚモ
ードに切り換わった場合においてもレジスタ２８２は即
切り換わらない。この後、ディレイセル１５０ｈの入力
端Ｈの信号がハイレベルとなると、アンド回路２８１の
出力端から信号ＣＫが出力され、この信号ＣＫがレジス
タ２８３に供給されると、このレジスタ２８３から出力
される選択信号ＳＥＬが５ＭＨｚモードから２０ＭＨｚ
モードに切り換わる。ディレイセル１５０ｈの入力端Ｈ
の信号と各生成回路から出力される信号は同期している
ため、選択信号ＳＥＬが切り換わると、この選択信号に
応じてセレクタは生成回路から出力される２０ＭＨｚの
システムクロック信号を選択的に出力する。
【００７６】上記第４の実施の形態によれば、電圧制御
遅延回路１を構成するディレイセルの信号に応じて、各
周波数のシステムクロック信号を生成する複数の生成回
路の出力切り換えタイミングを、前記ディレイセルの信
号に応じて切り換えている。したがって、各モードの周
波数を切り換える際、異なるモードの信号の途中で切り
換わることを防止できるため、最高周波数より高い信号
の発生を防止でき、誤動作を防止できる。
【００７７】次に、この発明の第５の実施の形態につい
て説明する。ここでは、この発明をマイクロコンピュー
タに設けられたラッチ回路の動作を制御するラッチ信号
生成回路に適用した場合について説明する。
【００７８】図３０は、マイクロコンピュータの一例を
示している。このマイクロコンピュータ３００は、例え
ば命令デコーダ３０１、プログラマブルカウンタ３０
２、命令メモリ３０３、データレジスタ３０４、レジス
タファイル３０５、ＡＬＵ（演算論理ユニット）３０
６、及びこれら各回路の出力信号をラッチする複数のラ
ッチ回路３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ、３
０７ｅ、３０７ｆ、３０７ｇ、３０７ｈ、３０７ｉ、３
０７ｊにより構成されている。前記命令デコーダ３０
１、プログラマブルカウンタ３０２、命令メモリ３０
３、データレジスタ３０４、レジスタファイル３０５、
ＡＬＵ（演算論理ユニット）３０６は、それぞれ例えば
マクロブロックと呼ばれる。
【００７９】ところで、前記各ラッチ回路３０７ａ〜３
０７ｊのラッチタイミングは、対応する各マクロブロッ
クの動作速度に応じて設定する必要がある。しかし、前
述したように、インバータ回路により正確な遅延時間を
設定することは困難であるため、各ラッチ回路３０７ａ
〜３０７ｊに供給されるラッチ信号を各マクロブロック
の動作速度に応じて設定することが困難であった。この
ため、各クロック信号は最長のクロック信号に対応され
ており、信号のラッチに時間がかかり、マイクロコンピ
ュータの動作速度を高速化する上で障害となっていた。
そこで、この実施の形態では、前記電圧制御遅延回路の
出力信号を用いて正確なタイミングのクロック信号を生
成可能としている。
【００８０】図３１は、この実施の形態に係わるクロッ
ク信号発生回路３１０を示している。このクロック信号
発生回路３１０には、電圧制御遅延回路１の各ディレイ
セル１５０ａ〜１５０ｈの入力端Ａ〜Ｈの信号が供給さ
れる。クロック信号発生回路３１０は、アンド回路やイ
ンバータ回路等からなる論理回路により構成され、供給
された前記信号に応じて、クロック信号ＣＫ１〜ＣＫ６
を発生する。これらクロック信号ＣＫ１〜ＣＫ６は、各
ラッチ回路に接続されるマクロブロックの動作速度に応
じて出力タイミングが設定されている。前記電圧制御遅
延回路１を構成するディレイセルの段数は８段に限ら
ず、それ以上の段数とすればクロック信号の分解能をよ
り向上できる。また、クロック信号発生回路３１０の回
路構成は、マイクロコンピュータの仕様に応じて種々変
形可能である。
【００８１】図３２は、クロック信号ＣＫ１〜ＣＫ６の
一例を示している。この例のように、高速動作する命令
デコーダ３０１に接続されたラッチ回路３０７ａ、３０
７ｂに供給されるクロック信号ＣＫ１は、比較的低速動
作するＡＬＵ３０６に接続されたラッチ回路３０７ｉ、
３０７ｊに供給されるクロック信号ＣＫ６に比べてデュ
ーティー比の小さい信号となっている。これらのクロッ
ク信号ＣＫ１〜ＣＫ６は図３０に示す各ラッチ回路に供
給される。
【００８２】このように、この実施の形態によれば、ク
ロック信号生成回路３１０は、電圧制御遅延回路１を構
成するディレイセルの出力信号に応じて、クロック信号
を発生している。したがって、各マクロブロックの動作
速度に応じたタイミングのクロック信号を生成できるた
め、マイクロコンピュータの高速化に寄与できる。
【００８３】次に、この発明の第６の実施の形態につい
て説明する。ここでは、この発明をマクロブロックの動
作速度を測定する回路に適用した場合について説明す
る。マイクロコンピュータを構成するマクロブロックの
動作速度は、従来、マイクロコンピュータの外部にテス
タを接続し、このテスタから供給される信号を使用して
測定されていた。しかし、このテスタは大型で高価なも
のであり、半導体集積回路の製造コストを高騰させる要
因となっている。そこで、この実施の形態では、マクロ
ブロックの動作速度を簡単に測定可能としている。
【００８４】図３３は、この実施の形態に係る測定回路
３３０を示している。この測定回路において、データや
制御信号をラッチする複数のラッチ回路３３２ａ、３３
２ｂ、３３２ｃ、３３２ｄ、３３２ｅの相互間には、複
数のマクロブロック３３１ａ、３３１ｂ、３３１ｃ、３
３１ｄが接続されている。これらマクロブロックは、前
記命令デコーダ、プログラムカウンタ、命令メモリ、Ａ
ＬＵ等に相当する。前記各ラッチ回路３３２ａ、３３２
ｂ、３３２ｃ、３３２ｄ、３３２ｅには組み換え回路３
３３ａ、３３３ｂ、３３３ｃ、３３３ｄ、３３３ｅがそ
れぞれ接続されている。各組み換え回路３３３ａ〜３３
３ｅは、前記電圧制御遅延回路１を構成する各ディレイ
セルの入力端の信号に応じてクロック信号を生成し、対
応する前記ラッチ回路３３２ａ〜３３２ｅに供給する。
この例において、前記電圧制御遅延回路１は分解能を上
げるため、直列接続された２０段のディレイセルにより
構成されているものとし、各組み換え回路３３３ａ〜３
３３ｅには、電圧制御遅延回路１から４つ乃至５つの信
号が供給される。
【００８５】図３５は、前記組み換え回路３３２ｅの一
例を示している。アンド回路３４１ａ、３４１ｂ、３４
１ｃ、３４１ｄの各第１の入力端には、例えば図３４に
示すように、電圧制御遅延回路１を構成するディレイセ
ルの入力端の信号１６、１７、１８、１９が供給され、
第２の入力端には前記ディレイセルの入力端の信号１
７、１８、１９、２０が供給される。アンド回路３４１
ａ、３４１ｂ、３４１ｃ、３４１ｄの各第３の入力端に
は、テスト制御信号ＣＳ１７、ＣＳ１８、ＣＳ１９、Ｃ
Ｓ２０が供給されている。これらアンド回路３４１ａ、
３４１ｂ、３４１ｃ、３４１ｄの出力端はオア回路３４
３の入力端に接続され、このオア回路３４３の出力端か
ら前記クロック信号ＣＫ５が出力される。
【００８６】他の組み換え回路も組み換え回路３３３ｅ
と同様の構成であり、これら組み換え回路には、電圧制
御遅延回路１の対応する出力信号、及びが制御信号が供
給される。
【００８７】図３６は、図３３の概略的な動作を示して
いる。通常、各組み換え回路３３３ａ〜３３３ｅは電圧
制御遅延回路１の出力信号に応じてクロック信号ＣＫ１
〜ＣＫ５を発生し、これらクロック信号ＣＫ１〜ＣＫ５
はラッチ回路３３２ａ〜３３２ｅに供給される。各ラッ
チ回路３３２ａ〜３３２ｅはクロック信号ＣＫ１〜ＣＫ
５に応じてデータ又は制御信号をラッチする。
【００８８】一方、例えばマクロブロック３３１ｄの動
作速度を測定する場合、組み換え回路３３３ｅから出力
されるクロック信号ＣＫ５の発生タイミングが徐々に早
められる。すなわち、クロック信号ＣＫ４とＣＫ５の時
間間隔Ｔ４５が時代に短縮される。このようにして、ク
ロック信号ＣＫ５の発生タイミングを徐々に早めると、
ラッチ回路３３２ｅによりマクロブロック３３１ｄの出
力信号がラッチできなくなり、ラッチ回路３３２ｅ以降
の図示せぬ回路の動作が不能となる。この時のクロック
信号ＣＫ４とＣＫ５の時間間隔がマクロブロック３３１
ｄの動作速度となる。
【００８９】具体的には、図３５に示す制御信号ＣＳ２
０〜ＣＳ１７を順次アンド回路３４１ａ〜３４１ｄに供
給する。図３４に示す電圧制御遅延回路１の１６〜２０
番目の信号は図３７に示すように、基準クロック信号か
ら順次遅延されている。組み換え回路３３３ｅには通常
制御信号ＣＳ２０が供給されており、この制御信号ＣＳ
２０に応じて電圧制御遅延回路１の１９番目と２０番目
の信号に対応するクロック信号ＣＫ５を図３７に示すよ
うに出力する。
【００９０】一方、測定時、各アンド回路３４１ａ〜３
４１ｄは前記制御信号ＣＳ２０〜ＣＳ１７を順次供給
し、この制御信号ＣＳ２０〜ＣＳ１７に応じて電圧制御
遅延回路１の２０〜１６番目の信号に対応して、クロッ
ク信号ＣＫ５の発生タイミングを早めていく。すなわ
ち、制御信号ＣＳ２０〜ＣＳ１７に応じて、アンド回路
３４１ｄ〜３４１ａから順次信号が出力され、この信号
がオア回路３４３からクロック信号ＣＫ５として出力さ
れる。このクロック信号ＣＫ５によりラッチ回路３３２
ｅを制御し、ラッチ回路３３２ｅによりマクロブロック
３３１ｄの出力信号がラッチできなくなり、ラッチ回路
３３２ｅ以降の図示せぬ回路の動作が不能となった時の
クロック信号ＣＫ４とＣＫ５の時間間隔からマクロブロ
ック３３１ｄの動作速度を測定できる。
【００９１】上記第６の実施の形態によれば、電圧制御
遅延回路１の出力信号を用いて、ラッチ回路を制御する
クロック信号の発生タイミングを変えることによりマク
ロブロックの動作速度を測定可能としている。したがっ
て、簡単な構成によりマクロブロックの動作速度を測定
できる。
【００９２】尚、この発明は、上記実施の形態に限定さ
れるものではなく、発明の要旨を変えない範囲で種々変
形実施可能なことは勿論である。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
デジタル論理回路により構成された選択波形生成回路や
位相比較入力選択回路により逓倍比の変化や外部クロッ
ク信号の周波数の変化に対応した逓倍クロック信号を生
成するため、電圧制御遅延回路の遅延量の変化を小さく
でき、逓倍クロック信号のジッターやフェーズエラーを
防止することが可能となる。
【００９４】また、電圧制御遅延回路の出力信号を用い
ることにより、製造プロセスに影響を受けることなく正
確なパルス幅を有する／ＣＡＳ信号を生成できる。
【００９５】さらに、小規模の回路で構成でフェーズエ
ラーの発生を防止して各周波数の信号を生成できる。
【００９６】また、各マクロブロックの動作速度に応じ
たタイミングのラッチ信号を生成できるため、マイクロ
コンピュータの高速化に寄与できる。
【００９７】さらに、簡単な構成によりマクロブロック
の動作速度を測定できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す図。
【図２】電圧制御遅延回路を構成するディレイセルの回
路例を示す図。
【図３】位相比較器の回路例を示す図。
【図４】ローパスフィルタの回路例を示す図。
【図５】逓倍比を変える場合の図１に示した実施例の動
作を示す図。
【図６】基準クロック周波数を変える場合の図１に示し
た実施例の動作を示す図。
【図７】図６に続いて、基準クロック周波数を変える場
合の図１に示した実施例の動作を示す図。
【図８】基準クロック周波数及び逓倍比を変える場合の
図１に示した実施例の動作を説明する図。
【図９】電圧制御発振回路を用いた従来の周波数逓倍回
路を示す図。
【図１０】電圧制御発振回路における制御電圧と発振周
波数との関係を示す図。
【図１１】電圧制御遅延回路を用いた従来の周波数逓倍
回路を示す図。
【図１２】電圧制御遅延回路における制御電圧と遅延量
との関係を示す図。
【図１３】従来の／ＣＡＳ信号を生成する回路を示す回
路図。
【図１４】図１３に示す回路の動作を示すタイミング
図。
【図１５】この発明の第２の実施の形態を示す回路図。
【図１６】図１５に示す組み換え回路の一例を示す回路
図。
【図１７】図１５に示す組み換え回路の変形例を示す回
路図。
【図１８】図１６に示す回路の動作を示すタイミング
図。
【図１９】従来のシステムクロック信を発生する回路を
示す回路図。
【図２０】従来のシステムクロック信を発生する回路を
示す回路図。
【図２１】図２０に示す回路の動作を示すタイミング
図。
【図２２】この発明の第３の実施の形態を示す回路図。
【図２３】図２２の動作を示す図。
【図２４】図２２に示す回路の動作を示すタイミング
図。
【図２５】第３の実施の形態の変形例を示す回路図。
【図２６】第３の実施の形態の変形例を示す波形図。
【図２７】従来のシステムクロック信号を示すタイミン
グ図。
【図２８】この発明の第４の実施の形態を示す回路図。
【図２９】図２８に示す回路の動作を示すタイミング
図。
【図３０】マイクロコンピュータの動作タイミングを示
す図。
【図３１】この発明の第５の実施の形態を示す回路図。
【図３２】図３１に示す回路の動作を示すタイミング
図。
【図３３】この発明の第６の実施の形態を示す回路図。
【図３４】第６の実施の形態に適用される電圧制御遅延
回路の構成を概略的に示す回路図。
【図３５】図３３に示す回路の一部を示す回路図。
【図３６】図３３に示す回路の概略動作を示すタイミン
グ図。
【図３７】図３５に示す回路の動作を示すタイミング
図。
【符号の説明】
１…電圧制御遅延回路、 ２…位相比較入力選択回路、 ３…位相比較器、 ４…ローパスフィルタ、 ５…選択波形生成回路、 ＣＫＩＮ…基準クロック信号、 ＣＫＯＵＴ…逓倍クロック信号、 １５０ａ〜１５０ｈ…ディレイセル、 １５１、１５２…組み換え回路、 ２８１…遅延回路、 ２８３…レジスタ、 ３００…マイクロコンピュータ、 ３１０…クロック信号生成回路、 ３３０…測定回路、 ３３２ａ〜３３２ｅ…ラッチ回路、 ３３１ａ〜３３１ｄ…マクロブロック、 ３３３ａ〜３３３ｅ…組み換え回路。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 前記複数段のディレイセルの少なくとも一部の出力信号
    が入力され、逓倍比を設定する第１の設定信号及び前記
    基準クロック信号の周波数の範囲を設定する第２の設定
    信号に応じて、前記ディレイセルから入力された信号を
    選択して出力する選択回路と、 第１の入力端子に前記選択回路の出力信号が供給され、
    第２の入力端子に前記基準クロック信号が供給される位
    相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 前記複数段のディレイセルの少なくとも一部の出力信号
    が入力され、前記第１の設定信号及び前記第２の設定信
    号に応じて、前記ディレイセルから入力された信号から
    逓倍クロック信号を生成して出力する波形生成回路とを
    具備することを特徴とする周波数逓倍回路。
  2. 【請求項２】 前記ディレイセルは、その遅延量が前記
    制御電圧により変化し、かつ前記制御電圧のノイズによ
    る遅延量の変化が少ない領域で動作することを特徴とす
    る請求項１記載の周波数逓倍回路。
  3. 【請求項３】 前記選択回路と前記波形生成回路は、デ
    ジタル論理回路により構成されていることを特徴とする
    請求項１記載の周波数逓倍回路。
  4. 【請求項４】 前記基準クロック信号の周波数は２乃至
    １６ＭＨｚであり、前記逓倍クロック信号の周波数は２
    乃至６４ＭＨｚであることを特徴とする請求項１記載の
    周波数逓倍回路。
  5. 【請求項５】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 第１の入力端子に終段のディレイセルの出力信号が供給
    され、第２の入力端子に前記基準クロック信号が供給さ
    れる位相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 前記複数段のディレイセルの少なくとも一部の出力信号
    が入力され、半導体メモリの動作を制御するための前記
    基準クロック信号の周期より短く一定のパルス幅を有す
    るパルス信号を生成する生成回路とを具備することを特
    徴とする周波数逓倍回路。
  6. 【請求項６】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 第１の入力端子に終段のディレイセルの出力信号が供給
    され、第２の入力端子に前記基準クロック信号が供給さ
    れる位相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 前記複数段のディレイセルの複数の出力信号が入力さ
    れ、周波数選択信号に応じて異なる周波数の信号を生成
    する生成回路とを具備することを特徴とする周波数逓倍
    回路。
  7. 【請求項７】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 第１の入力端子に終段のディレイセルの出力信号が供給
    され、第２の入力端子に前記基準クロック信号が供給さ
    れる位相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 前記複数段のディレイセルの複数の出力信号が入力さ
    れ、異なる周波数の信号をそれぞれ生成する複数の生成
    回路と、 前記複数の生成回路の出力信号を周波数選択信号に応じ
    て選択する選択回路と、 前記複数段のディレイセルの一つの出力信号に応じて、
    前記周波数選択信号の出力タイミングを制御する制御回
    路とを具備することを特徴とする周波数逓倍回路。
  8. 【請求項８】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 第１の入力端子に終段のディレイセルの出力信号が供給
    され、第２の入力端子に前記基準クロック信号が供給さ
    れる位相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 前記複数段のディレイセルの複数の出力信号が入力さ
    れ、マイクロコンピュータを構成する各マクロブロック
    の動作に応じた複数の異なるタイミングのクロック信号
    を生成する生成回路とを具備することを特徴とする周波
    数逓倍回路。
  9. 【請求項９】 直列に接続された複数段のディレイセル
    より構成され、初段のディレイセルの入力端子に基準ク
    ロック信号が供給される電圧制御遅延回路と、 第１の入力端子に終段のディレイセルの出力信号が供給
    され、第２の入力端子に前記基準クロック信号が供給さ
    れる位相比較器と、 入力端子が前記位相比較器の出力端子に接続され、出力
    端子が前記電圧制御遅延回路の制御電圧入力端子に接続
    されたローパスフィルタと、 マイクロコンピュータを構成する複数のマクロブロック
    の出力信号をラッチするラッチ回路にそれぞれ対応して
    設けられ、前記ラッチ回路に動作を制御するためのクロ
    ック信号を生成する生成回路とを有し、 この生成回路は前記マクロブロックの動作速度測定時、
    測定対象のマクロブロックの出力信号をラッチするラッ
    チ回路に対して、前記複数段のディレイセルの複数の出
    力信号に応じて、異なるタイミングのクロック信号を供
    給することを特徴とする周波数逓倍回路。
JP9324292A 1997-11-26 1997-11-26 周波数逓倍回路 Abandoned JPH11163690A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9324292A JPH11163690A (ja) 1997-11-26 1997-11-26 周波数逓倍回路
US09/199,821 US6147525A (en) 1997-11-26 1998-11-25 Frequency multiplier circuit operable with an external reference clock signal having a frequency in a wide range

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9324292A JPH11163690A (ja) 1997-11-26 1997-11-26 周波数逓倍回路

Publications (1)

Publication Number Publication Date
JPH11163690A true JPH11163690A (ja) 1999-06-18

Family

ID=18164186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9324292A Abandoned JPH11163690A (ja) 1997-11-26 1997-11-26 周波数逓倍回路

Country Status (2)

Country Link
US (1) US6147525A (ja)
JP (1) JPH11163690A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008515341A (ja) * 2004-09-30 2008-05-08 モトローラ・インコーポレイテッド 周波数合成の方法と装置
JPWO2006030905A1 (ja) * 2004-09-17 2008-05-15 日本電気株式会社 クロック生成回路、及びクロック生成方法
JP2011023009A (ja) * 2004-03-10 2011-02-03 Qualcomm Inc 高データレートインタフェース装置及び方法
US8694652B2 (en) 2003-10-15 2014-04-08 Qualcomm Incorporated Method, system and computer program for adding a field to a client capability packet sent from a client to a host
US8692838B2 (en) 2004-11-24 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
US8694663B2 (en) 2001-09-06 2014-04-08 Qualcomm Incorporated System for transferring digital data at a high rate between a host and a client over a communication path for presentation to a user
US8692839B2 (en) 2005-11-23 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
US8873584B2 (en) 2004-11-24 2014-10-28 Qualcomm Incorporated Digital data interface device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229359B1 (en) * 1999-12-31 2001-05-08 Cisco Technology, Inc. Low phase noise clock multiplication
JP3619466B2 (ja) * 2001-03-27 2005-02-09 松下電器産業株式会社 半導体装置
US7242229B1 (en) 2001-05-06 2007-07-10 Altera Corporation Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode
FR2841405B1 (fr) * 2002-06-19 2004-08-06 Commissariat Energie Atomique Boucle a verrouillage de retard
US6784707B2 (en) * 2002-07-10 2004-08-31 The Board Of Trustees Of The University Of Illinois Delay locked loop clock generator
US6756827B2 (en) * 2002-09-11 2004-06-29 Broadcom Corporation Clock multiplier using masked control of clock pulses
KR100546388B1 (ko) * 2003-10-17 2006-01-26 삼성전자주식회사 무선 통신 시스템의 다중-대역 송수신기
DE102004050621B4 (de) * 2003-11-03 2011-03-10 Heidelberger Druckmaschinen Ag Schaltkreis zur Taktinterpolation
CN1879303B (zh) * 2003-12-10 2010-06-23 艾利森电话股份有限公司 倍频器
JP2006185530A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 不揮発性半導体メモリ装置
TWI271038B (en) * 2005-06-09 2007-01-11 Prolific Technology Inc Rational number frequency multiplier circuit and method for generated rational number frequency
US7233170B2 (en) * 2005-08-25 2007-06-19 International Business Machines Corporation Programmable driver delay
TWI307038B (en) * 2005-12-27 2009-03-01 Ind Tech Res Inst Random number generator for radio frequency identifciation tag and seed number generator for generating a seed number for operation of the random number generator
US7675332B1 (en) * 2007-01-31 2010-03-09 Altera Corporation Fractional delay-locked loops
KR102500291B1 (ko) * 2016-09-05 2023-02-16 삼성전자주식회사 통신 인터페이스 장치 및 디스플레이 장치
CN106374919B (zh) * 2016-11-22 2020-02-18 成都仕芯半导体有限公司 基于多路选择器的频率拓展装置
CN112433970B (zh) * 2020-12-02 2024-02-20 上海集成电路研发中心有限公司 efuse控制器、芯片及efuse读写系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3579925D1 (de) * 1985-12-12 1990-10-31 Itt Ind Gmbh Deutsche Digitale phasenmesschaltung.
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
US5451911A (en) * 1994-04-07 1995-09-19 Media Vision, Inc. Timing generator
JP3442924B2 (ja) * 1996-04-01 2003-09-02 株式会社東芝 周波数逓倍回路

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8694663B2 (en) 2001-09-06 2014-04-08 Qualcomm Incorporated System for transferring digital data at a high rate between a host and a client over a communication path for presentation to a user
US8694652B2 (en) 2003-10-15 2014-04-08 Qualcomm Incorporated Method, system and computer program for adding a field to a client capability packet sent from a client to a host
JP2011023009A (ja) * 2004-03-10 2011-02-03 Qualcomm Inc 高データレートインタフェース装置及び方法
JPWO2006030905A1 (ja) * 2004-09-17 2008-05-15 日本電気株式会社 クロック生成回路、及びクロック生成方法
JP2013059034A (ja) * 2004-09-17 2013-03-28 Nec Corp クロック生成回路、及びクロック生成方法
JP2008515341A (ja) * 2004-09-30 2008-05-08 モトローラ・インコーポレイテッド 周波数合成の方法と装置
US8692838B2 (en) 2004-11-24 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
US8873584B2 (en) 2004-11-24 2014-10-28 Qualcomm Incorporated Digital data interface device
US8692839B2 (en) 2005-11-23 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer

Also Published As

Publication number Publication date
US6147525A (en) 2000-11-14

Similar Documents

Publication Publication Date Title
JPH11163690A (ja) 周波数逓倍回路
US6259293B1 (en) Delay circuitry, clock generating circuitry, and phase synchronization circuitry
KR100269197B1 (ko) 다상클럭발생회로
KR101630872B1 (ko) 반도체 집적회로
US6680634B1 (en) Self calibrating digital delay-locked loop
US6005420A (en) Frequency multiplying circuit having a greater multiplying ratio
US6366150B1 (en) Digital delay line
US6275057B1 (en) Semiconductor test system having high frequency and low jitter clock generator
JPH0362052B2 (ja)
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
KR19990045686A (ko) 위상 동기 루프 회로
US7551013B2 (en) Phase interpolation circuit and method of generating phase interpolation signal
JP2004517542A (ja) デジタル周波数乗算器
US6918050B2 (en) Delay adjustment circuit and a clock generating circuit using the same
US20060103476A1 (en) Phase lock loop and the control method thereof
US7315218B1 (en) Method and apparatus to center the frequency of a voltage-controlled oscillator
US6177845B1 (en) Frequency-providing circuit
US7952413B2 (en) Clock generating circuit and clock generating method thereof
US20040027181A1 (en) Clock multiplying PLL circuit
JPH10173498A (ja) 可変遅延回路
JPH0483413A (ja) 発振回路及び集積回路
US7656987B2 (en) Phase generator for introducing phase shift in a signal
US6075398A (en) Tunable digital oscillator circuit and method for producing clock signals of different frequencies
JP3107164B2 (ja) パルス幅変調回路
US6958633B2 (en) Method and related apparatus for non-integer frequency division

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040510

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20060310