JPWO2006030905A1 - クロック生成回路、及びクロック生成方法 - Google Patents

Abstract

位相差１／（ｆ×ｍ）、周波数ｆのｍ相のクロックがクロック変換回路１に入力されると、位相差１／（ｆ×ｎ）、周波数ｆのｎ相のクロックに変換される。単相クロック生成回路２には、位相差に相当する時間が１／（ｆ×ｎ）、周波数ｆのｎ相のクロックが入力され、単相クロック生成回路２は各ｎ相クロックの立ち上り又立ち下りに同期して単相クロックを生成する。クロック変換回路１に入力されるｍ相のクロックの周波数はｆであるので、希望する単相クロックの周波数が決定すれば、単相クロックの周波数＝（ｆ×ｎ）よりｎを求めることができる。このｎをクロック変換回路１に設定することにより、周波数ｆのｍ相クロックから周波数ｆのｎ相クロックを得て、希望の周波数の単相クロックを得ることができる。

Description

本発明はクロック生成回路及びクロック生成方法に関し、特に多相クロックを用いて希望の周波数のクロックを生成するクロック生成回路及びクロック生成方法に関する。

従来、複数の異なった周波数のクロックを生成する回路としては、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）回路等を用い、それらの最小公倍数の周波数クロックを作り、それを適当な比率で分周することにより希望の周波数のクロック信号を生成する回路が知られている。一方、各種規格等の事情より、多くの種類の周波数が混在して必要となる場合がある。

このような場合、従来の技術では、周波数の高いクロック信号を用意し、これを分周することにより得ている。例えば、４００ＭＨｚ、５００ＭＨｚのクロックが必要な場合、これらの最小公倍数である周波数が２ＧＨｚのクロックを生成し、この２ＧＨｚのクロックを５分周および４分周することで、それぞれ４００ＭＨｚ、５００ＭＨｚクロックを生成していた。

しかし、２ＧＨｚクロックを生成する回路の実現は、たとえば０．４μｍＣＭＯＳなどのデバイスでは非常に困難である。このため、ＰＬＬ回路を４００ＭＨｚと５００ＭＨｚにそれぞれ独立して持つ必要が出てくる。これはＰＬＬ同士の干渉が起きたり、２つのＰＬＬ回路を持つため消費電流の増加、並びにレイアウト面積の増大などを招く欠点があった。

さらに、PLL回路により動作周波数を切り替える場合には、数〜数百μｓの切り替え時間が必要となり、その間クロック回路の動作が不安定になるという欠点もある。

そこで、消費電力の増加、並びにチップ面積の増大を招くことなく、所望の周波数のクロック出力を得ることができるクロック生成回路が提案されている（例えば、特許文献１）。

この特許文献１に記載されたクロック生成回路は、図２２に示す如く、単相クロックより所定周波数の多相クロックを生成する多相クロック発生回路１１０と、多相クロック発生回路１１０による多相クロックの一部を用いて互いにオーバーラップしないノン・オーバーラップ・パルスｐ０〜ｐｎを生成するパルス生成回路１２０−１〜１２０−ｎと、パルス生成回路１２０−１〜１２０−ｎによる複数のノン・オーバーラップ・パルスｐ０〜ｐｎの論理和を行うＯＲ回路１３０とから構成されている。

実際の動作を説明すると、多相クロック発生回路１１０により、例えば周波数250MHzの８相のクロック信号を発生させた場合、パルス生成回路１２０−１〜１２０−ｎから得られるパルスをオーバーラップせずに選択することにより、得られるクロックの周波数は、2GHz、1GHz、666MHz、500MHz…となる。
特開２００１−２０９４５４号公報

しかしながら、上述した特許文献１の技術では、2GHzから1GHzの範囲の周波数は生成することはできず、多相のクロック信号から得られる最高の周波数の次に得られる周波数は最高の周波数の１／２の周波数である。

また、多くの回路は一つのクロックで動作することはなく、一般にある基準クロックと一緒に用いられる場合が多く、この場合、基準クロックとのタイミングが一致していなければならない。

しかしながら、上述の技術は他のクロック信号とタイミングを一致させる機能はなく、別途位相補正を行う回路が必要となり、回路面積の増大を招いていた。

そこで、本発明は上記課題に鑑みて発明されたものであって、その目的は一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供することにある。

また、本発明の目的は、小面積、低電力であり、かつ、クロック生成時間を短縮することができるクロック生成回路及びその方法を提供することにある。

更に、本発明の目的は、所定のクロックのタイミングとのずれを補正する機能を、クロック生成の機能と兼用させることにより、更なる小面積化を図れるクロック生成回路及びその方法を提供することにある。

上記本発明の目的を達成する第１の発明は、クロック生成回路であって、周波数ｆのｍ相のクロックを、周波数ｆのｎ相のクロックに変換するクロック変換回路と、前記ｎ相の各クロックの少なくとも一部を用いて単相のクロック信号を生成する単相クロック生成回路とを有することを特徴とする。

上記本発明の目的を達成する第２の発明は、クロック生成回路であって、同一の周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、同一の周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、前記ｎ相のクロック信号の一部又は全部のクロック信号を用いて、周波数（ｆ×ｎ）／Ａ（Ａは自然数）の単相のクロック信号を生成する単相クロック生成回路とを有することを特徴とする。

上記本発明の目的を達成する第３の発明は、クロック生成回路であって、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、前記ｎ相のクロックの立ち上り又は立ち下りに同期して、オーバーラップしないパルスを発生させ、このパルスをＸおきに選択し、選択したパルスの論理和を取り、周波数（ｆ×ｎ）／（Ｘ＋１）（Ｘは自然数）の単相のクロック信号を生成する単相クロック生成回路とを有することを特徴とする。

上記本発明の目的を達成する第４の発明は、上記第１から第３のいずれかの発明において、前記クロック変換回路は、少なくともｎ個の位相補間器を有し、前記各位相補間器は、前記ｍ相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されていることを特徴とする。

上記本発明の目的を達成する第５の発明は、上記第１から第４のいずれかの発明において、前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする。

上記本発明の目的を達成する第６の発明は、上記第５の発明において、前記制御回路は、基準クロックと前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように構成されていることを特徴とする。

上記本発明の目的を達成する第７の発明は、クロック生成回路であって、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、前記ｎ相のクロック信号から周波数（ｆ×ｎ）の単相のクロック信号を生成する単相クロック生成回路とを有し、前記クロック変換回路は、ｍ相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されているｍ個の位相補間器を有し、前記単相クロック生成回路は、前記クロック変換回路から出力されたｎ相のクロックの立ち上り又は立ち下りのタイミングで、オーバーラップしないパルスを発生するｎ個のパルス発生器と、前記パルス発生器が発生したパルスの論理和を取り、周波数（ｆ×ｎ）の単相のクロックを生成する論理回路とを有することを特徴とする。

上記本発明の目的を達成する第８の発明は、上記第７の発明において、前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする。

上記本発明の目的を達成する第９の発明は、上記第８の発明において、前記制御回路は、基準クロックと、前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように構成されていることを特徴とする。

上記本発明の目的を達成する第１０の発明は、集積回路であって、少なくとも一以上の本体回路と、前記本体回路に対応して設けられた上記第１から第９のいずれかのクロック生成回路とを有し、前記クロック生成回路に入力されるｍ相のクロックが同一のクロックであることを特徴とする。

上記本発明の目的を達成する第１１の発明は、クロックの生成方法であって、周波数ｆのｍ相のクロックを、周波数ｆのｎ相のクロックに変換し、前記ｎ相の各クロックの立ち上り又は立ち下りに同期したパルスを発生させ、このパルスの論理和を取り、周波数（ｆ×ｎ）の単相のクロックを生成することを特徴とする。

上記本発明の目的を達成する第１２の発明は、上記第１１の発明において、ｍ相のクロックから、位相の異なる二つのクロックを１組としてｎ組選択し、二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを各組毎に生成することにより、ｎ相クロックを生成することを特徴とする。

本発明のクロック生成回路は、図１に示される如く、クロック変換回路１と、単相クロック生成回路２とから構成される。

クロック変換回路１は、周波数ｆのｍ（ｍは自然数）相のクロックを入力とし、これを周波数ｆのｎ（ｎは自然数）相のクロックに変換する回路であり、変換するｎ相クロックについてはｎを自由に変更可能に構成されている。ここで、周波数ｆのｍ相のクロックとは、図２に示す如く、位相０°のクロックから位相差に相当する時間が１／（ｆ×ｍ）づつ増加していくクロックである。同様に、周波数ｆのｎ相クロックは、位相０°のクロックから位相差に相当する時間が１／（ｆ×ｎ）づつ増加していくクロックである。

単相クロック生成回路２は、周波数ｆのｎ相クロックの立ち上り又立ち下りに同期して単相クロックを生成する。

このような構成における動作を説明する。

位相差１／（ｆ×ｍ）、周波数ｆのｍ相のクロックがクロック変換回路１に入力されると、位相差１／（ｆ×ｎ）、周波数ｆのｎ相のクロックに変換される。ここで、ｎは希望する単相クロックの周波数により決定されるが、これについては後述する。

単相クロック生成回路２には、位相差に相当する時間が１／（ｆ×ｎ）、周波数ｆのｎ相のクロックが入力され、単相クロック生成回路２は各ｎ相クロックの立ち上り又立ち下りに同期して単相クロックを生成する。図２では、各ｎ相クロックの立ち上りに同期した単相クロックを示したものである。この単相クロックの周波数は（ｆ×ｎ）であり、ｎ相のクロックの位相差に相当する時間１／（ｆ×ｎ）で決定される。

クロック変換回路１に入力されるｍ相のクロックの周波数はｆであるので、希望する単相クロックの周波数が決定すれば、希望する単相クロックの周波数＝（ｆ×ｎ）よりｎを求めることができる。そして、このｎをクロック変換回路１に設定することにより、周波数ｆのｍ相クロックから周波数ｆのｎ相クロックを得て、希望の周波数の単相クロックを得ることができる。

尚、図２では、各ｎ相クロックの立ち上り間の時間を１周期とする周波数（ｆ×ｎ）の単相クロックを生成する例を示したが、構成によっては、各ｎ相クロックの立ち上り間の時間を半周期とする周波数（ｆ×ｎ）／２の単相クロックを生成することも可能である。また、ｎ相のクロックの一部、例えば、任意の数おきに位相が重ならないよう選択することにより、周波数（ｆ×ｎ）／Ａ（Ａは自然数）の単相クロックを生成するも可能である。

本発明は、希望する単相クロックの周波数に従って、一種類のｍ相クロックを、ｎ相クロックに変換し、このｎ相クロックの各クロックの立ち上り又は立ち下りに同期させて、希望の周波数の単相クロックを生成するようにしたので、従来のように、分周器や、一種類の多相クロックを用いて単相クロックを生成するものに比較して、多くの周波数の種類の単相クロックを得ることができる。

また、本発明は、希望の周波数の単相クロックを生成する為に動作状態を記憶する複雑な制御回路が必要なく、小面積化、低電力化が図れる。

また、本発明は、ｍ相クロックを変換する回路として、少なくともｎ個の位相補間器を設け、各位相補間器は、ｍ相のクロックの位相の異なる二つのクロックを入力し、二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを出力し、内分比を可変に構成したので、フィードバック制御が必要なく、瞬時にｍ相クロックからｎ相クロックを得て、希望の周波数の単相クロックを得ることができる。

また、本発明は、ｎの値を切り替えることで、クロックの周波数を数サイクルの期間で切り替えることができる。

また、本発明は、従来のPLLによる周波数変換のように、フィードバック時の動作安定性を考慮する必要がなく、常に安定動作が保証できるため、設計がより容易になる。

更に、本発明は、上述の少なくともｎ個の位相補間器は、ある基準となるクロックとのタイミングを一致させる補正機能も持つため、補正機能を別途設ける従来技術と比較して、大きな小面積化を図れる。

図１は本発明のクロック生成回路の概略を説明する為の図である。 図２は本発明のクロック生成回路の概略を説明する為の図である。 図３は実施の形態におけるクロック生成回路の構成を示す図である。 図４は位相補間器１０_１〜１０_ｍを説明する為の図である。 図５は実施の形態における動作を説明する為の図である。 図６は実施例１におけるクロック生成回路の構成を示す図である。 図７は位相補間器１１_１〜１１_８を説明する為の図である。 図８は位相補間器の具体的な回路構成を示す図である。 図９は制御回路３の回路構成を示す図である。 図１０は制御回路３による値ａと値ｂとの設定を説明する為の図である。 図１１は制御回路３による値ａと値ｂとの設定を説明する為の図である。 図１２は1.75GHzの単相クロックを生成する動作を説明する為の図である。 図１３は1.5GHzの単相クロックを生成する動作を説明する為の図である。 図１４は実施例２の構成を示す図である。 図１５は実施例２を説明する為の図である。 図１６は実施例２における位相を調整することができる制御回路３及び位相補間器１１_１〜１１_８の構成を示した図である。 図１７は実施例３の構成を示した図である。 図１８は実施例３の動作を説明する為の図である。 図１９は実施例４の構成を示した図である。 図２０は実施例５の構成を示した図である。 図２１は実施例５におけるクロック生成回路の構成を示した図である。 図２２は従来の技術を説明する為の図である。 図２３は実施例１における他のクロック生成回路の構成を示す図である。

符号の説明

１ クロック変換回路
２ 単相クロック生成回路
３ 制御回路
１１_１〜１１_８ 位相補間器
２１_１〜２１_８ パルス発生器

本発明の実施の形態を説明する。

図３は実施の形態におけるクロック生成回路の構成を示す図である。

クロック変換回路１は、周波数ｆのｍ（ｍは自然数）相クロックを入力とし、これを周波数ｆのｎ（ｎは自然数）相のクロックに変換するクロック変換回路１と、周波数ｆのｎ相のクロックの立ち上りに同期して単相のクロックを生成する単相のクロック回路２、希望の周波数の単相クロックを得るため、クロック変換回路１に対して、変換する多相クロックの相数ｎを指示する制御回路３とを有する。

クロック変換回路１は、ｍ相のクロックCLK(1)〜CLK(m)を入力とし、このクロックCLK(1)〜CLK(m)を、希望する単相のクロックの周波数に応じて決定されるｎ相のクロックCLK(1’)〜CLK(n)に変換するものである。このクロック変換回路１は、ｍ個の位相補間器１０_１〜１０_ｍを有しており、各位相補間器１０_１〜１０_ｍには互いに位相が異なる２つのクロックが入力され、この２つのクロックにより所定の位相を有する一つのクロックが出力される。例えは、位相補間器１０_１には、位相の異なるクロックCLK(1)とクロックCLK(2)とが入力され、クロックCLK(1’)が出力される。各位相補間器１０_１〜１０_ｍは、設定値ａと設定値ｂ(ａ＋ｂ＝ｎ)とが制御回路３から与えられ、図４に示される如く、第１の入力信号CLK (k)と第２の入力信号CLK (k+1)の位相差に相当する時間差Ｔをｂ：ａに分割した時間で規定される遅延時間のクロックCLK (X)を出力する。

制御回路３は、希望する単相クロックの周波数をｆａとすると、ｎ相のクロックCLK(1’)〜CLK(n)の各位相差に相当する時間がｆａ＝１／（ｆ×ｎ）となるように、各位相補間器１０_１〜１０_ｍの設定値ａ及び設定値ｂをコントロールし、クロック変換回路１にｎ相のクロックCLK(1’)〜CLK(n)を生成させる。

単相クロック生成回路２は、ｎ相のクロックCLK(1’)〜CLK(n)を入力とし、図５に示す如く、各クロックCLK(1’)〜CLK(n)の立ち上り又は立ち下りに同期したパルスを発生し、このパルスの論理和を取ることにより、単相クロックを生成する。

尚、生成したｎ個のパルスを、オーバーラップせずにＸ個おきに選択し、この選択したパルスの論理和を取ることにより、周波数が（ｆ×ｎ）／（Ｘ＋１）である単相クロックを生成することもできる。図５に示した例は、生成したｎ個のパルスを、オーバーラップせずに１個おきに選択し、この選択したパルスの論理和を取ることにより、周波数が（ｆ×ｎ）／（１＋１）＝（ｆ×ｎ）／２である単相クロックを生成したものである。

本実施の形態によれば、従来と比べて、一種類の多相クロックにより多くの種類の周波数のクロックを生成することができる。また、生成するクロックの周波数を変更する場合であっても、変更する為のフィードバック制御がなく、各位相補間器の値を変更するだけで、瞬時に周波数の変更が可能である。

以下に本発明の具体的な実施例を説明する。

図６は実施例１におけるクロック生成回路の構成を示す図である。尚、以下の実施例１では、具体的な説明を行うため、クロック生成回路に入力される多相クロックを８相クロックとして説明する。

クロック生成回路は、周波数ｆの８相クロックを入力とし、これを周波数ｆの、例えば、７相クロックに変換するクロック変換回路１と、クロック変換回路１から出力される周波数ｆの多相クロックの立ち上りに同期して周波数（ｆ×ｎ）単相クロックを生成する単相クロック生成回路２、希望の周波数の単相クロックを得るため、クロック変換回路１に対して、変換する多相クロックの相数を指示する制御回路３とを有する。

クロック変換回路１は、８相クロックを入力とし、この８相クロックを、希望する単相クロックの周波数に応じて決定されるｎ相クロックに変換するものである。このクロック変換回路１は、８個の位相補間器１１_１〜１１_８を有しており、各位相補間器１１_１〜１１_８には互いに位相が異なる２つのクロックが入力され、この２つのクロックにより所定の位相を有する一つのクロックが出力される。例えば、図６においては、位相補間器１１_１には位相０°のクロックと位相４５°のクロックとが入力され、位相補間器１１_２には位相４５°のクロックと位相９０°のクロックとが入力され、位相補間器１１_３には位相９０°のクロックと位相１３５°のクロックとが入力され、位相補間器１１_４には位相１３５°のクロックと位相１８０°のクロックとが入力され、位相補間器１１_５には位相１８０°のクロックと位相２２５°のクロックとが入力され、位相補間器１１_６には位相２２５°のクロックと位相２７０°のクロックとが入力され、位相補間器１１_７には位相２７０°のクロックと位相３１５°のクロックとが入力され、位相補間器１１_８には位相３１５°のクロックと位相０°のクロックとが入力される。

各位相補間器１１_１〜１１_８は、設定値ａと設定値ｂ(ａ＋ｂ＝ｎ)とが制御回路３から与えられ、図４に示される如く、第１の入力信号CLK (k)と第２の入力信号CLK (k+1)の位相差に相当する時間差Ｔをｂ：ａに分割した時間で規定される遅延時間のクロックCLK (X)を出力する。具体的には、図７に示すように、ａ＝４，ｂ＝３、第１の入力信号CLK (k)が位相１３５°、第２の入力信号CLK (k+1)が位相１８０°である場合、これらの信号の位相差４５°に相当する時間差Ｔを３：４に分割した時間で規定される遅延時間のクロック、すなわち、位相１５４°のクロックが出力される。

このような位相補間器１１_１〜１１_８の具体的な回路構成を図８に示す。

位相補間器１１_１〜１１_８は、図８に示すように、ダイナミック回路と定電流源回路とを組み合わせ、第１の入力信号(CLK(k))により動作するNMOSトランジスタの数と第２の入力信号(CLK(k+1))により動作するNMOSトランジスタの数との比をａ：ｂにすることで、２つの入力信号の位相差に相当する時間差Ｔをｂ：ａに分割した時間で規定される遅延時間のクロックCLK (X)を出力することができる。尚、トランジスタの電流値をコントロールするのが制御回路３である。

次に、上述した値ａと値ｂとの設定の方法を説明する。

図９は制御回路３による値ａと値ｂとの設定を説明する為の図である。

まず、ｍ相クロックをｎ相クロックに変換する場合、各位相補間器１１_１〜１１_ｍの基準値Ｘとしてｎをセットする。

次に、制御回路３により値ｂを設定するが、その制御回路３は図９に示す如く、ｍ個のシリアルに接続された加算器３１_１〜３１_ｍにより構成されている。この加算器３１_１〜３１_ｍは０から(ｍ−１)までの２つの値を加算でき、その和SUが０から(ｍ−１)の場合はSUを、ｍ以上の場合はSU−Mを、対応する位相補間器に出力する。尚、位相補間器１１_１の値ｂは通常０であるので、位相補間器１１_１は加算器３１_１〜３１_ｍに接続されていなくても良い。

このような制御回路３において、ｍ相クロックをｎ相クロックに変換する場合、制御回路３に、（ｍ-ｎ）となる値を入力する。

位相補間器１１_１〜１１_ｍは、３ビット加算器３１_１〜３１_ｍからの出力値を値ｂに設定し、この値ｂより、ａ＝Ｘ（ｎ）−ｂとなるように、値ａを設定する。尚、値ｂが基準値Ｘ以上となった場合、位相補間器１１_１〜１１_ｍは動作を停止するように構成されている。

次に、具体例として、８相クロックを７相クロックに変換する場合を、図１０を用いて説明する。図１０に示す如く、制御回路３は７個のシリアルに接続された３ビット加算器３１_１〜３１_ｍにより構成されている。

このような構成において、８相クロックを７相クロックに変換する場合を説明すると、基準値Ｘは７であり、制御回路３に入力される値は８−７＝１である。そして、各位相補間器１１_１〜１１_８の基準値Ｘは、７に設定される。尚、位相補間器１１_１については、設定時に値ａ＝７，ｂ＝０が設定される。

制御回路３に１が入力されると、３ビット加算器３１_１は位相補間器１１_２に“１（００１）”を出力し、位相補間器１１_２は値ｂに“１”を設定し、値ａに“６（７−１）”を設定する。３ビット加算器３１_２は位相補間器１１_３に“２（０１０）”を出力し、位相補間器１１_３は値ｂに“２”を設定し、値ａに“５（７−２）”を設定する。続いて、３ビット加算器３１_３は位相補間器１１_４に“３（０１１）”を出力し、位相補間器１１_４は値ｂに“３”を設定し、値ａに“４（７−３）”を設定する。続いて、３ビット加算器３１_４は位相補間器１１_５に“４（１００）”を出力し、位相補間器１１_５は値ｂに“４”を設定し、値ａに“３（７−４）”を設定する。３ビット加算器３１_５は位相補間器１１_６に“５（１０１）”を出力し、位相補間器１１_６は値ｂに“５”を設定し、値ａに“２（７−５）”を設定する。続いて、３ビット加算器３１_６は位相補間器１１_７に“６（１１１）”を出力し、位相補間器１１_７は値ｂに“６”を設定し、値ａに“１（７−６）”を設定する。最後に、３ビット加算器３１_６は位相補間器１１_８に“７（１１１）”を出力するが、値ｂが“７”である為、値ｂが基準値Ｘと等しくなり、位相補間器１１_８は動作を停止する。

このようにして、８相のクロックを７相のクロックに変換する場合の値ａ及び値ｂを設定する。

値ａ及び値ｂを設定された各位相補間器１１_１〜１１_８は、上述したように二つのクロックの時間差Ｔをｂ：ａの内分比で分割した時間で規定される遅延時間のクロックを出力することにより、８相クロックから７相クロックに変換することが可能となる。本例では、位相補間器１１_１から位相０°のクロックが出力され、位相補間器１１₂から位相５１°のクロックが出力され、位相補間器１１_３から位相１０３°のクロックが出力され、位相補間器１１_４から位相１５４°のクロックが出力され、位相補間器１１₅から位相２０５°のクロックが出力され、位相補間器１１_６から位相２５７°のクロックが出力され、位相補間器１１₇から位相３０８°のクロックが出力され、位相補間器１１_８からはクロックが出力されない。

次に、８相クロックを６相クロックに変換する場合について、図１１を用いて説明する。

８相クロックを６相クロックに変換する場合は、基準値Ｘは６であり、制御回路３に入力される値は８−６＝２である。そして、制御回路３に２が入力されると、３ビット加算器３１_１は位相補間器１１_２に“２（０１０）”を出力し、位相補間器１１_２は値ｂに“２”を設定し、値ａに“４（６−２）”を設定する。続いて、３ビット加算器３１_２は位相補間器１１_３に“４（１００）”を出力し、位相補間器１１_３は値ｂに“４”を設定し、値ａに“２（６−４）”を設定する。

次に、３ビット加算器３１_３は位相補間器１１_４に“６（１１０）”を出力するが、値ｂが“６”である為、値ｂが基準値Ｘと等しくなり、位相補間器１１_４は動作を停止する。

更に、３ビット加算器３１_４は位相補間器１１_５に“０（０００）”（下位３ビット）を出力し、位相補間器１１_５は値ｂに“０”を設定し、値ａに“６（６−０）”を設定する。続いて、３ビット加算器３１_５は位相補間器１１_６に“２（０１０）”を出力し、位相補間器１１_６は値ｂに“２”を設定し、値ａに“４（６−２）”を設定する。続いて、３ビット加算器３１_６は位相補間器１１_７に“４（１００）”を出力し、位相補間器１１_７は値ｂに“４”を設定し、値ａに“２（６−４）”を設定する。

最後に、３ビット加算器３１_６は位相補間器１１_８に“６（１１０）”を出力するが、値ｂが“６”である為、値ｂが基準値Ｘと等しくなり、位相補間器１１_８は動作を停止する。

このようにして、８相のクロックを６相のクロックに変換する場合の値ａ及び値ｂを設定する。

値ａ及び値ｂを設定された各位相補間器１１_１〜１１_８は、上述したように二つのクロックの時間差Ｔをｂ：ａの内分比で分割した時間で規定される遅延時間のクロックを出力することにより、８相クロックから６相クロックに変換することが可能となる。本例では、位相補間器１１_１から位相０°のクロックが出力され、位相補間器１１₂から位相６０°のクロックが出力され、位相補間器１１_３から位相１２０°のクロックが出力され、位相補間器１１_４からはクロックが出力されず、位相補間器１１₅から位相１８０°のクロックが出力され、位相補間器１１_６から位相２４０°のクロックが出力され、位相補間器１１₇から位相３００°のクロックが出力され、位相補間器１１_８からはクロックが出力されない。

次に、単相クロック生成回路２について説明する。

単相クロック生成回路２は、８個のパルス発生器２１_１〜２１_８と、ＯＲ回路２２とから構成される。各パルス発生器２１は８個の位相補間器１１_１〜１１_８に１対１に接続されており、位相補間器１１から出力されるクロックに同期してパルスを発生するものである。ＯＲ回路２２は、各パルス発生器２１からパルスを受け、このパルスの論理和を取ることにより、単相クロックを生成する。

このような構成において、以下に具体的な動作を、図１２を用いて説明する。尚、以下の説明において、クロック変換回路１に入力される多相クロックを、周波数ｆが250MHzである８相クロックとして、希望する単相クロックの周波数を1.75GHzとして説明する。

まず、希望する単相クロックの周波数ｆａが1.75GHzであり、ｆａ＝ｆ×ｎであるので、ｎ＝７である。従って、制御回路３は、クロック変換回路１に入力される８相クロックを、周波数250MHzの７相クロックに変換するように制御する。

このとき、制御回路３により設定される各位相補間器１１_１〜１１_８の（ａ，ｂ）の値は、位相補間器１１_１が（７，０）であり、位相補間器１１₂が（６，１）であり、位相補間器１１_３が（５，２）であり、位相補間器１１₄が（４，３）であり、位相補間器１１_５が（３，４）であり、位相補間器１１_６が（２，５）であり、位相補間器１１_７が（１，６）であり、位相補間器１１_８が（０，０）である。

これにより、位相補間器１１_１から位相０°のクロックが出力され、位相補間器１１₂から位相５１°のクロックが出力され、位相補間器１１_３から位相１０３°のクロックが出力され、位相補間器１１_４から位相１５４°のクロックが出力され、位相補間器１１₅から位相２０５°のクロックが出力され、位相補間器１１_６から位相２５７°のクロックが出力され、位相補間器１１₇から位相３０８°のクロックが出力され、位相補間器１１_８からはクロックが出力されない。

この様子を示したのが図１２である。図１２に示される如く、８相クロックから変換された７相クロックは、各クロックの位相差に相当する時間が1/(250 x 7)である。

続いて、これらの７相クロックはパルス発生器２１_１〜２１_８に入力され、各クロックの立ち上りに同期してパルスが発生される。例えば、パルス発生器２１_１では位相０°のクロックによりパルスが発生し、パルス発生器２１₃では位相５１°のクロックによりパルスが発生し、パルス発生器２１₃では位相１０３°のクロックによりパルスが発生し、パルス発生器２１₄では位相１５４°のクロックによりパルスが発生し、パルス発生器２１₅では位相２０５°のクロックによりパルスが発生し、パルス発生器２１_６では位相２５７°のクロックによりパルスが発生し、パルス発生器２１_７では位相３０８°のクロックによりパルスが発生し、パルス発生器２１_８ではパルスが発生しない。各パルスの周期は1/(250 x 7)である。

パルス発生器２１_１〜２１_８により発生されたパルスはＯＲ回路２２に入力され、これらのパルスの論理和を取ることにより、250 x 7=1750=1.75GHzの単相クロックが発生される。

続いて、1.5 GHzの単相クロックを生成する場合について説明する。

希望する周波数ｆａは1.5 GHzであり、ｆは250MHzなので、ｆａ＝ｆ×ｎより、ｎ＝６である。従って、制御回路３は、クロック変換回路１に入力される８相のクロックを、周波数250MHzの６相のクロックに変換するように制御する。

このとき、各位相補間器１１_１〜１１_８の（ａ，ｂ）の値は、位相補間器１１_１が（６，０）であり、位相補間器１１₂が（４，２）であり、位相補間器１１_３が（２，４）であり、位相補間器１１₄が（０，０）であり、位相補間器１１_５が（６，０）であり、位相補間器１１_６が（４，２）であり、位相補間器１１_７が（２，４）であり、位相補間器１１_８が（０，０）である。これにより、位相補間器１１_１から位相０°のクロックが出力され、位相補間器１１₂から位相６０°のクロックが出力され、位相補間器１１_３から位相１２０°のクロックが出力され、位相補間器１１_４からはクロックが出力されず、位相補間器１１₅から位相１８０°のクロックが出力され、位相補間器１１_６から位相２４０°のクロックが出力され、位相補間器１１₇から位相３００°のクロックが出力され、位相補間器１１_８からはクロックが出力されない。

この様子を示したのが図１３である。図１３に示される如く、８相クロックから変換された６相クロックは、各クロックの位相差に相当する時間が1/(250 x 6)である。

続いて、これらの６相クロックはパルス発生器２１_１〜２１_８に入力され、各クロックの立ち上りに同期してパルスが発生される。例えば、パルス発生器２１_１では位相０°のクロックによりパルスが発生し、パルス発生器２１_２では位相６０°のクロックによりパルスが発生し、パルス発生器２１₃では位相１２０°のクロックによりパルスが発生し、パルス発生器２１₄ではクロックが発生せず、パルス発生器２１₅では位相１８０°のクロックによりパルスが発生し、パルス発生器２１_６では位相２４０°のクロックによりパルスが発生し、パルス発生器２１_７では位相３００°のクロックによりパルスが発生し、パルス発生器２１_８ではパルスが発生しない。各パルスの周期は1/(250 x 6)である。

パルス発生器２１_１〜２１_８により発生されたパルスはＯＲ回路２２に入力され、これらのパルスの論理和を取ることにより、250 x 6=1500=1.5GHzの単相クロックが発生される。
尚、本実施例では、クロック変換回路１に入力されるｍ相クロックのクロック数に合わせて、位相補間器及びパルス発生器の数をｍ個とした例を説明したが、クロック変換回路１で変換される多相クロックがｎ相クロック以下である場合には、位相補間器及びパルス発生器の数が少なくともｎ個あれば、本発明を実現することができる。例えば、図２３に示される如く、８相クロックを６相クロック以下の多相クロックに変換する場合には、６個の位相補間器１１_１〜１１_６及びパルス発生器２１_１〜２１_６を設ける。そして、制御回路３の制御に従って、８相クロックから必要とする６つの位相のクロックを選択するクロック選択回路４０を設け、このクロック選択回路４０が各位相のクロックを対応する位相補間器１１_１〜１１_６に出力するように構成する。図２３では、８相クロックを６相クロックに変換する場合を示しており、位相補間器１１_１には位相０°のクロックと位相４５°のクロックとが入力され、位相補間器１１_２には位相４５°のクロックと位相９０°のクロックとが入力され、位相補間器１１_３には位相９０°のクロックと位相１３５°のクロックとが入力され、位相補間器１１_４には位相１８０°のクロックと位相２２５°のクロックとが入力され、位相補間器１１_５には位相２２５°のクロックと位相２７０°のクロックとが入力され、位相補間器１１_６には位相２７０°のクロックと位相３１５°のクロックとが入力されている。後の動作は上述した実施例と同様である。

本発明の実施例２を説明する。

実施例２では上述した本発明のクロック生成回路に、位相補正の機能を追加した例を説明する。尚、以下の説明において、上述した実施の形態及び実施例１と同様な構成のものについては詳細な説明は省略する。

図１４は実施例２の構成を示す図であり、図１４中、１００は本発明のクロック生成回路であり、１０１はクロック生成回路１００で生成されたクロックを分配し、このクロックにより動作される回路領域であり、１０２は回路領域１０１の末端で分配されたクロック（以下、末端分配クロックと呼ぶ）と回路全体の基準クロックとの位相を比較する位相比較器である。

クロック生成回路１００は、位相補間器１１_１〜１１_８により、各多相クロックの位相を調整することができることは上述した。８相のクロックの場合、位相補間器１１_１〜１１_８によって位相差に相当する時間を調整することにより、４５／７≒６．４°づつ位相を調整することができる。尚、ｍ相クロックをｎ相クロックに変換した場合は、３６０／（ｍ×ｎ）°づつ位相を調整することができる。これを利用し、末端分配クロックのタイミングと、基準クロックのタイミングとを一致させる位相補正を行うことができる。

例えば、図１５に示す如く、末端分配クロックが８相クロックから変換した７相クロックを用いて生成された単相クロックの分配クロックであり、この末端分配クロックと基準クロックとのタイミング差が位相差６．４°に相当する時間である場合、７相クロックを位相差６．４°に相当する時間だけ遅延させ、７相クロックの位相を調整すればよい。

そこで、このような位相を調整することができる制御回路３及び位相補間器１１_１〜１１_８の構成を図１６に示す。

上述した図９、１０、１１で示される制御回路３及び位相補間器１１_１〜１１_８と異なる所は、制御回路３に位相を制御する位相制御信号が入力され、この制御信号が３ビット加算器３１_１と位相補間器１１_１とに入力されていることである。

また、位相比較回路１０２は、回路領域１０１の末端分配クロックと基準クロックとの位相を比較し、この位相差を数値に置き換えて出力する。例えば、８相のクロックの場合、位相差を６．４°毎の７段階を、０°＝０、６．４°＝１、１２．８°＝２というように、０から６の数値に対応させて出力する。

尚、位相補間器１１_１〜１１_８の構成は、上述したものと同一なので、構成の詳細な説明は省略する。

このように構成された制御回路３、位相補間器１１_１〜１１_８及び位相比較回路１０２は以下の通り動作する。

末端分配クロックと基準クロックとのタイミング差が位相差６．４°に相当する時間である場合、位相比較回路１０２は、位相制御信号として“１”を出力する。位相補間器１１_１〜１１_８の基準値Ｘは７であり、周波数制御信号は“１”である。

位相制御信号として“１”、周波数制御信号として“１”が入力されると、位相補間器１１_１に“１（００１）”が入力され、位相補間器１１_１は値ｂに“１”を設定し、値ａに“６（７−１）”を設定する。

続いて、３ビット加算器３１_１は位相補間器１１_２に“２（０１０）”を出力し、位相補間器１１_２は値ｂに“２”を設定し、値ａに“５（７−２）”を設定する。３ビット加算器３１_２は位相補間器１１_３に“３（０１１）”を出力し、位相補間器１１_３は値ｂに“３”を設定し、値ａに“４（７−３）”を設定する。

次に、３ビット加算器３１_３は位相補間器１１_４に“４（１００）”を出力し、位相補間器１１_４は値ｂに“４”を設定し、値ａに“３（７−４）”を設定する。続いて、３ビット加算器３１_４は位相補間器１１_５に“５（１０１）”を出力し、位相補間器１１_５は値ｂに“５”を設定し、値ａに“２（７−５）”を設定する。

更に、３ビット加算器３１_５は位相補間器１１_６に“６（１１０）”を出力し、位相補間器１１_６は値ｂに“６”を設定し、値ａに“１（７−６）”を設定する。続いて、３ビット加算器３１_６は位相補間器１１_７に“７（１１１）”を出力するが、値ｂが“７”である為、値ｂが基準値Ｘと等しくなり、位相補間器１１_７は動作を停止する。

最後に、３ビット加算器３１_７は位相補間器１１_８に“０（０００）”（下位３ビット）を出力し、位相補間器１１_７は値ｂに“０”を設定し、値ａに“７（７−０）”を設定する。

これにより、位相補間器１１_１から位相６．４°のクロックが出力され、位相補間器１１₂から位相５７．８°のクロックが出力され、位相補間器１１_３から位相１０９°のクロックが出力され、位相補間器１１_４から位相１６０°のクロックが出力され、位相補間器１１₅から位相２１２°のクロックが出力され、位相補間器１１_６から位相２６３°のクロックが出力され、位相補間器１１_７からはクロックが出力されず、位相補間器１１_８から位相３１５°のクロックが出力される。

続いて、これらの７相クロックはパルス発生器２１_１〜２１_８に入力され、各クロックの立ち上りに同期してパルスが発生される。パルス発生器２１_１〜２１_８により発生されたパルスはＯＲ回路２２に入力され、これらのパルスの論理和を取ることにより、６．４°位相がずれ、基準クロックとタイミングが一致した単相クロックが生成され、末端分配クロックのタイミングと基準クロックのタイミングとが一致する。

実施例３を説明する。

上述した実施例１及び実施例２では、ｍ相のクロックに対して一対一の関係になるように位相補間器及びパルス発生器を設けた。例えば、８相のクロックでは、８個の位相補間器１１_１〜１１_８と、パルス発生器２１_１〜２１_８とを設けて構成した。しかしながら、多相クロックが偶数（ｍが偶数）の場合には、位相補間器及びパルス発生器を半分の数に減らすことも可能である。そこで、実施例３では、位相補間器及びパルス発生器を半分の数に減らして構成したクロック生成回路について説明する。

図１７は実施例３におけるクロック生成回路の構成を示した図である。尚、実施例１及び実施例２と同様な構成のものについては、同じ符号を付してある。

実施例３が実施例１及び実施例２と異なる所は、位相補間器及びパルス発生器を半分の数に減らし、多相クロックを選択するクロック選択回路１２_１〜１２_４と、位相補間器１１_１〜１１_４の内分比を決定する値（ａ，ｂ）を選択する内分比選択回路１３_１〜１３_４とを設けている点である。

クロック選択回路１２_１〜１２_４には、位相の異なる２つのクロックが入力され、選択制御信号により一つのクロック信号を出力するように構成されている。

図１７では、クロック選択回路１２_１には位相０°のクロックCLK1と位相１８０°のクロックCLK5が入力され、選択制御信号としてクロックCLK3が入力されている。そして、クロックCLK3のローレベルでクロックCLK1を選択し、ハイレベルでクロックCLK5を選択するように構成されている。

また、クロック選択回路１２_２には位相４５°のクロックCLK2と位相２２５°のクロックCLK6が入力され、選択制御信号としてクロックCLK4が入力されている。そして、クロックCLK4のローレベルでクロックCLK2を選択し、ハイレベルでクロックCLK6を選択するように構成されている。

また、クロック選択回路１２_３には位相１８０°のクロックCLK3と位相２７０°のクロックCLK7が入力され、選択制御信号としてクロックCLK5が入力されている。そして、クロックCLK5のローレベルでクロックCLK3を選択し、ハイレベルでクロックCLK6を選択するように構成されている。

また、クロック選択回路１２_４には位相９０°のクロックCLK4と位相３１５°のクロックCLK8が入力され、選択制御信号としてクロックCLK6が入力されている。そして、クロックCLK6のローレベルでクロックCLK4を選択し、ハイレベルでクロックCLK7を選択するように構成されている。

内分比選択回路１３_１〜１３_４には、制御回路３から出力される二つの値ｂが入力され、選択制御信号により一つの値ｂを位相補間器１１_１〜１１_４に出力するように構成されている。

図１７は、制御回路３に入力される位相制御信号が“０”、周波数が“１”の場合を示しており、内分比選択回路１３_１には出力S1と、３ビット加算器３１_４の出力S5とが入力され、選択制御信号としてクロックCLK3が入力されている。そして、クロックCLK3のローレベルで出力S1を選択し、ハイレベルで出力S2を選択して、位相補間器１１_１に出力するように構成されている。

また、内分比選択回路１３_２には３ビット加算器３１_１の出力S2と、３ビット加算器３１_５の出力S6とが入力され、選択制御信号としてクロックCLK4が入力されている。そして、クロックCLK4のローレベルで出力S2を選択し、ハイレベルで出力S6を選択して、位相補間器１１_２に出力するように構成されている。

また、内分比選択回路１３_３には３ビット加算器３１_２の出力S3と、３ビット加算器３１_６の出力S7とが入力され、選択制御信号としてクロックCLK5が入力されている。そして、クロックCLK5のローレベルで出力S3を選択し、ハイレベルで出力S7を選択して、位相補間器１１_３に出力するように構成されている。

また、内分比選択回路１３_４には３ビット加算器３１_３の出力S4と、３ビット加算器３１_７の出力S8とが入力され、選択制御信号としてクロックCLK6が入力されている。そして、クロックCLK6のローレベルで出力S4を選択し、ハイレベルで出力S8を選択して、位相補間器１１_４に出力するように構成されている。

各位相補間器１１_１〜１１_４は、実施例１及び実施例２と同様に値ａ、値ｂとで決定される内分比に従った位相のクロック信号を出力する。

また、各パルス発生器２１_１〜２１_４は、各位相補間器１１_１〜１１_４に一対一に対応して設けられ、実施例１及び実施例２と同様にパルスを発生する。

このような構成において動作を説明する。

図１８はクロック選択回路１２_１及び各位相補間器１１_１の動作に着目したタイミング図である。

図１８によれば、まず、クロック選択回路１２_１には位相０°のクロックCLK1と位相１８０°のクロックCLK5が入力され、選択制御信号としてクロックCLK3が入力されている。そして、クロックCLK3のローレベルでクロックCLK1を選択している。一方、クロック選択回路１２_２には位相４５°のクロックCLK2と位相２２５°のクロックCLK6が入力され、選択制御信号としてクロックCLK4が入力されている。そして、クロックCLK4のローレベルでクロックCLK2を選択している。

従って、この時点で、位相補間器１１_１に入力されるクロックは、位相０°のクロックCLK1と位相４５°のクロックCLK2とである。そして、内分比選択回路１３_１も選択制御信号としてクロックCLK3が入力されているので、位相０°のクロックCLK1と位相４５°のクロックCLK2とが入力されている時の位相補間器１１_１の（ａ，ｂ）の値は、（７，０）である。従って、位相補間器１１_１から出力されるクロックは、位相０°のクロックである。

次に、クロックCLK3がハイレベルなったとき、クロック選択回路１２_１はクロックCLK5選択して出力する。また、一方、クロック選択回路１２_２はクロックCLK6選択して出力する。

従って、この時点で、位相補間器１１_１に入力されるクロックは、位相１８０°のクロックCLK5と位相２２５°のクロックCLK6とである。そして、内分比選択回路１３_１も選択制御信号としてクロックCLK3が入力されているので、位相１８０°のクロックCLK5と位相２２５°のクロックCLK6とが入力されている時の位相補間器１１_１の（ａ，ｂ）の値は、（３，４）である。従って、位相補間器１１_１から出力されるクロックは、位相２０６°のクロックである。

一つの位相補間器１１_１から２つの位相の異なるクロックが必要なタイミングで、パルス発生器２１_１に出力される。同様に、各位相補間器からも２つの位相の異なるクロックが必要なタイミングで各パルス発生器に出力されるので、実施例１及び実施例２と同様に希望の単相クロックを生成することができる。

実施例４を説明する。

実施例４では、上述した実施例２の構成のものを、異なるクロックで動く回路領域毎に設けたことを特徴とする。

図１９は実施例の構成を示した図である。図１９に示される如く、一つの８相クロックをクロック生成回路１００_１〜１００_ｎまで分配し、各クロック生成回路１００_１〜１００_ｎで各回路領域１０１_１〜１０１_ｎに必要なクロックを生成するようにしている。

また、各位相比較器１０２_１〜１０２_ｎにより、各回路領域１０１_１〜１０１_ｎの末端分配クロックと基準クロックとを比較し、各クロック生成回路１００_１〜１００_ｎによって、基準クロックと位相が一致するように位相補正を行うようにしている。

本実施例によれば、一つの多相クロックにより、各回路領域に必要なクロックを生成することができると共に、基準クロックとの位相調整ができるという効果を有し、更に回路の小面積化が実現できる。
更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換回路間のタイミングをそろえることで、多相クロックの各回路領域へ分配するタイミングが一致しなくとも、各回路領域の位相を一致させることができるという効果がある。

本発明の実施例５を説明する。

実施例５は上述した実施例４の変形例である。実施例４では、一つの８相クロックを複数領域に供給するように構成したが、このような構成では配線パターンが複雑になり、また、回路面積の増大につながる。そこで、実施例５では、周波数の高いマスタークロックを各領域に供給し、クロック生成回路の直前で分周することにより多相クロックを得る場合の例について説明する。

図２０は実施例５の構成を示す図である。図２０に示される如く、一つのマスタークロックをクロック生成回路１００_１〜１００_ｎに供給し、各クロック生成回路１００_１〜１００_ｎで各回路領域１０１_１〜１０１_ｎに必要なクロックを生成するようにしている。

各クロック生成回路１００_１〜１００_ｎは、図２１に示す如く、ｍ相クロックをｎ相クロックに変換するクロック変換回路１の前にｍ相クロック発生回路５０を有している。このｍ相クロック発生回路５０は、マスタークロックを分周等することによりからｍ相クロックを発生する。

このような構成にすることの効果は、上述したように多相クロックを複数領域に供給することによる配線パターンの複雑化及び回路面積の増大を防止することにあるが、更なる効果として、本発明は位相調整の機能を有することからマスタークロックと基準クロックとのタイミング調整に多くの労力をかけなくても済むという効果がある。

各領域に供給される単相クロックはマスタークロックから得られた多相クロックから生成される。従って、マスタークロックのタイミングが基準クロックと合っていない場合には、単相クロックと基準クロックとのタイミングがずれているはずである。

このため、マスタークロックと基準クロックとのタイミングを一致させる必要があるが、多相クロックを得るためには、このクロックよりも周波数の高いマスタークロックを必要とする為、等長配線等の技術を用いて周波数の低い基準クロックとのタイミングの調整を図っており、これらが回路設計を困難にする。

しかしながら、本発明のクロック生成回路は、基準クロックとのタイミング調整を図る補正機能を有するので、マスタークロックと基準クロックとのタイミングに注力することなく、回路設計の自由度を確保できる。
更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換回路間のタイミングをそろえることで、マスタークロックの各回路領域へ分配するタイミングが一致しなくとも、各回路領域の位相を一致させることができるという効果がある。

Claims (12)

1. クロック生成回路であって、
   周波数ｆのｍ相のクロックを、周波数ｆのｎ相のクロックに変換するクロック変換回路と、
   前記ｎ相の各クロックの少なくとも一部を用いて単相のクロック信号を生成する単相クロック生成回路と
   を有することを特徴とするクロック生成回路。
2. クロック生成回路であって、
   同一の周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、同一の周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、
   前記ｎ相のクロック信号の一部又は全部のクロック信号を用いて、周波数（ｆ×ｎ）／Ａ（Ａは自然数）の単相のクロック信号を生成する単相クロック生成回路と
   を有することを特徴とするクロック生成回路。
3. クロック生成回路であって、
   周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、
   前記ｎ相のクロックの立ち上り又は立ち下りに同期して、オーバーラップしないパルスを発生させ、このパルスをＸおきに選択し、選択したパルスの論理和を取り、周波数（ｆ×ｎ）／（Ｘ＋１）（Ｘは自然数）の単相のクロック信号を生成する単相クロック生成回路と
   を有することを特徴とするクロック生成回路。
4. 前記クロック変換回路は、少なくともｎ個の位相補間器を有し、
   前記各位相補間器は、前記ｍ相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されていることを特徴とする請求項１から請求項３のいずれかに記載のクロック生成回路。
5. 前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする請求項１から請求項４のいずれかに記載のクロック生成回路。
6. 前記制御回路は、基準クロックと前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように構成されていることを特徴とする請求項５のいずれかに記載のクロック生成回路。
7. クロック生成回路であって、
   周波数ｆであり、位相差に相当する時間が１／（ｆ×ｍ）づつ異なるｍ相のクロック信号を、周波数ｆであり、位相差に相当する時間が１／（ｆ×ｎ）づつ異なるｎ相のクロック信号に変換するクロック変換回路と、
   前記ｎ相のクロック信号から周波数（ｆ×ｎ）の単相のクロック信号を生成する単相クロック生成回路とを有し、
   前記クロック変換回路は、ｍ相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されているｍ個の位相補間器を有し、
   前記単相クロック生成回路は、前記クロック変換回路から出力されたｎ相のクロックの立ち上り又は立ち下りのタイミングで、オーバーラップしないパルスを発生するｎ個のパルス発生器と、前記パルス発生器が発生したパルスの論理和を取り、周波数（ｆ×ｎ）の単相のクロックを生成する論理回路とを有することを特徴とするクロック生成回路。
8. 前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする請求項７に記載のクロック生成回路。
9. 前記制御回路は、基準クロックと、前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように構成されていることを特徴とする請求項８に記載のクロック生成回路。
10. 集積回路であって、
    少なくとも一以上の本体回路と、
    前記本体回路に対応して設けられた請求項１から請求項９のいずれかに記載のクロック生成回路とを有し、
    前記クロック生成回路に入力されるｍ相のクロックが同一のクロックであることを特徴とする集積回路。
11. クロックの生成方法であって、
    周波数ｆのｍ相のクロックを、周波数ｆのｎ相のクロックに変換し、前記ｎ相の各クロックの立ち上り又は立ち下りに同期したパルスを発生させ、このパルスの論理和を取り、周波数（ｆ×ｎ）の単相のクロックを生成することを特徴とするクロックの生成方法。
12. ｍ相のクロックから、位相の異なる二つのクロックを１組としてｎ組選択し、二つのクロックのタイミング差を所定の内分比（ａ：ｂ、ａ＋ｂ＝ｎ）で分割した時間で規定される遅延時間のクロックを各組毎に生成することにより、ｎ相クロックを生成することを特徴とする請求項１１に記載のクロック生成方法。
    

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