JP2013059034A - クロック生成回路、及びクロック生成方法 - Google Patents
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Abstract
【解決手段】少なくともn個の位相補間器を有し、周波数がfで位相差が1/(f×m)づつ異なるm相クロックを、周波数がfで位相差が1/(f×n)づつ異なるn相クロックに変換するクロック変換回路1と、前記n相クロック信号の一部又は全部を用いて、周波数(f×n)/Aの単相クロック信号を生成する単相クロック生成回路2と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記m相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。
【選択図】図1
Description
2 単相クロック生成回路
3 制御回路
111〜118 位相補間器
211〜218 パルス発生器
尚、本実施例では、クロック変換回路1に入力されるm相クロックのクロック数に合わせて、位相補間器及びパルス発生器の数をm個とした例を説明したが、クロック変換回路1で変換される多相クロックがn相クロック以下である場合には、位相補間器及びパルス発生器の数が少なくともn個あれば、本発明を実現することができる。例えば、図23に示される如く、8相クロックを6相クロック以下の多相クロックに変換する場合には、6個の位相補間器111〜116及びパルス発生器211〜216を設ける。そして、制御回路3の制御に従って、8相クロックから必要とする6つの位相のクロックを選択するクロック選択回路40を設け、このクロック選択回路40が各位相のクロックを対応する位相補間器111〜116に出力するように構成する。図23では、8相クロックを6相クロックに変換する場合を示しており、位相補間器111には位相0°のクロックと位相45°のクロックとが入力され、位相補間器112には位相45°のクロックと位相90°のクロックとが入力され、位相補間器113には位相90°のクロックと位相135°のクロックとが入力され、位相補間器114には位相180°のクロックと位相225°のクロックとが入力され、位相補間器115には位相225°のクロックと位相270°のクロックとが入力され、位相補間器116には位相270°のクロックと位相315°のクロックとが入力されている。後の動作は上述した実施例と同様である。
更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換回路間のタイミングをそろえることで、多相クロックの各回路領域へ分配するタイミングが一致しなくとも、各回路領域の位相を一致させることができるという効果がある。
更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換回路間のタイミングをそろえることで、マスタークロックの各回路領域へ分配するタイミングが一致しなくとも、各回路領域の位相を一致させることができるという効果がある。
Claims (5)
- クロック生成回路であって、
少なくともn個の位相補間器を有し、周波数fであり、位相差に相当する時間が1/(f×m)づつ異なるm相のクロック信号を、周波数fであり、位相差に相当する時間が1/(f×n)づつ異なるn相のクロック信号に変換するクロック変換回路と、
前記n相のクロック信号の一部又は全部のクロック信号を用いて、周波数(f×n)/A(Aは自然数)の単相のクロック信号を生成する単相クロック生成回路と、
前記位相補間器に設定する内分比を制御する制御回路と
を有し、
前記各位相補間器は、前記m相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を、前記制御回路により設定された内分比(a:b、a+b=n)で分割した時間で規定される遅延時間のクロックを生成し、前記n相のクロック信号として出力し、
前記制御回路は、回路全体の基準クロックと前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、前記基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記各位相補間器の内分比を制御するように構成されている
ことを特徴とするクロック生成回路。 - 前記単相クロック生成回路は、前記n相のクロックの立ち上り又は立ち下りに同期して、オーバーラップしないパルスを発生させ、このパルスをXおきに選択し、選択したパルスの論理和を取り、周波数(f×n)/(X+1)(Xは自然数)の単相のクロック信号を生成するように構成されていることを特徴とする請求項1に記載のクロック生成回路。
- クロック生成回路であって、
m個の位相補間器を有し、周波数fであり、位相差に相当する時間が1/(f×m)づつ異なるm相のクロック信号を、周波数fであり、位相差に相当する時間が1/(f×n)づつ異なるn相のクロック信号に変換するクロック変換回路と、
前記n相のクロック信号から周波数(f×n)の単相のクロック信号を生成する単相クロック生成回路と、
前記位相補間器に設定する内分比を制御する制御回路と
を有し、
前記各位相補間器は、m相のクロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を、前記制御回路により設定された内分比(a:b、a+b=n)で分割した時間で規定される遅延時間のクロックを生成し、前記n相のクロック信号として出力し、
前記単相クロック生成回路は、前記クロック変換回路から出力されたn相のクロックの立ち上り又は立ち下りのタイミングで、オーバーラップしないパルスを発生するn個のパルス発生器と、前記パルス発生器が発生したパルスの論理和を取り、周波数(f×n)の単相のクロックを生成する論理回路とを有し、
前記制御回路は、回路全体の基準クロックと前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、前記基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記各位相補間器の内分比を制御するように構成されている
ことを特徴とするクロック生成回路。 - 集積回路であって、
少なくとも一以上の本体回路と、
前記本体回路に対応して設けられた請求項1から請求項3のいずれかに記載のクロック生成回路とを有し、
前記クロック生成回路に入力されるm相のクロックが同一のクロックであることを特徴とする集積回路。 - クロックの生成方法であって、
周波数fであり、位相差に相当する時間が1/(f×m)づつ異なるm相のクロックから、位相の異なる二つのクロックを1組としてn組選択し、二つのクロックのタイミング差を所定の内分比(a:b、a+b=n)で分割した時間で規定される遅延時間のクロックを各組毎に生成することにより、周波数fであり、位相差に相当する時間が1/(f×n)づつ異なるn相のクロックに変換し、
前記n相の各クロックの立ち上り又は立ち下りに同期したパルスを発生させ、このパルスの論理和を取り、周波数(f×n)の単相のクロックを生成し、
回路全体の基準クロックと前記単相クロックが供給された回路の末端で分配されたクロックとの位相差に相当する時間に基づいて、前記基準クロックのタイミングと前記単相クロックのタイミングとが一致するように前記所定の内分比を制御する
ことを特徴とするクロックの生成方法。
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