JPH06273478A

JPH06273478A - クロックスキュー補正回路、及び半導体集積回路

Info

Publication number: JPH06273478A
Application number: JP5085329A
Authority: JP
Inventors: Masafumi Suefuji; 政文末藤; Kozaburo Kurita; 公三郎栗田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-20
Filing date: 1993-03-20
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】本発明の目的は、クロックスキューを低減す
ることにある。【構成】クロック信号を供給するためのパスＳＬ１１
〜ＳＬ３１に対応して帰還パスＲＬ１１〜ＲＬ３１を設
け、この帰還パス及び供給パスのそれぞれに、遅延時間
を増減可能に形成された可変遅延回路１０６、１０８、
１０９を設け、そして、伝達されたクロック信号の位相
ずれを検出するための位相比較回路１０２を設け、さら
に、位相ずれ検出結果に基づいて、可変遅延回路１０
６、１０８、１０９、１１１、１１２、１１４での信号
遅延時間を調整するための制御回路１０１を設ることに
より、帰還パスの信号波形に基づいて、クロック分配系
におけるクロック信号の位相ずれを補正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号の位相ず
れを補正するためのクロックスキュー補正回路、及びそ
れを備えた半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）のレイアウト
設計を行う際には、設計に要する時間や労力を削減した
り、各種検証を容易にするために、トランジスタやキャ
パシタ等の素子をチップ上に一個づつレイアウトするの
ではなく、ある程度の論理機能を持った単位、すなわ
ち、機能ブロック毎のレイアウト設計を予め完了してお
いた後に、これら機能ブロック間の配置、配線を行うの
が一般的である。

【０００３】近年、半導体集積回路の集積度が高くな
り、且つ、大型化するに伴って半導体集積回路内での配
線長、特にクロック信号を、各機能ブロックに供給する
ための配線が長くなり、クロック信号の遅延が無視でき
なくなっている。すなわち、複数の機能ブロックに共通
に供給されるクロック信号の位相が、各機能ブロック間
でずれてしまい、半導体集積回路全体としての動作に支
障を来す。

【０００４】クロック信号のタイミングのずれを知るた
めの技術として、特開昭６４−２３３４号公報に記載さ
れているように、分岐した同一の信号それぞれ又は、所
定の位相関係にある信号それぞれを各回路ブロックに供
給する信号線の終端にバッファ手段を設け、このバッフ
ァ手段から出力される信号を比較し、この比較結果より
信号の位相差を検出するようにした技術が公知である。

【０００５】

【発明が解決しようとする課題】クロック分配系の遅延
条件をそろえるための手段として等長・等容量配線が考
えられ、また、それは非常に有効であるが、プロセス微
細化のためのデバイスばらつきや、プロセスばらつき、
チップ内のマクロセルの配置等の影響により、現実的に
は等長・等容量配線が難しく、クロックスキューを十分
に低減するのが困難とされている。また、上記公報記載
の技術のように、バッファ手段から出力される信号を比
較し、この比較結果より信号の位相差を検出することに
よってクロック信号の位相ずれを検出することができる
が、もしこのとき、回路ブロック間で問題となる遅延時
間を越えていた場合には、当該回路ブロックにタイミン
グのずれを相殺するための遅延回路等を追加する必要が
あり、しかもその場合において、最も位相ずれが大きい
経路、すなわち遅延時間が一番長い経路に、他の信号伝
達系での遅延時間を合わせなければならない。換言すれ
ば、分岐によって複数の信号伝達経路が形成される場合
において、任意の伝達経路での遅延時間を基準として、
当該経路での遅延時間に、他の経路での遅延時間を合せ
ることができない。また、遅延回路を追加することは、
チップレイアウトの変更を伴うことが考えられる。

【０００６】本発明の目的は、クロックスキューを低減
するための技術を提供することであり、さらに具体的に
は、分岐による複数のクロック信号伝達路が形成される
場合において任意の伝達経路での遅延時間を基準にクロ
ックスキューを低減することができるクロックスキュー
補正回路を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、クロック信号を供給するための
クロック供給パスに対応して形成されたクロック帰還パ
スを形成し、このクロック帰還パス及び上記クロック供
給パスのそれぞれに、クロック信号の遅延時間を増減可
能に形成されたクロック遅延手段を設け、さらに、上記
クロック帰還パスを介して伝達されたクロック信号の位
相ずれを検出するための位相ずれ検出手段と、この位相
ずれ検出結果に基づいて、上記クロック遅延手段でのク
ロック信号遅延時間を調整するための制御手段とを設け
てクロックスキュー補正回路を構成する。

【００１０】

【作用】上記した手段によれば、上記位相ずれ検出手段
は、クロック帰還パスの信号波形に基づいてクロック分
配系におけるクロック信号の位相ずれを検出し、上記制
御手段は、この位相ずれ検出結果に基づいてクロック分
配系での遅延時間を調整するように作用し、このこと
が、クロック分配系でのクロックスキューの低減を達成
する。また、上記制御手段によって調整されるクロック
遅延手段として、クロック信号の遅延時間を増減可能に
形成されたものを適用することは、分岐による複数のク
ロック信号伝達路が形成される場合において任意の伝達
経路での遅延時間を基準とすることを可能とし、クロッ
クスキュー補正の自由度の向上を達成する。

【００１１】

【実施例】図２には本発明の一実施例であるクロックス
キュー補正回路が適用されたマイクロコンピュータが示
される。

【００１２】図２に示されるマイクロコンピュータは、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコンなどのような一つの半導体基板に
形成される。

【００１３】図２に示されるように、同一命令の取込み
時間の短縮化を図るため命令キャッシュメモリ２１が配
置され、この命令キャッシュメモリ２１の出力が、後段
の命令デコーダ２３によってデコードされることによっ
て各部の動作制御信号が生成されるようになっている。
命令デコーダ２３のデコード出力のうちの一部がプログ
ラムカウンタ２４に取込まれるようになっており、次に
実行されるべき命令のアドレスが決定されるようになっ
ている。論理演算を行うための演算器２８や、クロック
信号に同期してデータをシフトさせるためのシフタ２
７、データの一事的な記憶領域等として利用される汎用
レジスタ２６が設けられ、それらが、データバスによっ
て互いにデータのやり取りが可能に結合されている。演
算対象とされるデータの外部からの取込みには、データ
キャッシュメモリ２５が利用されることによって、同一
データの読込み時間の短縮化が図られている。このよう
なマイクロコンピュータにおいて、各機能ブロックの動
作は、本ＬＳＩの外部若しくは内部で生成されたクロッ
ク信号ＣＫが基準とされる。

【００１４】ＬＳＩの集積度が高くなり、且つ、大型化
するに伴って半導体集積回路内での配線長、特にクロッ
ク信号を、各機能ブロックに供給するための配線が長く
なり、クロック信号の遅延により、複数の機能ブロック
に共通に供給されるクロック信号の位相が、各機能ブロ
ック間でずれてしまい、マイクロコンピュータ全体とし
ての動作に支障を来す。そこで、本実施例では、クロッ
クスキューを補正するためのクロックスキュー補正回路
２２を設け、このクロックスキュー補正回路２２でクロ
ックスキューを補正することにより、回路全体の安定動
作を図っている。

【００１５】図１には上記クロックスキュー補正回路２
２の構成例が示される。

【００１６】バッファ１０５が設けられ、本実施例マイ
クロコンピュータの外部から供給されるクロック信号Ｃ
Ｋが、このバッファ１０５を介して取込まれる。バッフ
ァ１０５の出力端子は、クロック信号の遅延時間を増減
可能に形成されたクロック遅延手段としての可変遅延回
路１０６、１０９、１１２の入力端子に結合され、この
結合箇所が、クロック伝達経路の分岐点１１５とされ
る。この分岐点１１５からデータキャッシュメモリ２５
のクロック入力端子に至る経路は、クロック供給パスＳ
Ｌ１１とされ、このクロック供給パスＳＬ１１に上記可
変遅延回路１０６、及びバッファ１０７が配置される。
そして、分岐点１１５からレジスタ２６のクロック入力
端子に至る経路は、クロック供給パスＳＬ２１とされ、
このクロック供給パスＳＬ２１に可変遅延回路１０９、
及びバッファ１１０が配置される。同様に、分岐点１１
５から命令キャッシュメモリ２１のクロック入力端子に
至る経路は、クロック供給パスＳＬ３１とされ、このク
ロック供給パスＳＬ３１に可変遅延回路１１２、及びバ
ッファ１１３が配置される。すなわち、外部から供給さ
れたクロック信号ＣＫは、上記クロック供給パスＳＬ１
１を介してデータキャッシュメモリ２５に供給され、ま
た、これと同時にクロック供給パスＳＬ２１を介してレ
ジスタ２６に供給され、さらに、クロック供給パスＳＬ
３１を介して命令キャッシュメモリ２１に供給される。

【００１７】実際の半導体チップにおいては、分岐点１
１５からデータキャッシュメモリ２５、レジスタ２６、
命令キャッシュメモリ２１までの距離が互いに異なるた
め、クロック信号の遅延条件が異なってしまう。そこ
で、上記クロック供給パスとは別にクロック帰還パスを
設け、この帰還パスを介して伝達されたクロック信号か
ら位相ずれを検出し、それに基づいてクロックスキュー
を補正するようにしている。

【００１８】データキャッシュメモリ２５のクロック入
力端子から、上記クロック供給パスＳＬ１１に対してほ
ぼ平行に第１のクロック帰還パスＲＬ１１が形成され、
この第１のクロック帰還パスＲＬ１１には、クロック信
号の遅延時間を増減可能に形成されたクロック遅延手段
としての可変遅延回路１０８が配置される。また、レジ
スタ２６のクロック入力端子から、上記クロック供給パ
スＳＬ２１に対してほぼ平行に第２のクロック帰還パス
ＲＬ２１が形成され、この第２のクロック帰還パスＲＬ
２１には、クロック信号の遅延時間を増減可能に形成さ
れたクロック遅延手段としての可変遅延回路１１１が配
置される。同様に、命令キャッシュメモリ２１のクロッ
ク入力端子から、上記クロック供給パスＳＬ３１に対し
てほぼ平行に第３のクロック帰還パスＲＬ３１が形成さ
れ、この第３のクロック帰還パスＲＬ３１には、クロッ
ク信号の遅延時間を増減可能に形成されたクロック遅延
手段としての可変遅延回路１１４が配置される。このよ
うに、クロック供給パスと、それに対応するクロック帰
還パスとをほぼ平行となるように形成するのは、クロッ
ク供給パスとクロック帰還パスとの長さをほぼ等しくす
ることによって、そこでのクロック遅延条件を可能な限
り、等しくするためである。またこのとき、可変遅延回
路を微調整するなどして、クロック供給パスと、それに
対応するクロック帰還パスとの遅延をそろえることは有
効である。

【００１９】上記可変遅延回路１０６、１０８、１０
９、１１１、１１２、１１４は、特に制限されないが、
任意の伝達経路での遅延時間に、他の経路での遅延時間
を合せることができるように、クロック遅延時間の未調
整状態において、遅延時間調整範囲のほぼ中央に設定さ
れている。つまり、上記可変遅延回路１０６、１０８、
１０９、１１１、１１２、１１４は、遅延時間を増大す
ることもできるし、逆に減少させることもできる。例え
ば、クロックスキュー補正において、初期状態で、遅延
時間が最も短く設定されていた場合には、当該パスでの
遅延時間を増やすことはできても、減少させることで他
のパスとの整合をとることができず、クロックスキュー
補正の自由度が低下されてしまうが、上記設定により、
それを回避することができ、クロックスキュー補正の自
由度を向上させることができる。また、一つのクロック
供給パスに含まれる可変遅延回路と、それに対応するク
ロック帰還パスに含まれる可変遅延回路とは、対になっ
ており、後述する制御回路１０１によって同時に、しか
も、クロック供給パスでの遅延時間と、それに対応する
クロック帰還パスでの遅延時間が互いに等しくなるよう
に調整される。

【００２０】上記分岐点１１５に対応して、選択手段と
してのセレクタ（ＳＥＬ）が設けられ、上記クロック帰
還パスＲＬ１１、ＲＬ２１、ＲＬ３１における可変遅延
回路１０８、１１１、１１４から出力されたクロック信
号がこのセレクタ１０３によって択一的に選択されて、
後段の位相比較回路１０２へ伝達されるようになってい
る。この位相比較回路１０２は、上記セレクタ１０３に
よって選択されたクロック信号と発振器（ＯＳＣ）１０
４で発生されたクロック信号Ｖ１との位相を比較するこ
とによってクロック信号の位相ずれを検出する機能を有
し、この位相比較回路１０２が、本発明における位相ず
れ検出手段の一例とされる。

【００２１】上記発振器１０４は、特に制限されない
が、本実施例マイクロコンピュータ内部に設けられるも
ので、印加される電圧によって発振周波数が変化される
ＶＣＯ（ボルテージ・コントロール・オシレータ）とさ
れ、それによって発振される信号は、外部から供給され
るクロック信号ＣＫに同期される。

【００２２】上記位相比較回路１０２の後段には、当該
位相比較回路１０２の比較結果に基づいて上記可変遅延
回路１０６、１０８、１０９、１１１、１１２、１１４
でのクロック遅延時間を調整するための制御回路１０１
が配置される。

【００２３】次に、各部の詳細な構成について説明す
る。

【００２４】図３には上記セレクタ１０３の構成例が示
される。

【００２５】上記セレクタ１０３は、特に制限されない
が、２入力アンドゲート３１、３２、３４と、このアン
ドゲート３１、３２、３４の論理和を得て、それを後段
の位相比較回路１０２へ伝達するための３入力オアゲー
ト３３とを含んで、比較的簡単に構成することができ
る。上記２入力アンドゲート３１、３２、３４の一方の
入力端子３５には、セレクタ選択制御信号が入力され
る。このセレクタ選択制御信号３５は、外部端子を介し
て入力するようにしてもよいが、本実施例においては、
可変遅延回路の自動調整を可能とするため、後述するＳ
ＥＬ制御部９０６（図９参照）によって生成される。こ
のセレクタ選択制御信号３５の論理の組合せによって上
記２入力ナンドゲート３１、３２、３４のいずれかが活
性状態とされ、それにより、クロック帰還パスＲＬ１
１、ＲＬ２１、ＲＬ３１が択一的に選択される。例え
ば、２入力ナンドゲート３１が活性状態にされた場合に
はクロック帰還パスＲＬ１１が選択され、２入力ナンド
ゲート３２が活性状態にされた場合にはクロック帰還パ
スＲＬ２１が選択され、２入力ナンドゲート３４が活性
状態にされた場合にはクロック帰還パスＲＬ３１が選択
される。

【００２６】図４には上記位相比較回路１０２の構成例
が示される。

【００２７】上記セレクタ１０３によって選択されたク
ロック信号Ｒ１を取込むための２入力ナンドゲート４１
が設けられ、また、上記発振器１０４からのクロック信
号Ｖ１を取込むための２入力ナンドゲート４６が設けら
れる。２入力ナンドゲート４２と２入力ナンドゲート４
３とによってフリップフロップが形成され、２入力ナン
ドゲート４４と２入力ナンドゲート４５とによってフリ
ップフロップが形成される。２入力ナンドゲート４２の
一方の入力端子には、２入力ナンドゲート４１の論理出
力が、フリップフロップのセット信号として入力され
る。また、２入力ナンドゲート４６の論理出力が、２入
力ナンドゲート４５の一方の入力端子に、フリップフロ
ップのセット信号として入力される。フリップフロップ
のリセットには、４入力ナンドゲート４７の論理出力が
利用される。フリップフロップの出力と上記２入力ナン
ドゲート４１、２入力ナンドゲート４６の出力信号が、
後段の４入力ナンドゲート４７に入力され、さらに３入
力ナンドゲート４８、３入力ナンドゲート４９に入力さ
れるようになっている。３入力ナンドゲート４８の出力
信号Ｕ１は、可変遅延回路１０６、１０８、１０９、１
１１、１１２、１１４での遅延時間を増大させるための
制御信号とされ、またこれとは逆に、３入力ナンドゲー
ト４９の出力信号Ｄ１は、可変遅延回路１０６、１０
８、１０９、１１１、１１２、１１４での遅延時間を減
少させるための制御信号とされる。３入力ナンドゲート
４８の論理出力が、２入力ナンドゲート４１の一方の入
力端子に帰還され、同様に、３入力ナンドゲート４９の
論理出力が、２入力ナンドゲート４６の一方の入力端子
に帰還されることによって、出力信号Ｕ１，Ｄ１がロー
レベルにされる時間、すなわちパルス幅が決定される。

【００２８】図５には上記位相比較回路１０２の動作タ
イミングが示される。

【００２９】信号Ｒ１とＶ１との位相が完全に一致して
いる場合には、遅延時間調整の必要が無いので、当該位
相比較回路１０２の出力制御信号Ｕ１、Ｄ１は、共にハ
イレベルにされた状態である。しかし、また、信号Ｖ１
に対して信号Ｒ１の位相が進んでいる場合は、それを遅
延させる必要があるから、信号Ｒ１、Ｖ１の論理不一致
のタイミングで、３入力ナンドゲート４８での負論理積
条件が成立されることにより、それの出力信号Ｕ１がロ
ーレベルにされる。信号Ｖ１に対して信号Ｒ１の位相が
遅れている場合は、それを早める必要があるから、信号
Ｒ１、Ｖ１の論理不一致のタイミングで３入力ナンドゲ
ート４９での負論理積条件が成立されることによって、
それの出力制御信号Ｄ１がローレベルにされる。

【００３０】図６には上記複数の可変遅延回路１０６、
１０８、１０９、１１１、１１２、１１４のうちの一つ
の回路構成例が代表的に示される。

【００３１】可変遅延回路１０６、１０８、１０９、１
１１、１１２、１１４は、特に制限されないが、全て同
一構成とされるので、可変遅延回路１０６についてのみ
説明する。

【００３２】図６に示されるように、入力初段にバッフ
ァ６５が配置され、このバッファ６５の出力端子とグラ
ンドラインとの間に、複数のスイッチ６１〜６４と、そ
れに対応する複数のキャパシタＣ１〜Ｃ４とが配置され
る。特に制限されないが、この複数のキャパシタＣ１〜
Ｃ４の静電容量は互いに等しい。また、スイッチ６１〜
６４は、特に制限されないが、ＭＯＳトランジスタとさ
れ、図１に示される制御回路１０１によって、それのオ
ン／オフ動作が制御される。スイッチ６１〜６４のいず
れかがオンされることにより、それに対応するキャパシ
タＣ１〜Ｃ４のいずれかが、バッファ６５の負荷として
回路動作に関与する。並列接続されるキャパシタが多い
ほど、バッファ６５の負荷容量が大きくなるから、そこ
での信号遅延時間が大きくなる。可変遅延回路１０６で
の遅延時間の増減を可能とするため、未調整状態におい
て、遅延時間調整範囲のほぼ中央に設定される。具体的
には、調整前において、スイッチ６１、６２をオンして
おき、スイッチ６３、６４をオフしておくことで、当該
状態を初期状態とする遅延時間増減が可能とされる。

【００３３】図９には上記制御回路１０１の構成例が示
される。

【００３４】図９に示されるように、この制御回路１０
１は、複数のレジスタＲＥＧ１〜ＲＥＧｎを含むレジス
タ部９０４と、このレジスタ部９０４の動作制御を行う
ためのレジスタ制御部９０５と、図１に示されるセレク
タ１０３の選択動作をＳＥＬ制御部９０６と、図１に示
される発振器１０４によって発振されたクロック信号Ｖ
１を計数するためのカウンタ９０１と、このカウンタ９
０１の計数出力をデコードするためのデコーダ９０２
と、上記レジスタ制御部９０５や、ＳＥＬ制御部９０
６、カウンタ９０１の全体的な動作制御を司るカウンタ
９０１とを含む。

【００３５】コントローラ９０３には、上記位相比較回
路１０２の出力制御信号Ｕ１、Ｄ１が入力されるように
なっており、このコントローラは、この制御信号Ｕ１、
Ｄ１に基づいてカウンタ９０１の計数状態を制御する。
すなわち、制御信号Ｕ１が所定のタイミングでローレベ
ルにされている限りにおいて、上記カウンタ９０１をア
ップカウント状態とし、それとは逆に信号Ｄ１が所定の
タイミングでローレベルにされている限りにおいて上記
カウンタ９０１をダウンカウント状態とする。そのよう
なカウント出力が後段のデコーダ９０２によってデコー
ドされ、そのデコード結果によってレジスタ部９０４に
おけるレジスタの保持状態が更新される。レジスタ部９
０４を形成する複数のレジスタＲＥＧ１〜ＲＥＧｎは、
一組の可変遅延回路に対応する。例えば、図１におい
て、クロック供給パスＳＬ１１とそれに対応するクロッ
ク帰還パスＲＬ１１とに含まれる可変遅延回路１０６、
１０８は、共通の制御信号を供給することによって、互
いに連動するように動作制御されるから、一組の可変遅
延回路によって、一つのレジスタＲＥＧが共有される。
同様に、可変遅延回路１０９、１１１によって、また、
可変遅延回路１１２、１１４によってそれぞれ一つのレ
ジスタＲＥＧが共有される。レジスタＲＥＧ１〜ＲＥＧ
ｎの保持情報によって、上記可変遅延回路内のスイッチ
６１〜６４の動作が制御される。レジスタＲＥＧ１〜Ｒ
ＥＧｎのいずれに、デコーダ９０２の出力を書込むかは
レジスタ制御部９０５の制御による。このレジスタ制御
は、セレクタ制御部９０６によるセレクタ制御と対応し
て行われる。

【００３６】クロックスキュー補正動作について説明す
る。

【００３７】例えば、ＳＥＬ制御部９０６の制御によ
り、図１のクロック帰還パスＲＬ１１が選択され、それ
と、クロック信号Ｖ１との位相が位相比較回路１０２に
よって比較される。この比較において、クロック帰還パ
スＲＬ１１からのクロック信号Ｒ１の位相が、クロック
信号Ｖ１よりも進んでいる場合には、制御信号Ｕ１がク
ロックに同期してローレベルにされる。また、それとは
逆に、クロック帰還パスＲＬ１１からのクロック信号Ｒ
１の位相が、クロック信号Ｖ１よりも遅れている場合に
は、制御信号Ｄ１がクロックに同期してローレベルにさ
れる。カウンタ９０１の初期値は、電源投入時、若しく
は調整モードの初期段階でコントローラ９０３によって
設定される。カウンタ９０１の初期値は、上記のように
クロックスキュー補正の自由度を高めるため、可変遅延
回路１０６、１０８、１０９、１１１、１１２、１１４
での遅延時間を、それの調整範囲のほぼ中央に設定し得
る値とされる。また、ＳＥＬ制御回路９０６によってク
ロック帰還パスＲＬ１１が選択されている場合には、レ
ジスタ制御部９０５によってレジスタＲＥＧ１が選択さ
れ、当該レジスタＲＥＧ１への情報書込みが可能とされ
る。

【００３８】上記位相比較回路１０２での位相比較開始
段階で、もし、制御信号Ｕ１がクロックに同期してロー
レベルにされた場合には、コントローラ９０３によって
カウンタ９０１がアップカウント状態とされ、デコーダ
９０２の出力によってレジスタＲＥＧ１の保持情報が順
次更新される。この保持情報の更新により、可変遅延回
路１０６及び１０８での遅延時間が増やされる。すなわ
ち、スイッチ６１〜６４のうち、スイッチ６１、６２が
初期状態で、既にオンされている場合には、上記レジス
タ保持情報の更新により、スイッチ６３、さらにスイッ
チ６４がオンされることによって、バッファ６５の負荷
が増大される。そのような遅延時間調整は、可変遅延回
路１０６、１０８が同時に行われる。これによって、ク
ロック供給パスＳＬ１１及びクロック帰還パスＲＬ１１
でのクロック遅延が大きくなるため、やがて、位相比較
回路１０２において制御信号Ｕ１に代えて制御信号Ｄ１
が、ローレベルにされる。この制御信号Ｄ１のローレベ
ル状態がコントローラ９０３で検出された状態で、カウ
ンタ９０１のカウント動作が停止され、それによってレ
ジスタＲＥＧ１の更新も停止される。

【００３９】また、上記位相比較回路１０２での位相開
始段階で、もし、制御信号Ｄ１がクロックに同期してロ
ーレベルにされた場合には、コントローラ９０３によっ
てカウンタ９０１がダウンカウント状態とされ、デコー
ダ９０２の出力によってレジスタＲＥＧ１の保持情報が
順次更新される。この保持情報の更新により、可変遅延
回路１０６及び１０８での遅延時間が減少される。すな
わち、スイッチ６１〜６４のうち、スイッチ６１、６２
が初期状態で、既にオンされている場合には、上記レジ
スタ保持情報の更新により、スイッチ６２、さらにスイ
ッチ６１がオフされることによって、バッファ６５の負
荷が軽減される。そのような遅延時間調整は、可変遅延
回路１０６、１０８が連動して行われる。これによっ
て、クロック供給パスＳＬ１１及びクロック帰還パスＲ
Ｌ１１でのクロック遅延が小さくなるため、やがて、位
相比較回路１０２において制御信号Ｄ１に代えて制御信
号Ｕ１が、ローレベルにされる。この制御信号Ｕ１のロ
ーレベル状態がコントローラ９０３で検出された状態
で、カウンタ９０１のカウント動作が停止され、それに
よってレジスタＲＥＧ１の更新も停止される。更新が停
止されても、その記憶内容は保持され、その限りにおい
て、可変遅延回路１０６、１０８での遅延時間が変更さ
れることはない。

【００４０】そのようにして、可変遅延回路１０６、１
０８の調整が終了され、その後に、ＳＥＬ制御部９０６
の制御によりクロック帰還パスＲＬ２１が、セレクタ１
０３によって選択され、それに対応して、レジスタ制御
部９０５の制御によりレジスタＲＥＧ２が選択される。
そして、今度は、クロック帰還パスＲＬ２１からのクロ
ック信号Ｒ１と、クロック信号Ｖ１との位相が位相比較
回路１０２によって比較され、上記の場合と同様の動作
により、可変遅延回路１０９、１１１の調整が行われ
る。それにより、少なくとも、データキャッシュメモリ
２５、レジスタ２６のクロック信号入力端子でのクロッ
クスキューが補正される。つまり、クロック供給パスＳ
Ｌ１１と、ＳＬ２１の長さが異なり、そこでの遅延条件
が異なる場合でも、可変遅延回路１０６、１０８、１０
９、１１１の調整により、データキャッシュメモリ２５
及びレジスタ２６のクロック入力端子でのクロックスキ
ューが低減される。

【００４１】さらに可変遅延回路１０９、１１１の調整
が終了された後に、ＳＥＬ制御部９０６の制御によりク
ロック帰還パスＲＬ３１が、セレクタ１０３によって選
択され、それに対応して、レジスタ制御部９０５の制御
によりレジスタＲＥＧ３が選択される。そして、今度
は、クロック帰還パスＲＬ３１からのクロック信号Ｒ１
と、クロック信号Ｖ１との位相が位相比較回路１０２に
よって比較され、上記の場合と同様の動作により、可変
遅延回路１１２、１１４の調整が行われる。この調整に
より、命令キャッシュメモリ２１、データキャッシュメ
モリ２５、レジスタ２６のクロック入力端子でのクロッ
クスキューが補正される。

【００４２】上記実施例によれば以下の作用効果が得ら
れる。

【００４３】（１）クロック信号を供給するためのクロ
ック供給パスＳＬ１１〜ＳＬ３１に対応してクロック帰
還パスＲＬ１１〜ＲＬ３１が形成され、このクロック帰
還パスＲＬ１１〜ＲＬ３１及び上記クロック供給パスＳ
Ｌ１１〜ＳＬ３１のそれぞれに、クロック信号の遅延時
間を増減可能に形成されたクロック遅延手段としての可
変遅延回路１０６、１０８、１０９、１１１、１１２、
１１４が設けられ、そして、上記クロック帰還パスＲＬ
１１〜ＲＬ３１を介して伝達されたクロック信号の位相
ずれを検出するための位相ずれ検出手段としての位相比
較回路１０２が設けられ、さらに、位相ずれ検出結果に
基づいて、上記可変遅延回路１０６、１０８、１０９、
１１１、１１２、１１４でのクロック信号遅延時間を調
整するための制御手段としての制御回路１０１が設けら
れることにより、クロック帰還パスの信号波形に基づい
てクロック分配系におけるクロック信号の位相ずれを補
正することができる。

【００４４】（２）複数の機能ブロックにクロックを分
配するためのクロック分岐点１１５に対応する箇所に、
クロック帰還パスＲＬ１１〜ＲＬ３１を選択するための
選択手段としてのセレクタ１０３が設けられることによ
り、クロック帰還パスの簡素化を図ることができる。こ
のことは、特に、クロック供給系の分岐点が多く、それ
に対応するセレクタの数が多いほど、顕著とされる。

【００４５】（３）可変遅延回路１０６、１０８、１０
９、１１１、１１２、１１４は、クロック遅延時間の未
調整状態において、遅延量調整範囲のほぼ中央に設定さ
れているので、換言すれば、可変遅延回路１０６、１０
８、１０９、１１１、１１２、１１４として、クロック
信号ＣＫの遅延時間を増減可能に形成されたものが適用
されることにより、分岐による複数のクロック信号伝達
路が形成される場合において任意の伝達経路での遅延時
間に、他回路での遅延時間を合せることができる。例え
ば、所望のクロック伝達経路（クロック供給パス）での
遅延時間を基準とする場合、当該所望経路での可変遅延
回路調整において、クロックの位相ずれが最小になるよ
うに発振器１０４の発振周波数を調整する。そうすれ
ば、それ以降の可変遅延回路の調整により、他回路での
遅延時間は、上記所望経路での遅延時間に合わせられ
る。

【００４６】図７には上記可変遅延回路の他の構成例が
示される。

【００４７】入力初段としてバッファ７１が設けられ、
このバッファ７１の負荷として、キャパシタＣ、及びＭ
ＯＳトランジスタのドレイン・ソース間のオン抵抗が利
用される。バッファ７１の出力端子にスイッチ７２、７
３、７４が結合される。スイッチ７２に、ｎチャンネル
型ＭＯＳトランジスタ７５、及びｐチャンネル型ＭＯＳ
トランジスタ７６が結合され、また、スイッチ７３には
ｎチャンネル型ＭＯＳトランジスタ７７、７９、及びｐ
チャンネル型ＭＯＳトランジスタ７８、８０が結合さ
れ、さらに、スイッチ７４にはｎチャンネル型ＭＯＳト
ランジスタ８１、８３、８５及びｐチャンネル型ＭＯＳ
トランジスタ８２、８４、８６が結合される。ｎチャン
ネル型ＭＯＳトランジスタのゲート電極には、ＭＯＳト
ランジスタのオン抵抗値を決定するための所定の電圧が
が印加される。ＭＯＳトランジスタの直列段数が多いほ
ど、そこでの上記オン抵抗の合成値が大きくなるから、
スイッチ７２、７３、７４のいずれをオンするか、ある
いはその組合せによって、バッファ７１の負荷を変化さ
せることができ、それによって、信号遅延時間の変更が
可能とされる。

【００４８】図８には上記可変遅延回路のさらに他の構
成例が示される。

【００４９】バッファ８７、バッファ８８、８９、バッ
ファ９０、９１、９２が設けられ、それに対応してスイ
ッチ９３、９４、９５が設けられている。いずれのスイ
ッチをオンするかによって、クロック供給パスに関与さ
れるバッファの直列段数が変化されるようになってい
る。バッファの直列段数が多いほど、そこでの遅延時間
が多くなるから、スイッチ９３、９４、９５の制御によ
り、遅延時間の変更が可能とされ、このようにしても可
変遅延回路を形成することができる。

【００５０】図１０には、本発明の他の実施例であるク
ロックスキュー補正回路が示される。

【００５１】図１に示される実施例回路では、基本的に
クロック伝達経路の分岐点が一つの場合について説明し
たが、図１０に示されるように、複数の分岐点を有する
場合にも、本発明を適用することができる。すなわち、
クロック信号ＣＫが第１の分岐点１２０で分岐された
後、分岐点１２１、１２４でそれぞれ分岐され、さら
に、分岐点１２２、１２３、１２５、１３５でそれぞれ
分岐される。そのように分岐されて、データキャッシュ
メモリ２５や、レジスタ２６、命令キャッシュメモリ２
１、命令デコーダ２３、プログラムカウンタ２４、シフ
タ２７、演算器２８などの複数の機能ブロックにそれぞ
れクロック信号ＣＫが供給される。そのような分岐によ
り、クロック供給パスＳＬ１０１〜ＳＬ１０８が形成さ
れる。

【００５２】ここで、クロック供給パスＳＬ１０１は、
分岐点１２０から分岐点１２１及び１２２を介してデー
タキャッシュメモリ２５のクロック入力端子に至る経路
とされ、クロック信号ＣＫは、バッファ１０５、可変遅
延回路１４１、バッファ１４２、可変遅延回路１４３、
バッファ１４４、可変遅延回路１５６、バッファ１５７
を介してデータキャッシュメモリ２５に供給される。ク
ロック供給パスＳＬ１０２は、分岐点１２０から分岐点
１２１及び１２２を介してレジスタ２６のクロック入力
端子に至る経路とされ、クロック信号ＣＫは、バッファ
１０５、可変遅延回路１４１、バッファ１４２、可変遅
延回路１４３、バッファ１４４、可変遅延回路１５９、
バッファ２００を介してレジスタ２６に供給される。ク
ロック供給パスＳＬ１０３は、分岐点１２０から分岐点
１２１及び１２３を介して命令キャッシュメモリ２１の
クロック入力端子に至る経路とされ、クロック信号ＣＫ
は、バッファ１０５、可変遅延回路１４１、バッファ１
４２、可変遅延回路２０２、バッファ２０３、可変遅延
回路２０５、バッファ２０７を介して命令キャッシュメ
モリ２１に供給される。クロック供給パスＳＬ１０４
は、分岐点１２０から分岐点１２１及び１２３を介して
命令デコーダ２３のクロック入力端子に至る経路とさ
れ、クロック信号ＣＫは、バッファ１０５、可変遅延回
路１４１、バッファ１４２、可変遅延回路２０２、バッ
ファ２０３、可変遅延回路２０９、バッファ２１０を介
して命令デコーダ２３に供給される。クロック供給パス
ＳＬ１０５は、分岐点１２０から分岐点１２４及び１２
５を介してプログラムカウンタ２４のクロック入力端子
に至る経路とされ、クロック信号ＣＫは、バッファ１０
５、可変遅延回路２１５、バッファ２１６、可変遅延回
路２１７、バッファ２１８、可変遅延回路２１２、バッ
ファ２１３を介してプログラムカウンタ２４に供給され
る。クロック供給パスＳＬ１０６は、分岐点１２０から
分岐点１２４及び１２５を介してシフタ２７のクロック
入力端子に至る経路とされ、クロック信号ＣＫは、バッ
ファ１０５、可変遅延回路２１５、バッファ２１６、可
変遅延回路２１７、バッファ２１８、可変遅延回路２１
９、バッファ２２０を介してシフタ２７に供給される。
クロック供給パスＳＬ１０７は、分岐点１２０から分岐
点１２４及び１２６を介して演算器２８のクロック入力
端子に至る経路とされ、クロック信号ＣＫは、バッファ
１０５、可変遅延回路２１５、バッファ２１６、可変遅
延回路２２３、バッファ２２４、可変遅延回路２２６、
バッファ２２８を介して演算器２８に供給される。そし
て、クロック供給パスＳＬ１０８は、分岐点１２０から
分岐点１２４及び１２６を介して、その他の機能ブロッ
ク２９のクロック入力端子に至る経路とされ、クロック
信号ＣＫは、バッファ１０５、可変遅延回路２１５、バ
ッファ２１６、可変遅延回路２２３、バッファ２２４、
可変遅延回路２３０、バッファ２３１を介してその他の
機能ブロック２９に供給される。

【００５３】また、上記クロック供給パスＳＬ１０１〜
ＳＬ１０８に対応してクロック帰還パスＲＬ１０１〜Ｒ
Ｌ１０８が形成される。

【００５４】クロック帰還パスＲＬ１０１は、データキ
ャッシュメモリ２５のクロック入力端子から可変遅延回
路１５８、セレクタ１３２、可変遅延回路１５５、セレ
クタ１３１、可変遅延回路２０１を介してセレクタ１０
３に至る経路とされ、上記クロック供給パスＳＬ１０１
に対して、ほぼ平行に形成される。クロック帰還パスＲ
Ｌ１０２は、レジスタ２６のクロック入力端子から可変
遅延回路２０６、セレクタ１３２、可変遅延回路１５
５、セレクタ１３１、可変遅延回路２０１を介してセレ
クタ１０３に至る経路とされ、上記クロック供給パスＳ
Ｌ１０２に対して、ほぼ平行に形成される。クロック帰
還パスＲＬ１０３は、命令キャッシュメモリ２１のクロ
ック入力端子から可変遅延回路２０８、セレクタ１３
３、可変遅延回路２０４、セレクタ１３１、可変遅延回
路２０１を介してセレクタ１０３に至る経路とされ、上
記クロック供給パスＳＬ１０３に対して、ほぼ平行に形
成される。クロック帰還パスＲＬ１０４は、命令デコー
ダ２３のクロック入力端子から可変遅延回路２１１、セ
レクタ１３３、可変遅延回路２０４、セレクタ１３１、
可変遅延回路２０１を介してセレクタ１０３に至る経路
とされ、上記クロック供給パスＳＬ１０４に対して、ほ
ぼ平行に形成される。クロック帰還パスＲＬ１０５は、
プログラムカウンタ２４のクロック入力端子から可変遅
延回路２１４、セレクタ１３５、可変遅延回路２２１、
セレクタ１３４、可変遅延回路２２２を介してセレクタ
１０３に至る経路とされ、上記クロック供給パスＳＬ１
０５に対して、ほぼ平行に形成される。クロック帰還パ
スＲＬ１０６は、シフタ２７のクロック入力端子から可
変遅延回路２２７、セレクタ１３５、可変遅延回路２２
１、セレクタ１３４、可変遅延回路２２２を介してセレ
クタ１０３に至る経路とされ、上記クロック供給パスＳ
Ｌ１０６に対して、ほぼ平行に形成される。クロック帰
還パスＲＬ１０７は、演算器２８のクロック入力端子か
ら可変遅延回路２２９、セレクタ１３６、可変遅延回路
２２５、セレクタ１３４、可変遅延回路２２２を介して
セレクタ１０３に至る経路とされ、上記クロック供給パ
スＳＬ１０７に対して、ほぼ平行に形成される。クロッ
ク帰還パスＲＬ１０８は、その他の機能ブロック２９の
クロック入力端子から可変遅延回路２３２、セレクタ１
３６、可変遅延回路２２５、セレクタ１３４、可変遅延
回路２２２を介してセレクタ１０３に至る経路とされ、
上記クロック供給パスＳＬ１０８に対して、ほぼ平行に
形成される。

【００５５】尚、上記可変遅延回路や、制御回路１０
１、位相比較回路１０２等は、上記実施例と同様に構成
されたものを適用することができる。

【００５６】次に、クロックスキュー補正動作について
説明する。

【００５７】制御回路１０１の制御により、セレクタの
動作が制御され、それによって、クロック帰還パスが選
択される。例えば、セレクタ１０３によって可変遅延回
路２０１の出力端子が選択され、セレクタ１３１によっ
て可変遅延回路１５５の出力端子が選択され、セレクタ
１３２によって可変遅延回路１５８の出力端子が選択さ
れた場合には、クロック帰還パスＲＬ１０１を介して伝
達されるクロック信号と、発振器１０４の発振出力信号
との位相比較が可能とされる。また、セレクタ１０３に
よって可変遅延回路２０１の出力端子が選択され、セレ
クタ１３１によって可変遅延回路１５５の出力端子が選
択され、セレクタ１３２によって可変遅延回路２０６の
出力端子が選択された場合には、クロック帰還パスＲＬ
１０２を介して伝達されるクロック信号と、発振器１０
４の発振出力信号との位相比較が可能とされる。そし
て、セレクタ１０３によって可変遅延回路２０１の出力
端子が選択され、セレクタ１３１によって可変遅延回路
２０４の出力端子が選択され、セレクタ１３３によって
可変遅延回路１０３の出力端子が選択された場合には、
クロック帰還パスＲＬ１０３を介して伝達されるクロッ
ク信号と、発振器１０４の発振出力信号との位相比較が
可能とされる。同様に、セレクタ１０３によって可変遅
延回路２０１の出力端子が選択され、セレクタ１３１に
よって可変遅延回路２０４の出力端子が選択され、セレ
クタ１３３によって可変遅延回路２１１の出力端子が選
択された場合には、クロック帰還パスＲＬ１０４を介し
て伝達されるクロック信号と、発振器１０４の発振出力
信号との位相比較が可能とされる。このようなセレクタ
の選択動作によって、各クロック帰還パスが選択され、
当該クロック帰還パスを介して伝達されるクロック信号
と、発振器１４で発生される信号との位相比較が可能と
される。この位相比較結果に基づいて、可変遅延回路１
５６及びそれに対応する可変遅延回路１５８での遅延時
間や、可変遅延回路２０５及びそれに対応する２０８で
の遅延時間、また、可変遅延回路２０９及びそれに対応
する可変遅延回路２１１での遅延時間が調整される。

【００５８】基本的に、クロック信号ＣＫが供給される
機能ブロックに近い箇所に配置された可変遅延回路を調
整することによって、各機能ブロックでのクロックスキ
ューを補正することができるが、それで調整しきれない
場合等において、共通の可変遅延回路、例えば、可変遅
延回路１４３及び１５５、可変遅延回路２０２及び２０
４、さらには可変遅延回路１４１及び２０１を調整する
ことは有効である。このように、複数の分岐点を有する
場合にも、分岐点に対応して配置されたセレクタの選択
動作によって、複数の機能ブロックのクロック入力端子
でのクロックスキュー補正が可能とされ、上記実施例と
同様の作用効果を得ることができる。

【００５９】また、上記実施例では、シングルチップマ
イクロコンピュータに内蔵された複数の機能ブロック間
のクロックスキューを補正する場合について説明した
が、ボード上に配置された複数の半導体チップ間のクロ
ックスキュー補正を行うこともできる。例えば、図１１
に示されるように、一つのボード上に複数の半導体チッ
プ（ｃｈｐ）５０〜６０が配置され、それにクロック信
号ＣＫが供給される場合において、クロック供給パスと
ともに、それに対応するクロック帰還パスを設け、この
クロック帰還パスを介して伝達されたクロック信号の位
相ずれを検出し、それに基づいて、可変遅延回路を調整
することによって、各半導体チップのクロック入力端子
間でのクロックスキューを補正することができる。その
ようなクロックスキュー補正回路の各部の詳細な構成
は、基本的に上記実施例の場合と同様であるので、その
詳細な説明を省略する。

【００６０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６１】例えば、上記実施例では、図９に示される
ように、デコーダ９０２のデコード出力をレジスタＲＥ
Ｇ１〜ＲＥＧｎに保持するようにしたが、このレジスタ
ＲＥＧ１〜ＲＥＧｎに代えて、不揮発性記憶素子、例え
ば電気的に書換え可能なＥＥＰＲＯＭ（エレクトリカリ
・イレーザブル・アンド・プログラマブル・リード・オ
ンリ・メモリ）を適用することができる。不揮発性記憶
素子を適用することにより、電源投入毎の可変遅延回路
の調整が不要とされる。

【００６２】上記実施例では、発振器１０４を備えたも
のについて説明したが、この発振器を省略し、外部から
基準クロックを取込むようにしても良い。また、上記実
施例では、クロック帰還パスを介して伝達されたクロッ
ク信号と、発振器１０４の出力信号とを比較するように
したが、クロック帰還パスを介して転送されたクロック
信号同士を比較することによって、クロックスキュー補
正を行うようにしてもよい。この方式は、例えば図１に
示されるように、分岐点が一つである場合に有効とされ
る。

【００６３】また、クロック信号の位相ずれ検出におい
て、排他的論理和回路を適用し、二つのクロック信号の
位相ずれの程度をパルス幅に置換え、このパルス幅が最
小になるように、可変遅延回路を調整するようにしても
よい。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるのもではなく、例えばデータ処
理装置や半導体記憶装置などの半導体集積回路、さらに
は各種ボード装置等に広く適用することができる。

【００６５】本発明は、少なくともクロック信号を取扱
うことを条件に適用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、クロック信号を供給するための
クロック供給パスに対応して形成されたクロック帰還パ
スを形成し、このクロック帰還パス及び上記クロック供
給パスのそれぞれに、クロック信号の遅延時間を増減可
能に形成されたクロック遅延手段を設け、さらに、上記
クロック帰還パスを介して伝達されたクロック信号の位
相ずれを検出するための位相ずれ検出手段と、この位相
ずれ検出結果に基づいて、上記クロック遅延手段でのク
ロック信号遅延時間を調整するための制御手段とを設け
てクロックスキュー補正回路を構成することにより、ク
ロック分配系でのクロックスキューを低減することがで
きる。また、クロック遅延手段として、クロック信号の
遅延時間を増減可能に形成されたものを適用することに
より、分岐による複数のクロック信号伝達路が形成され
る場合において任意の伝達経路での遅延時間に、他の伝
達路での遅延時間を合わせることができる。

【図面の簡単な説明】

【図１】本発明の一実施例としてのクロックスキュー補
正回路の全体的な回路図である。

【図２】上記クロックスキュー補正回路を含むマイクロ
コンピュータの全体的な構成ブロック図である。

【図３】上記クロックスキュー補正回路におけるセレク
タの構成回路図である。

【図４】上記クロックスキュー補正回路における位相比
較回路の回路図である。

【図５】上記位相比較の動作説明のためのタイミング図
である。

【図６】上記クロックスキュー補正回路における可変遅
延回路の構成例回路図である。

【図７】上記クロックスキュー補正回路における可変遅
延回路の他の構成例回路図である。

【図８】上記クロックスキュー補正回路における可変遅
延回路のさらに他の構成例回路図である。

【図９】上記クロックスキュー補正回路における制御回
路の構成ブロック図である。

【図１０】本発明の他の実施例の構成ブロック図であ
る。

【図１１】本発明のさらに他の実施例の構成ブロック図
である。

【符号の説明】

２１命令キャッシュメモリ２２クロックスキュー補正回路２３命令デコーダ２４プログラムカウンタ２５データキャッシュメモリ２６レジスタ２７シフタ２８演算器１０１制御回路１０２位相比較回路１０３セレクタ１０４発振器１０５バッファ１０６可変遅延回路１０７バッファ１０８可変遅延回路１０９可変遅延回路１１０バッファ１１１可変遅延回路１１２可変遅延回路１１３バッファ１１４可変遅延回路９０１カウンタ９０２デコーダ９０３コントローラ９０４レジスタ部９０５レジスタ制御部９０６ＳＥＬ制御部ＳＬ１１クロック供給パスＳＬ２１クロック供給パスＳＬ３１クロック供給パスＲＬ１１クロック帰還パスＲＬ２１クロック帰還パスＲＬ３１クロック帰還パスＣＫクロック信号

Claims

【特許請求の範囲】

【請求項１】クロック信号を供給するためのクロック
供給パスに対応して形成されたクロック帰還パスと、こ
のクロック帰還パス及び上記クロック供給パスのそれぞ
れに設けられ、クロック信号の遅延時間を増減可能に形
成されたクロック遅延手段と、上記クロック帰還パスを
介して伝達されたクロック信号の位相ずれを検出するた
めの位相ずれ検出手段と、この位相ずれ検出結果に基づ
いて、上記クロック遅延手段でのクロック信号遅延時間
を調整するための制御手段とを含むことを特徴とするク
ロックスキュー補正回路。
【請求項２】上記クロック供給パスには、複数の機能
ブロックにクロックを分配するためのクロック分岐点が
含まれ、上記クロック帰還パスの上記クロック分岐点に
対応する箇所には、クロック帰還パスを選択するための
選択手段が設けられて成る請求項１記載のクロックスキ
ュー補正回路。
【請求項３】上記クロック遅延手段は、クロック遅延
時間の未調整状態において、遅延時間調整範囲のほぼ中
央に設定されて成る請求項１又は２記載のクロックスキ
ュー補正回路。
【請求項４】基準クロック信号を生成するための基準
クロック生成回路を備え、上記位相ずれ検出手段は、上
記クロック帰還パスを介して伝達されたクロック信号波
形と、上記基準クロック生成手段によって生成された基
準クロック信号波形との位相を比較することによってク
ロック信号の位相ずれを検出する請求項１乃至３のいず
れか１項に記載のクロックスキュー補正回路。
【請求項５】上記請求項１乃至４のいずれか１項に記
載のクロックスキュー補正回路と、このクロックスキュ
ー回路によって補正されたクロック信号に基づいて動作
される機能ブロックとが、一つの半導体基板に形成され
て成る半導体集積回路。