JP2001520431A - デバイスのタイミングを補償する装置及び方法 - Google Patents
デバイスのタイミングを補償する装置及び方法Info
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Abstract
Description
(Device Timing Compensation)」と題するプロビジョナル米国特許出願第60/
061,769号の優先権を請求するものである。
デジタル電子システムにおいて情報を効率的に転送する技術に係る。
に、多数のマスター及びスレーブデバイスが設けられていて、相互接続構造体に
よって接続されている。要素間のワイヤが相互接続部を形成する。相互接続部を
経ての情報の搬送は、送信器から受信器へ行なわれ、マスター又はスレーブ要素
が送信器又は受信器として働き得る。 特に関心のある1つのケースは、図2に示すように、スレーブがメモリデバイ
スでありそして1つのマスターが存在するときである。典型的なメモリ参照トラ
フィックでは読み取りオペレーションが頻繁に発生するので、重要なケースは、
マスターからスレーブへ制御情報を送信しそしてスレーブからマスターへ読み取
ったデータを返送する場合である。このラウンドトリップ遅延が、読み取り待ち
時間を形成する。
が、全データ経路を別々のパイプ段に分割することによりクロックサイクルに分
けられる。パイプライン型メモリシステムでは、全読み取り待ち時間もクロック
サイクルに分けられる。動作周波数が高くなるにつれて、相互接続部及び要素の
両方からの遅延変動が現われる。これらの遅延変動は、論理デバイス対デバイス
の衝突を引き起こし、オペレーションパイプラインを効率の悪いものにする。従
って、チャンネル上のメモリ部分の位置及びメモリデバイスの内部遅延に基づい
て発生し得るこれらのタイミング変動を補償することが所望される。 メモリシステムにおけるタイミング変動の発生源について説明する前に、メモ
リコアの構造及びオペレーションに関する背景技術について説明する。
メモリインターフェイスを伴うメモリを示す。メモリインターフェイスは、相互
接続構造体と相互作用する。図3の一般的なメモリ要素に対し、個々の構造要素
を識別すると共に、メモリのオペレーション、及びメモリと相互接続部との相互
作用を説明するように、以下に説明を展開する。 一般的なメモリコア ここでは、行列に構成されたメモリコアの構造を説明し、そしてセンス、プリ
チャージ、読み取り及び書き込みの主たるオペレーションについて紹介する。
デコーダ及びセンス増幅器で構成される。メモリコアへのインターフェイス10
0は、一般に、行アドレス101、列アドレス103、及びデータ経路102よ
り成る。図6に示す記憶アレーは、記憶セルの行列に編成され、各セルは、1つ
の情報ビットを記憶する。記憶アレーにおける情報のアクセスは、2段階プロセ
スである。第1に、記憶アレーとセンス増幅器との間に情報が転送される。第2
に、接続部100を経てセンス増幅器とインターフェイスとの間に情報が転送さ
れる。
セス」と称され、これは、プリチャージ及びセンスの副段階に分割される。プリ
チャージ段階は、通常、センス増幅器及びビットラインを中間点基準電圧に対し
て平衡させることにより、それらを感知のために準備する。センスオペレーショ
ン中に、行アドレスがデコードされ、単一のワードラインがアサートされ、記憶
セルの内容がビットラインに入れられ、そしてセンス増幅器が値を全レール状態
に増幅し、記憶アレーからセンス増幅器への情報の移動を完了する。重要なこと
は、センス増幅器が、列読み取り又は書き込みアクセスで非常に素早くアクセス
できるデータの「ページ」を記憶するローカルキャッシュの役目も果たし得るこ
とである。
アクセス」と称され、これは、通常、1ステップで行なわれる。しかしながら、
この主段階を2つの副段階に分け、パイプライン段を列デコーダの出力に入れる
という変更も考えられる。このケースでは、パイプラインのタイミングを調整し
なければならない。 これら2つの主段階から、プリチャージ、センス、読み取り及び書き込みの4
つの1次メモリオペレーションが生じる(読み取り及び書き込みは、列アクセス
オペレーションである)。全てのメモリコアは、これら4つの1次オペレーショ
ン、又はこれらのオペレーションの幾つかのサブセットをサポートする。以下に
述べるように、あるメモリ形式は、特定のメモリコア形式をサポートしなければ
ならない付加的なオペレーションを必要とする。
所与のコア内で同時に行オペレーションを行えるようにする。多数のバンクは、
バンクの同時性を高め且つバンクの衝突を減少することによりメモリ性能を改善
する。図5は、多数のバンクを伴う典型的なコア構造を示す。各バンクは、それ
自身の記憶アレーを有すると共に、それ自身のセンス増幅器セットを有していて
独立した行オペレーションを行うことができる。列デコーダ及びデータ経路は、
通常、バンク間に共用される。 図6は、一般的な記憶アレー構造を示す。図示されたように、ワードライン1
06は、記憶セルの行をアクセスし、これは、次いで、記憶されたデータをビッ
トライン107に転送する。一対のビットラインが各記憶セルに接続されて図示
されているが、あるコア構成では、メモリセルの形式及び感知回路に基づいて、
セル当たり1つのビットラインしか必要とされない。
的な枠組みを形成する。しかしながら、構造及び機能が各々若干異なる種々のコ
ア形式が存在する。3つの主たるメモリ形式の各々について以下に説明する。 ダイナミックRAM(DRAM) ここでは、従来のDRAMコアの構造及び基本的オペレーションについて説明
する。従来のDRAMコアの構造が図7に示されている。図4の一般的メモリコ
アと同様に、従来のDRAM構造は、行列記憶アレー編成を有し、そしてセンス
増幅器を使用して、行アクセスを実行する。その結果、センス、プリチャージ、
読み取り及び書き込みの4つの1次メモリオペレーションがサポートされる。列
アクセスを加速するために通常使用される付加的な「列増幅器」ブロックが図示
されている。
列アドレス103、データI/Oバス106、行制御信号107(これらの信号
は以下で詳細に定義する)、及び列制御信号108(これらの信号も以下で詳細
に定義する)。 図8は、多数のバンクを伴う従来のDRAMコアを示す。この図では、行デコ
ーダ、列デコーダ及び列増幅器がバンク間に共用される。別の構成では、これら
の要素を各バンクごとに設けることもできるが、これは、通常、大きなダイ領域
を必要とし、従って、コストが高くなる。多数のバンクを伴う安価なコア構成で
は、通常、行デコーダ、列デコーダ及び列データ経路がバンク間に共用されて、
ダイ領域が最小にされる。
トランジスタは、図9に示すように、キャパシタに記憶されたデータ値をアクセ
スする。この簡単な記憶セルは、高い記憶密度を達成し、ひいては、ビット当た
りのコストが安くなるが、2つの有害な副作用を招く。第1に、アクセス時間が
比較的低速になる。この比較的低速なアクセス時間は、受動的な蓄積キャパシタ
が、限定された量の電荷しか蓄積できないためである。従来のDRAMの行感知
は、SRAMのような能動的に駆動されるセルをもつ他のメモリ形式よりも長い
時間を要する。従って、安価なDRAMコアは、一般に、行アクセス及びサイク
ルタイムが低速になる。別の問題は、セルのリフレッシュが必要なことである。
受動的なキャパシタにビット値が記憶されるので、キャパシタ内及びトランジス
タを横切る漏れ電流により、記憶値の質が低下する。その結果、セルの値を周期
的に「リフレッシュ」しなければならなくなる。このリフレッシュ動作は、セル
の値を読み取りそしてその値をセルに再書き込みすることより成る。これら2つ
の付加的なメモリオペレーションは、各々、リフレッシュセンス及びリフレッシ
ュプリチャージと称される。従来のコアでは、リフレッシュセンス及びリフレッ
シュプリチャージは、定期的なセンス及びプリチャージオペレーションと同じで
ある。しかしながら、マルチバンクのコアでは、専用のリフレッシュ回路及びロ
ジックがマルチバンクリフレッシュをサポートできるようにするために特殊なリ
フレッシュオペレーションが効果的である。
1は、プリチャージ及びセンスオペレーションのタイミング図である。行アクセ
スを実行するために、ビットライン及びセンス増幅器は、先ず、通常Vdd/2
中間点までプリチャージされねばならない。行プリチャージ時間tRPが図11
に示されている。 センスオペレーションを実行するために、行デコーダは、単一のワードライン
を駆動して、メモリセルの行へのアクセストランジスタをターンオンする。蓄積
キャパシタの電荷がビットラインに転送され、その電圧を若干変更する。センス
増幅器は、この小さな電圧変化を検出し、そしてビットラインを全レール(Vd
d及びGnd)へ駆動する。ワードラインは、センス動作を完了するためにtR
AS,minの時間周期の大部分にわたって高レベルに保持されねばならない。
ビットラインが全レールに到達する若干前に、列の読み取り又は書き込みアクセ
スを開始することができる。センスオペレーションの開始と、最も早い許容列ア
クセスとの間の時間は、行−列アクセス遅延tRCDである。
tRCであり、これは、コア性能の主たるメトリックである。テーブル1は、典
型的なDRAMの行タイミング値を示す。テーブル1:典型的なDRAM行タイミングパラメータ 記号 説明 値 単位 tRP 行プリチャージ時間 20 ns tRCD 行−列遅延 26 ns tRC 行サイクルタイム 80 ns tRAS,min 最小行アクティブ時間 60 ns メモリデバイスのタイミングパラメータは、種々のデバイス設計、製造プロセ
ス、供給電圧、動作温度、及びプロセスの世代にわたって広範囲に変化し得るこ
とに注意するのが重要である。メモリアーキテクチャーを広範囲に使用できるよ
うにするためには、プロトコルがこれらの可変の行列タイミングをサポートでき
ることが非常に重要である。
これは、セルを高密度でパッキングすると共に、センス増幅器が未使用のビット
ライン上の電圧を差動ビットライン感知の基準として使用できるようにする。 コアインターフェイスにおいて個別のPRECH及びSENSE制御を使用す
ることができる。従来のコアは、通常RASと称する単一の制御信号を使用する
と共に、立上り縁及び立下り縁を使用してセンスとプリチャージとの間を区別す
る。分離されたPRECH及びSENSE信号は、センス及びプリチャージに対
する個別のバンクアドレスとあいまって、多数のバンクで行なわれるパイプライ
ン型プリチャージ及びセンスオペレーションでコアをサポートする。
そしてセンス増幅器をターンオンする電力を含み、これは、ビットラインをVd
d/2からVdd及びGndに駆動しなければならない。従って、行感知電力の
大部分は、ターンオンされるセンス増幅器の数(即ち、ページサイズ)に比例す
る。 図12は、多数のバンクを伴うDRAMに対する行アクセスタイミングを例示
する図である。周期tssは、異なるバンクに対するセンスオペレーション間の最
小遅延を特定する。同様に、周期tppは、異なるバンクに対するプリチャージオ
ペレーション間の最小遅延を特定する。
ン型設計に対するレジスタに入れられる列デコーダの出力は、センス増幅器から
の出力のある部分を選択する単一の列選択ラインを駆動する。選択されたセンス
増幅器は、次いで、列I/Oワイヤへのデータを駆動する。列アクセス時間をス
ピードアップするために、列I/Oラインは、通常、差動式であり、そして差動
列増幅器を使用して感知され、この増幅器は、列I/Oワイヤの小さな電圧差を
増幅し、そしてインターフェイスへのデータI/Oバスを駆動する。列I/Oバ
スの巾は、CASブロック粒度としても知られている各列アクセスのデータ粒度
をセットする。
される両方向性であってもよいし、又は書き込み及び読み取りデータが別々のバ
スを有する単一方向性であってもよい。図13は、単一方向性のデータI/Oを
示す。 列アクセス電力は、列アドレスをデコードし、列選択ラインを駆動し、列増幅
器をターンオンし、そして列I/Oワイヤを駆動する電力より成る。列電力は、
列サイクル周波数及び列I/Oデータ経路の巾にほぼ比例する。
基づいて書き込まれないように書き込みデータをマスクする能力も含む。通常、
マスクパターンは、列増幅器書き込み回路に与えられ、これは、書き込みデータ
を適宜禁止する。 列読み取りオペレーションのタイミング図が図14に示されている。列読み取
りアクセスの重要なタイミングパラメータは、次の通りである。 − 列サイクルタイムtPC:列アクセスの最小サイクルタイム。このパラメ
ータは、メモリコアへ及びメモリコアからデータをいかに速くサイクルできるか
を決定する。CASブロック粒度をtPCで除算したものが、コアデータ帯域巾
に等しい。
器からのデータアクセスがスタートするときに列アドレスをCOLCYCの立上
り縁にラッチする最小セットアップ時間。 − 列読み取りアクセス遅延tDAC:COLCYCの立上り縁から、インタ
ーフェイスにおいてREADDATAが有効になるときまでの遅延。 − tCAS:COLCYCが高レベルに留まる最小時間。該パラメータは、
センス増幅器から列増幅器へデータを転送するのに要する最大時間をセットし、
そして列プリチャージをいつスタートできるか決定する。
パラメータは、列I/Oワイヤをプリチャージするのに要する最大時間をセット
する。 − 行プリチャージにセットアップされるCOLCYC低レベル、tCPS:
行プリチャージが開始する前にCOLCYCが低レベルに留まる最小セットアッ
プ時間。このパラメータは、tCAS+tCPSが、列オペレーションのスター
トに対して行プリチャージオペレーションをいつ開始できるかを決定するので、
重要である。 − データ出力保持時間tDOH:これは、次のCOLCYC立上り縁の後の
READDATAの最小保持時間である。注:tPC−tDAC+tDOHは、
コアインターフェイスにおけるREADDATAの最小有効ウインドウを決定す
る。
ドレスセットアップ時間。 − 列アドレス保持tCAH:COLLAT立上り縁の前の最小列アドレス保
持時間。注:tASC+tCAHは、コアに対して列オペレーションを実行する
ために観察されねばならない最小列アドレス有効ウインドウを決定する。 − COLLAT低レベル、tCLL:COLLATが低レベルに留まる最小
時間。 − COLLAT高レベル、tCLH:COLLATが高レベルに留まる最小
時間。
tCAS、tCP、tCLS、tCPS、tCLL、tCLH、tASC及びt
CAHを含む多数のタイミングパラメータは、列読み取りの場合と同じである。
列書き込みアクセスの付加的な重要なタイミングパラメータを以下に示す。 − WRITEDATAセットアップtDS:COLCYCの立上り縁の前の
最小WRITEDATAセットアップ時間。 − WRITEDATA保持tDH:COLCYCの立下り縁の後の最小WR
ITEDATA保持時間。注:tDS+tCAS+tDHは、コアに対する書き
込みオペレーションを実行するために観察されねばならない最小WRITEDA
TA有効ウインドウを決定する。
みマスクに対する最小セットアップ時間。 − WMASK保持tWEH:COLCYCの立下り縁の後の書き込みマスク
に対する最小保持時間。注:tWES+tCAS+tWEHは、コアに対する書
き込みマスクオペレーションを実行するために観察されねばならない最小WMA
SK有効ウインドウを決定する。 テーブル2は、典型的なDRAM列タイミング値を示す。テーブル2:典型的なDRAM列タイミング値 記号 説明 値 単位 tPC 列サイクルタイム 10 ns tCAS COLCYC高 4 ns tCP COLCYC低 4 ns tCLS COLLAT対COL 2 ns CYCセットアップ tDAC COLCYC立上りから 7 ns のREADDATA有効 tCPS 行プリチャージへのCOL 1 ns CYC低セットアップ時間 tASC COLLAT立上りへの 0 ns COLADDRセットアップ tCAH COLLAT立上りからの 5 ns COLADDR保持 tDOH 次のCOLCYC立上り 3 ns からのREADDATA保持 tDS COLCYC立下りからの 1 ns WRITEDATA保持 tDH COLCYC立下りからの 1 ns WRITEDATA保持 tWES COLCYC立上りへの 2 ns WMASKセットアップ tWEH COLCYC立下りからの 0 ns WMASK保持 DRAMタイミングパラメータは、種々の製造プロセス、供給電圧、動作温度、
及びプロセスの世代にわたって広範囲に変化し得ることに注意するのが重要であ
る。メモリアーキテクチャーを広範囲に使用できるようにするためには、DRA
Mプロトコルがこれら可変の行列タイミングをサポートできることが非常に重要
である。
て大きく左右される。というのは、センス増幅器は、実際に、列I/Oワイヤへ
のデータを駆動するからである。速度の増加は、センス増幅回路により多くのト
ランジスタを使用して駆動能力を向上することにより達成できるが、これは、ダ
イの面積及びコストを著しく増加する。というのは、非常に多数のセンス増幅回
路が設けられることになるからである。従って、DRAM商品に対するダイ面積
を最小にする要望は、列アクセス速度の更なる低下を防止する。
AMと同様に、アクセスは、同様の2段階プロセスで行なわれる。第1に、セン
スオペレーションにおいて、記憶アレーとセンス増幅器との間に情報が転送され
る。第2に、列アクセスオペレーションにおいて、センス増幅器とインターフェ
イスとの間に情報が転送される。又、DRAMと同様に、感知を行う前にビット
ラインをプリチャージしなければならないが、典型的なプリチャージ値は、Vd
d/2ではなく、Vddである。
スタの回路を使用してデータが静的に記憶される。典型的なSRAMセルが図1
6に示されている。図16のSRAMは、交差結合されたCMOSインバータを
使用して単一データビットを記憶する。ワードラインは、アクセストランジスタ
をターンオンし、これらトランジスタは、セル回路を差動ビットラインに接続す
る。DRAMセルとは異なり、SRAMセル回路は、ビットライン上の記憶値を
能動的に駆動して、アクセス時間をより速くする。SRAMセルの静的な特性は
、セルリフレッシュの必要性を排除する。しかしながら、スタティックセルは、
DRAMセルより多くのトランジスタを使用し、そしてより大きな面積を占有す
る。SRAMの4つの基本的なオペレーションは、センス、プリチャージ、読み
取り及び書き込みである。
続に基づいて情報を記憶する。通常、単一のトランジスタが各セルサイトの電気
的接続を形成する。簡単なROMアレーが図17に示されている。 消去可能なプログラマブルROM(EPROM)、電気的に消去可能なプログ
ラマブルROM(EEPROM)、フラッシュROM及びマスクプログラマブル
ROMを含む種々様々なROMセル形式がある。それらの相違は、セルサイトに
使用されるトランジスタの形式にある。しかしながら、全てのROM形式は、各
データアクセスに対してアドレスの行列デコードを必要とする通常の2D記憶ア
レー編成を共用する。 SRAM又はDRAMとは異なり、全てのROMがセンス増幅回路を有するの
ではない。センス増幅器は、高速アクセス時間を必要とする幾つかのROMのみ
に使用される。これらのROMについては、基本的なオペレーションがセンス、
プリチャージ及び読み取りである。
ンターフェイスを駆動する出力増幅器へ直接送られる。これらのROMについて
は、1つの基本的な動作が読み取りである。 メモリオペレーションの概要 テーブル3は、各メモリ形式に対する基本的なオペレーションを要約するもの
である。 テーブル3:メモリオペレーション 従来型DRAM SRAM ROMa データ=読取(デバ データ=読取(デバ データ=読取(デバ イス、バンク、列) イス、バンク、列) イス、バンク、列) 書込(デバイス、バンク、 書込(デバイス、バンク、 − 列、データ、マスク) 列、データ、マスク) プリチャージ プリチャージ プリチャージ (デバイス、バンク) (デバイス、バンク) (デバイス、バンク) センス(デバイス、 センス(デバイス、 − バンク、行) バンク、行) リフレッシュプリ − − チャージ(デバイス、 バンク)<マルチバンク> リフレッシュセンス − − (デバイス、バンク、 行)<マルチバンク> a.センス増幅器をもたないあるROM編成は、プリチャージ及びセンスオペ
レーションを必要としない。これらの形式では、データ=読取(デバイス、バン
ク、行、列)である。
るオペレーションの許容し得るシーケンスについて説明する。 センス増幅器キャッシュを伴うメモリコアのオペレーションシーケンス オペレーションは、任意に構成することができない。行アクセスをスピードア
ップするためにセンスを使用するメモリコア、例えば、従来型DRAM及びSR
AMでは、読み取り又は書き込みオペレーションを行うために、バンクがセンス
状態になければならない。更に、センスオペレーションを実行するために、バン
クをプリチャージしなければならない。その結果、これらのコアは、センス(オ
ープン)又はプリチャージ(クローズド)のいずれかである各バンク状態に対し
て図18に示すパターンをたどらねばならない。
の全部が等しい利用性を有するのではない。メモリを使用するアプリケーション
は、どのオペレーションシーケンスが最も有用であるかを最終的に決定する特性
アクセスパターン(aka基準パターン)を示す。これらオペレーションシーケ
ンスは、次いで、性能を最大にし且つ電力及び面積を最小にするように実施又は
プロトコル設計により最適化することができる。 一般に、アプリケーションは、あるアプリケーションアクセスから別のアプリ
ケーションアクセスへの予想される基準ローカリティに基づいてセンス増幅メモ
リコアをキャッシュ式に又は非キャッシュ式に動作するよう試みる。これらの解
決策を組み合わせることはできるが、任意の組合せをサポートすることは、費用
のかかる提案となり、内部ではDRAMに対しそして外部では相互接続部に対し
て性能低下又は多量のリソース使用のいずれかを招くことになる。
ケーションアクセスとの間でバンク状態がクローズすることを意味する。換言す
れば、そのバンクで実行された最後のメモリオペレーションがプリチャージであ
る。このような動作方式では、各アプリケーションアクセスは、通常、センス、
一連の読み取り及び/又は書き込み、プリチャージのシーケンスより成る。非キ
ャッシュ式の使用は、低い基準ローカリティをとり、即ちその後のメモリアクセ
スは、おそらく同じ行に配置されない。
ーションアクセスとの間でバンク状態がオープンであることを意味する。換言す
れば、そのバンクで実行される最後のメモリオペレーションが、センス、読み取
り又は書き込みである。キャッシュ式の使用は、高い基準ローカリティをとり、
即ちその後のメモリアクセスは、おそらく、同じ行に配置される。一般に、セン
スは、最後に実行されるメモリオペレーションとならない。というのは、もしそ
うであれば、最後のアプリケーションアクセスに代わって有効な作業が何も行わ
れないことを意味するからである。対応する読み取りも書き込みも伴わないセン
スを最後のアプリケーションアクセスに実行させるプリフェッチ機構もある。
み取り、書き込み又はプリチャージとなる。それが読み取り又は書き込みの場合
には、これをヒットオペレーションと称する。というのは、バンクにキャッシュ
されたままである行が、次のオペレーションに対して適切な行でなければならな
いからである。一方、それがプリチャージの場合には、正しい行がバンクにキャ
ッシュ保持されず、従って、コントローラは、プリチャージ及びセンスシーケン
スを適用して、正しい行をバンクへ移動しなければならない。この形式のアクセ
スをミスオペレーションと称する。
通常、シーケンス「一連の読み取り及び/又は書き込み」(ヒット)、又はシー
ケンス「プリチャージ、センス、一連の読み取り及び/又は書き込み」(ミス)
で構成される。 プリチャージ及びセンスオペレーションは時間がかかる上に、電力を消費する
ので、DRAMを動作するための最適な戦略は、アプリケーションの基準特性に
依存する。本発明においては、オペレーションの方法及びオペレーションの混合
方法のいずれかがサポートされる。
ーケンスを示す。異なるメモリコアに対してこの図がどのように変化するか考え
ることもでき、これについては、以下で述べる。 図19は、図18に示したものと同じであるが、リフレッシュセンス及びリフ
レッシュプリチャージオペレーションが追加されたDRAMのオペレーションシ
ーケンスを示す。
分なデータを保持する一般的種類のSRAMに対するオペレーションシーケンス
を示す。遷移202は、考えられはするが、有効ではないことに注意されたい。
というのは、最後のアプリケーションアクセスに代わって有効な作業を実行しな
いからである。又、プリチャージ又はセンスの後に書き込みを実行できることに
も注意されたい。というのは、SRAMのセンス増幅器は、読み取り動作にのみ
使用されるからである。図21は、センス増幅を伴うリードオンリメモリのオペ
レーションシーケンスを示す。通常、センス増幅は、1つの読み取りアクセスに
対してのみ充分なデータを保持する。遷移202は、考えられはするが、有効で
ないことに注意されたい。というのは、最後のアプリケーションアクセスに代わ
って有効な作業を実行しないからである。
ャンネルとも称される相互接続部である。クロック周波数が充分に高く且つチャ
ンネルが長い場合には、ワイヤの信号伝播遅延が、ビット時間より大きくなる。
(ここで、ビットレートの周期とは、1ビットを転送するのに要する時間として
定義され、ビットは各クロックの縁で転送されると仮定され、従って、ビットレ
ートは、2xクロック周波数である。)その結果、相互接続遅延は、図22に示
すように、チャンネル上の物理的な位置の関数として変化する。クロックの縁は
観察位置に基づいて時間的に変化することに注意されたい。この特定のクロック
戦略の場合に、相互接続部は、互いに逆方向に向かう各15の送信及び受信クロ
ックを有し、そして図23は、所与の位置及び時間における送信クロックと受信
クロックとの間の差が1クロックサイクル以上変化することを示している。又、
所与の要素に対する相互接続遅延は、その位置が固定されると、変化しないこと
に注意するのも重要である。
図3は、インターフェイス及びメモリコアを伴うメモリデバイスを示す。コアの
内部遅延は、プロセス変動、回路設計の相違、並びに電圧及び温度に影響する動
作条件の変化により、デバイスごとに変化し得る。 メモリコアは、プリチャージ、センス、読み取り及び書き込みの4つの基本的
オペレーションを有する。行オペレーション(センス及びプリチャージ)、列オ
ペレーション(読み取り及び書き込み)そして行オペレーションと列オペレーシ
ョンとの間の相互作用のタイミングを含むコアタイミングの全ての要素において
変動が生じ得る。
そして図11のタイミング図(行タイミング)に示されている。行プリチャージ
時間tRPは、コアにおけるメモリバンク内のビットライン及びセンス増幅器を
プリチャージするのに要する時間である。バンクは、センスオペレーションを行
う前にプリチャージされねばならない。センスオペレーションの開始とプリチャ
ージオペレーションの開始との間の最小時間は、tRAS,minである。同じ
メモリバンクに対するセンスオペレーション間の最小時間は、行サイクルタイム
tRCである。
た基本的な列タイミングパラメータを示す。tCACは、列アドレスのラッチと
、コア出力への読み取りデータの出力との間の遅延である。tCACは、2つの
要素tCLS及びtDACを有する。tCLSは、COLLATの立上り縁(列
アドレスがラッチされたとき)と、COLCYCの立上り縁(感知増幅器からの
データアクセスが開始するとき)との間の時間である。tDACは、COLCY
Cの立上り縁と、読み取りデータがコア出力に供給されるときとの間の時間であ
る。tPCは、列サイクルタイム、即ち列オペレーションと列オペレーションと
の間の最小時間である。
ータtRCD及びtCPSによって特徴付けられ、図11、図14及び図15に
示されている。tRCDは、行−列遅延であり、センスオペレーションの開始と
列オペレーション(COLCYCの立上り縁)との間の時間を表わす。tCPS
は、列プリチャージ−行プリチャージの時間であり、列プリチャージの開始(C
OLCYCの立下り縁)と行プリチャージオペレーションの開始との間の時間を
表わす。 これら全てのコアタイミングは、製造プロセス、プロセス世代、回路設計、供
給電圧変動、及び動作温度にわたって広範囲に変化し得る。更に、これらのコア
タイミング変動は、相互接続部の遅延変動と組合わされて、デバイスごとの累積
システムタイミング変動を形成する。
調整又は制御してパイプラインの効率を最適化し、特に読み取りオペレーション
に対してデータ帯域巾を最大化することが所望される。その目標は、図24に示
すように、データが送信器から受信器へ転送されるときに完全にパックされたデ
ータ相互接続を得ることである。上述したように、マスター又はスレーブのいず
れかが送信器又は受信器として働くことができ、図24は、各々のケースに対す
るパックされたチャンネルを示す。
つデバイスの場合には、行コマンドと列コマンドとの間に充分細かい粒度のタイ
ミング制御を与え、センス及び列コア制御信号の供給が、tRCDに厳密に一致
するオフセットを有するようにすることが望まれる。2つのコマンド間の付加的
な遅延は、大きなアクセス待ち時間を生じる。 更に別の要望は、複雑さを最小にすることである。タイミング調整は、送信器
又は受信器のいずれで行うこともできる。コストを低く保つことが著しく望まれ
るので、特にメモリデバイスにおいてタイミング調整を実行する全てのメカニズ
ムは、ダイ面積及びコストをできるだけ低く保つように複雑さを低減しなければ
ならない。
ス信号が互いに直交する二次元デバイストポロジーを使用する。異なるトレース
長さ、容量性負荷及び不一致の信号インピーダンスのために、データ及び制御/
アドレス信号に対する伝播遅延が著しく異なる。更に、デバイスタイミングも、
異なる部分間で変化する。このために、メモリコントローラは、通常、考えられ
る最悪の相互接続及びデバイスタイミングを仮定し、従って、全てのタイミング
変動は一定の定数で処理され、コントローラは、各部分がどれほど速くなければ
ならないか及びそのシステムにプラグインされる全ての部分がこれらの最小タイ
ミングをいかに満足しなければならないかを特定する。不都合なことに、最悪の
ケースが厳密にどんなものであるかを知ることは、しばしば困難である。更に、
この解決策では、メモリコントローラは、所与のシステムにおけるデバイス又は
相互接続部の実際の速度を調整するのではなく、考えられる最も低速の部分及び
相互接続部の速度で常に動作する。これらシステムは、インストールされた部分
の実際のデバイス性能を検査するブート時間手順を伴うことなく初期化する。
ルに限定され、従って、相互接続遅延の補償は必要とされない。ある既存のメモ
リデバイスでは、行タイミング、特に、tRAS,min、tRP及びtRCD の変動が「内部で計時され」、即ち行タイミング遅延が、コアタイミングに一致
するサイクルカウントを記憶する内部カウンタ及びプログラマブルレジスタで処
理される。tCPSのようなあるコアタイミングは、固定設計の定数として処理
される。
スタの値を変更することによりプログラムできる単一の遅延値により取り扱われ
る。レジスタの遅延及び範囲は、デバイスタイミングの変動を取り扱うようにの
み設計され、相互接続タイミングは取り扱わない。更に、tCLS及びtDAC
のような多数の列読み取り待ち時間成分をカバーするために単一の遅延値が使用
される。例えば、1つの例においては、レジスタは、図26に示すように、列制
御と列読み取りデータとの間のクロックサイクルの数を特定する。
メモリデバイスの実施詳細で変化しない簡単な制御モデルをアプリケーションに
与える。しかしながら、これは、メモリデバイスが、プログラムされた遅延をい
かに使用すべきかをそれ自身でデコードすることを必要とする。これは、いずれ
のデバイスの遅延も設計時点では分からないので、非常に困難な問題となる。更
に複雑なことは、デバイス遅延を測定できるときでも最終テスト時に、オペレー
ション中のクロックの周期が分からないことである。この問題を解決する簡単な
方法は、明らかでない。内部メモリのデバイス遅延をクロック周期で分割するこ
とを含む方法は、簡単であるとは考えられない。
タイミング制御が制限される。図27は、全ての行列コマンドが同じコマンドバ
スを経て発生される1つのこのようなデバイスの相互接続構造を示す。又、単一
のアドレスバスが行及び列オペレーションに対して共用される。行タイミング(
tRP及びtRAS,min)及び行−列タイミング(tRCD、tCPS)の 変動は、単一の制御バスリソース上での制御情報の配置を調整することによって
取り扱われる。衝突のために、単一リソース上の行及び列コマンドの過負荷は、
図28に示すように、実際のデバイスタイミングに一致するように行及び列制御
を最適に配置する微細なタイミング制御を実行する機能をしばしば制限する。セ
ンス、プリチャージ、読み取り及び書き込みコマンドが同じコマンドバス上に発
生されるので、特に、コマンドが多数のバンクへ同時に発生されるときには、リ
ソースが急速に過負荷状態になる。例えば、この図では、デバイスに1サイクル
の分離しか許されていなくても、バンクaへの書き込みコマンドがあるために、
バンクbに対するプリチャージとセンスとの間の分離が強制的に2サイクルとさ
れる。
いて最適なタイミング補償を制限する多数の欠陥を有している。第1に、既存の
デバイスは、マルチサイクル相互接続遅延変動を補償するように設計されていな
い。第2に、既存のデバイスは、単一の共用された相互接続制御及び/又はアド
レスリソースを有し、これは、制御情報がパケット化され(多数のサイクルを占
有し)そしてこれらのパラメータが「内部で計時」されないときに行タイミング
及び行−列タイミングの変動を制御する能力を制限する。第3に、列アクセス待
ち時間のタイミング変動は、通常、単一の番号で制御され、コアの列アクセス待
ち時間を作り上げる基本的遅延成分に区画化されない。第4に、列アクセス−行
プリチャージ遅延(tCPS)は、デバイスの固定定数であると考えられ、外部
制御情報のタイミングを調整することにより補償されねばならない。最後に、列
サイクルタイムの変動は、外部制御情報のタイミングを調整することにより補償
されねばならない。
相互接続構造体に接続された1組の接続部を備えている。メモリコアはデータを
記憶する。1組の接続及びメモリコアにメモリインターフェイスが接続される。
メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタ
イミング信号を発生するための回路を備えている。メモリコアタイミング信号は
、正しいメモリコアオペレーションを確保するためのタイミング制約を有する。
メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミ
ング信号のタイミングを調整する個々の遅延要素を含む。
しい実施形態を詳細に説明する。 相互接続遅延変動に対するタイミング補償 上述したように、チャンネルは、それが充分な容量を有するに足る長さである
ときに多数のサイクルの巾であるフライト時間を有する。このようなシステムで
は、送信器がフライト時間の遅延を介在することなくデバイスからデバイスへ切
り換えできるのが重要である。このようになっていない場合には、異なるデバイ
スがアドレスされるたびに、帯域巾に受け入れられないロスが生じる。
すると仮定すれば、メモリ要素内のデータ経路に遅延素子を追加して、論理的な
デバイス対デバイスの衝突を排除し即ちチャンネルを「均等化」するようにチャ
ンネルに読み取りデータを供給する論理層を得ることができる。これは、相互接
続遅延変動を処理するのに遅延素子が使用されない場合とは異なることに注意さ
れたい。 図29は、マルチサイクル相互接続部に接続された遅延素子をもつデバイスを
示す。基本的な考え方は、チャンネル上の位置に基づいて各デバイスに適当な量
の遅延を追加するようにこれら遅延レジスタを使用し、マスターが全てのデバイ
スに対して均一な最小待ち時間を見るようにすることである。これら遅延レジス
タは、デバイス変動ではなく相互接続遅延を補償するのに使用されることに注意
されたい。
整しそしてデータ相互接続部を完全にパック状態にできるようにするかを示す。
この図は、チャンネル上に4つのデバイスを示し、各デバイスは、異なるクロッ
クドメインに配置され、即ちマスターからの信号伝播遅延が、デバイスa、b、
c及びdに対して各々0、1、2及び3サイクルに等しい。デバイスa、b、c
及びdにおける遅延レジスタは、各々、3、2、1及び0サイクルとなるように
プログラムされる。図中のタイミング図は、制御パケットがマスターから送信さ
れるとき及び列オペレーションが各デバイスに対して始まる(COLCYCパル
ス)ときを示している。デバイスaの出力は、追加の3サイクルだけ遅延される
ので、デバイスdからaへのバック−バック読み取りは、マスターに受信される
ときにバック−バックデータパケットを生じる。図示されたように、たとえ各デ
バイスが不規則な間隔で読み取りデータの送信を開始するとしても、チャンネル
を下る異なる伝播時間により、マスターにおいて完全にパックされたデータ流を
生じる。
データ経路が図31に示されている。相互接続部を経て列制御パケットを受信し
た後に、列ロジックは、コアにおいて列読み取りオペレーションを開始する。列
オペレーションのコア制御信号は、バンク及び列アドレスと、アドレスをラッチ
する信号(COLLAT)と、列オペレーションを開始する信号(列サイクルを
意味するCOLCYC)と、読み取り又は書き込みを特定する信号(r/w)と
を含む。列読み取りオペレーションは、多数の段階に分割される。ある遅延の後
に、コアのReadData出力にデータが現われる。このデータは、次いで、
別の負荷制御LoadRdによりコアと出力データ経路との間に配置された記憶
素子(例えば、ラッチ)にロードされる。データは、次いで、個別の負荷信号(
LoadPipe)を使用して出力データ経路に別々にロードされ、そしてイン
ターフェイスから放出される。読み取りオペレーションに対する簡単なタイミン
グ図が図32に示されている。
ことにより行うことができる。読み取りデータを遅延する1つの方法は、コアへ
の列制御信号を遅延することにより列オペレーションの開始を遅らせることであ
り、これは、フロントエンドレベリング(均等化)と称される。他の解決策は、
データがコアを出た後にコア出力において読み取りデータを遅延することであり
、これは、バックエンドレベリング(均等化)と称される。 フロントエンドレベリングの実施を説明するために、図33は、列論理ブロッ
クにおける追加の遅延ブロックを示し、これは、COLCYCコマンドの発生を
遅らせる。遅延ブロックは、可変遅延を許すようにプログラムすることができる
。図34は、COLCYCを遅延することによりデータも遅延されることを示し
ている。
チャージオペレーションとの相互作用を導入し、制御の複雑さを高めると共に、
性能を低下することである。図35は、フロントエンドレベリングを用いた2つ
のデバイスのオペレーションを示す。一方のデバイスは、3サイクルのレベリン
グ遅延と、0サイクルの相互接続遅延をもつように示され、即ち「近い」デバイ
スである。下方のデバイスは、0サイクルの追加遅延と、3サイクルの相互接続
遅延をもつように示され、即ち「遠い」デバイスである。
及びインターバルで動作するのが好ましい。これは、メモリオペレーションを実
行するときに各デバイスの仕様を見ることを必要とするマスターの複雑さを低減
する。又、これは、メモリデバイスへのパイプライン型アクセスの異なる段階に
対して一貫した繰り返しシーケンスを維持することにより帯域巾を増加する。或
いは又、コントローラは、各デバイスのタイミングを追跡できるが、これは、コ
ントローラの複雑さを著しく高め、そして可変tRAS,minは、効率的なパ イプラインを形成するのを困難にする。
み取りは、「遠い」デバイスに対し、プリチャージを3サイクル早く実行するこ
とができそしてtCPS,min及びtRAS,minの両方の制約を満足することを示すよう
に配置される。 有効なtRAS,minは、各デバイスの実際のtRAS,minより3サイクル長い。これ
は、任意の行に対するバンクの占有時間を増加して、同じバンク内の異なる行に
アクセスするための待ち時間を増加すると共に性能を低下させる。又、遅延され
たプリチャージは、別のバンクが最適な時間にプリチャージされるのを妨げる。
れを遅延することである。このように、コア読み取りオペレーションのタイミン
グは固定状態に保たれ、そしてプリチャージとの相互作用が排除される。図36
は、COLCYC位置が2つのデバイスに対して同じであるために図35に示さ
れた問題がバックエンドレベリングで発生しないことを示している。 図31に示した列読み取りデータ経路は、ラッチ及び出力データ経路の両方に
おける個別の負荷制御ポイント(LoadRd及びLoadPipe)を示す。
インターフェイスは、読み取り遅延を導入するための2つの場所を与え、そして
図37は、両制御信号に使用されるプログラム可能な遅延素子を示す。これらの
両遅延素子は、相互接続部のタイミング変動を補償するのに使用できる。図38
は、出力データ経路へのデータを遅延することにより読み取りを遅延するオペレ
ーションを示す。図39は、LoadRd及びLoadPipe信号を使用した
列読み取りタイミングを示す。
い。というのは、コアからの読み取りデータの出力有効ウインドウに制限があり
(図14に示すように、読み取り有効ウインドウ=tPC−tDAC+tDOH
である)、ラッチの設定及び保持要求を満足しなければならないからである。こ
の一定の範囲を越えると、読み取り有効ウインドウサイズを増加するために付加
的なバッファが必要となる。これは、最小の読み取り待ち時間が所望される場合
に、面積を追加しそしてより重大な経路上の問題を導入することになる。 2つの制御ポイントをもつことが特に有用である。というのは、各負荷信号に
対するプログラム可能な遅延量が、通常、ハードウェア及びタイミング制約によ
り制限されるためである。2つの制御ポイントは、読み取り遅延の全範囲を増加
し、そしてより多くのクロックドメインを伴うより長いマルチサイクルチャンネ
ルを許す。更に、以下に述べるように、LoadRdの遅延を使用して、tDA
Cをプログラム可能に変化させることもできる。この場合には、tDACに対し
て使用されない残りの遅延は、バックエンドレベリングを行うのに使用できる。
態において、各基準は、チャンネル上の両方の位置及び内部デバイス遅延を考慮
して、最悪の場合のメモリ要素によりセットされた待ち時間を有する。初期化方
法は、図40に示すように、実際にインストールされる要素の遅延及び位置を特
徴付ける情報を検索し、そしてデバイスの遅延レジスタを適宜プログラムする。 − 他の制御情報と共に遅延を送信する。この場合、コントローラは、読み取
りデータの位置を動的に制御することができ、これは、どのデバイスが以前のデ
ータブロックを送信したか及びどのデバイスが次のデータブロックを送信するか
に基づいてコントローラが待ち時間及び帯域巾を最適化できるようにする。 1つの実施形態は、DRAM内の静的制御を使用する。この選択は、不充分な
リソースである制御帯域巾を保存し、そしてDRAMインターフェイス内の臨界
経路を最小にする。
遅延変動を受ける。これらの変動は、行及び列のオペレーション時間や、行オペ
レーションと列オペレーションとの間の相互接続のタイミングに影響を及ぼす。 本発明は、デバイスで誘起されるタイミング変動を補償するための次の機構を
備えている。 − 分割制御相互接続リソースを経て送信される制御コマンド間のタイミング
オフセットを使用して、内部デバイスオペレーションに対して微細なタイミング
制御を行う。 − 内部デバイス遅延要素に適合するデバイス内の多数のプログラム可能な遅
延機構を使用して、微細粒度のタイミング制御を行えるようにする。
ミングオフセットを使用して、内部デバイスオペレーションに対する微細な制御
を与えることを含む。メモリデバイスの主たるオペレーションは、プリチャージ
、センス、列読み取り及び列書き込みである。1つの実施形態では、デバイスが
図41に示す相互接続構造を有し、ここでは、制御ワイヤ及び内部制御データ経
路が個別のプリチャージ、センス、及び列制御バスに分割される。図42のタイ
ミング図は、この実施形態に対し列タイミング及び行−列タイミングを制御する
ためにタイミングオフセットをいかに使用できるかを示す。ここで、コントロー
ラは、センス−列遅延tRCD、センス−プリチャージ遅延tRAS,min、 及びプリチャージ−センス遅延tRPに対するタイミング遅延に一致するように
クロックサイクル粒度でセンス、プリチャージ及び列コマンド間のタイミングオ
フセットを調整することができる。この図は、30ns及び20nsのtRCD
、50ns及び42.5nsのtRAS、そして20ns及び25nsのtRP
に対するタイミングオフセットを示している。センス及び列に対する相互接続リ
ソースは分割されそして独立しているので、これら内部デバイスオペレーション
の微細なタイミング制御が達成される。
スを結合することができる。これらの妥協は、一般に、低いコスト又は長い待ち
時間(情報のパケット化による)のためにオフセットを用いてタイミングを微細
に制御する能力を低減する。その一例は、プリチャージ及びセンスを単一の相互
接続リソースに結合し、図43に示すように、センス/プリチャージ及び列制御
バスしか存在しないようにする。この場合に、タイミングオフセット技術は、セ
ンス−プリチャージタイミングの相互作用を制御するように使用できないが、セ
ンス−列タイミング(tRCD)及び列−プリチャージタイミング(tCPS)
を制御するのに使用できる。その別の例は、プリチャージ及びセンスを単一の相
互接続リソースに結合すると共に、列及びプリチャージを別の相互接続リソース
に結合し、いずれのソースからもプリチャージを制御できるようにする。
分に適合する多数のプログラム可能な遅延機構をデバイス内部に使用する。その
一例は、列読み取り待ち時間の制御である。メモリコアにおける列読み取り待ち
時間tCACは、図14に示すように、列データ経路の異なる部分から発生する
2つの成分tCLS及びtDACを含む。tCLSは、列アドレスがコアにラッ
チされるときのCOLLATの立上り縁と、列アクセスが開始されそしてコアの
センス増幅器からデータがアクセスされるときのCOLCYCの立上り縁との間
の遅延である。これら2つの遅延は、プロセス変動、回路設計、供給電圧及び動
作温度に基づいてデバイスごとに変化し得る。
延素子を使用しているが、多数の列読み取り待ち時間成分をカバーするのに単一
の遅延値しか使用していない。本発明は、デバイスの内部遅延の特定部分に対応
する個々の遅延成分が使用されるという点で公知技術とは相違する。 これら技術の各々は、そのコストと利益を有する。全ての関連する遅延は、内
部メモリデバイスの実施詳細と共に変化しないアプリケーションに対してクリー
ンな制御モデルを与える。しかしながら、これは、単一のプログラムされた遅延
を列データ経路の別々の遅延にいかに分割すべきかそして正しい数のクロックサ
イクルにいかに変換すべきかをメモリデバイスがそれ自身でデコードすることを
必要とする。これは非常に困難な問題である。というのは、いずれのデバイスの
遅延も設計時点では分からないからである。更なる複雑さは、たとえデバイス遅
延を測定できるときでも最終テスト時にオペレーション中のクロックの周期が分
からないことである。クロック周期により内部メモリデバイスの遅延を分割する
ことを含む方法は、簡単であるとは考えられず、デバイスに組み込むのに論理的
に経費のかかるオペレーションとなる。
してそれらをコントローラに使用できるようにする(例えば、内部デバイスレジ
スタを経て)ことは、全ての判断がアプリケーション層に押し戻されるのでメモ
リデバイスに対して分割の問題を容易なものにする。ここで、アプリケーション
には、オペレーションの周波数を知り、デバイスの遅延要求を読み取り、そして
それらの各々をプログラムする方法を使用するに充分なインテリジェンスを持た
せるという負担が生じる。分割の問題は、ソフトウェアで容易に実行することが
でき、そしてメモリデバイスから排除される。メモリデバイスは、ソフトウェア
がタスクを実行するように適切な制御機構を与えるだけでよい。又、分割された
コード化遅延は、各遅延段に等しく作用しない処理変動を有用に補償する微細粒
度のタイミング制御も与える。
ス待ち時間tCACは、2つの成分tCLS及びtDACを含む。 図44は、tCLSに対してプログラム可能な遅延を実施する1つの方法を示
し、これは、COLCYC制御信号を遅延しそしてtCLSを有効に増加するも
のである。tCLSの変化が図45に示されている。
とにより得られる。上述したように、LoadRdの遅延範囲には制限がある。
というのは、コアからの読み取りデータの出力有効ウインドウが制限され(図1
4に示すように、読み取り有効ウインドウ=tPC−tDAC+tDOH)、そ
してラッチの設定及び保持要求を満足しなければならないからである。この一定
の範囲を越えると、読み取り有効ウインドウサイズを増加するために付加的なバ
ッファが必要となる。これは、最小の読み取り待ち時間が所望される場合に、面
積を追加しそしてより重大な経路上の問題を導入することになる。LoadRd
のプログラム可能な遅延を使用して、変数tDAC又は相互接続遅延変動を補償
できることに注意されたい。tDACに使用されない残りの遅延を使用して、バ
ックエンドレベリングを実行し、相互接続遅延変動を補償することができる。
図14のタイミング図に示すように、列−行プリチャージタイミングtCPSは
、列ロジックによってトリガーされてプリチャージ状態マシンへ送信されるプリ
チャージ信号にプログラム可能な遅延を追加することによりプログラムできる。
又、COLCYCの立上り縁と立下り縁との間の時間tCASもプログラム可能
とすることができ、そしてそれらの縁がコアによっていかに使用されるかに基づ
いて有効となる。例えば、立上り縁を使用して列アクセスオペレーションをスタ
ートし、そして立下り縁を使用して列プリチャージを実行するコア設計である場
合には、プログラム可能なtCASは、列アクセスがスタートした後に列プリチ
ャージを開始できるときにタイミング変動がある場合に非常に有効となる。これ
を実行するために、プログラム可能な遅延素子は、立下り縁の可変タイミングを
許すためにCOLCYCロジックに追加されねばならない。
たる技術は、相互接続で誘起されるタイミング変動に対して述べたものと同様で
あるが、次のような若干の相違がある。 − 動的なコード化遅延:この場合、メモリコアへの一定遅延を付与できると
き以外の時間に制御が実際にメモリデバイスに送られ、むしろ、基準と共に送信
される制御情報により決定される付加的な遅延が、制御情報の受信から、メモリ
コアへのその付与まで、公称制御遅延に追加される。 − 静的なコード化遅延:この場合、初期化時にプログラムされるメモリデバ
イス内のレジスタは、制御情報の受信と、コアへのその付与との間に、どれほど
の遅延が追加されるかを制御する。図46に示すように、初期化方法は、実際に
インストールされた要素の遅延及び位置を特徴付ける情報を検索し、そしてデバ
イスにおける遅延レジスタを適宜プログラムする。
寿命にわたって安定状態に保たれる容易にパラメータ化されるエレメントに分割
することができる。これは真であるから、好ましい実施形態は、静的にコード化
された個々の遅延成分を使用する。これでも、入念な設計をしないと、重大な経
路問題を引き起こすことがある。 デバイスで誘起される全ての遅延成分は、いったん補償されると、チャンネル
の帯域巾に影響を及ぼさないので、静的に補償することができる。それらは、平
均チャンネルサービス時間に若干の影響を及ぼすだけである。チャンネル性能に
対する影響が比較的僅かであるから、遅延を動的にコード化してもほとんど何も
得られない。というのは、特に、臨界経路作用が著しいからである。
イスに結合することができ、マスター及びスレーブは、1つのデバイスに結合す
ることができ、別の実施形態では、列アクセス経路の異なる区画を制御でき、別
の実施形態では、異なる機構を用いて制御可能なインターバルを制御することが
でき、相互接続で誘起される遅延変動に対して、及び種々のオペレーションを有
すると共にそれらオペレーション間に変化する遅延制約を有する内部ブロックを
含むデバイスに対して、これらの方法を使用することができ、そして本発明は、
メモリコアをもつデバイスに限定されるものではなく、一般的に、いかなる形式
のデバイスにも適用できる。
しながら、本発明を実施するために特定の細部は必要とされないことが当業者に
明らかであろう。その他、本発明を理解する上での不必要な混乱を回避するため
に、良く知られた回路及びデバイスはブロック図形態で示した。従って、本発明
の特定の実施形態の以上の説明は、本発明を単に例示する目的でなされたもので
ある。本発明は、ここに開示された詳細な形態に限定されるものではなく、上記
の技術に鑑み、多数の変更や修正がなされ得ることは明らかである。上記の実施
形態は、本発明の原理及びその実際の応用を説明するために選択されたものであ
り、従って、当業者であれば、本発明及び種々の実施形態を、意図された特定の
用途に適した種々の変更を加えて最良に利用することができよう。本発明の範囲
は、請求の範囲及びその等効物のみによって限定されるものとする。
る。
る。
ある。
である。
である。
ーケンスを示す図である。
示す図である。
である。
ミングを示す図である。
図である。
ルのタイミング図である。
内の遅延ブロックを示す図である。
りを遅延するオペレーションを示す図である。
示す図である。
取りを遅延するオペレーションを示す図である。
ある。
。
処理段階を示す図である。
Claims (9)
- 【請求項1】 マスターデバイス及びスレーブデバイスを有するシステムに
おいて、 通信バスを備え、この通信バスは、これに接続されるスレーブデバイスの数に
依存する長さを有し、この長さの通信バス上を進行する信号は、その通信バスの
長さに依存するフライト時間を有し、 更に、一対のクロックラインを備え、各クロックラインは、通信バスの長さに
沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック
信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送
し、上記長さの通信バス上を進行する信号のフライト時間は、いずれかの上記ク
ロック信号のサイクルを参照して決定され、 更に、上記通信バス及び上記クロックラインに接続されたマスターデバイスを
備え、このマスターデバイスは、上記通信バスに選択的に信号を供給し、そして 更に、上記通信バス及び上記クロックラインに接続された複数のスレーブデバ
イスを備え、これら複数のスレーブメモリデバイスの各スレーブデバイスは、上
記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブ
デバイスは、上記関連待ち時間遅延を補償するための遅延回路を含んでいて、上
記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブデバ
イスに対して均一の待ち時間を観察するようにし、そして少なくとも1つのスレ
ーブデバイスは、フロントエンド遅延均等化を確立するように列制御信号を遅延
することにより列動作の開始を遅延するための遅延回路を含むことを特徴とする
システム。 - 【請求項2】 マスターデバイス及びスレーブデバイスを有するシステムに
おいて、 通信バスを備え、この通信バスは、これに接続されるスレーブデバイスの数に
依存する長さを有し、この長さの通信バス上を進行する信号は、その通信バスの
長さに依存するフライト時間を有し、 更に、一対のクロックラインを備え、各クロックラインは、通信バスの長さに
沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック
信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送
し、上記長さの通信バス上を進行する信号のフライト時間は、いずれかの上記ク
ロック信号のサイクルを参照して決定され、 更に、上記通信バス及び上記クロックラインに接続されたマスターデバイスを
備え、このマスターデバイスは、上記通信バスに選択的に信号を供給し、そして 更に、上記通信バス及び上記クロックラインに接続された複数のスレーブデバ
イスを備え、これら複数のスレーブデバイスの各スレーブデバイスは、上記デー
タバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブデバイ
スは、上記関連待ち時間遅延を補償するための遅延回路を含んでいて、上記マス
ターデバイスが、上記データバスへの信号の供給に応答して各スレーブデバイス
に対して均一の待ち時間を観察するようにし、そして各スレーブデバイスは、バ
ックエンド遅延均等化を確立するように読み取りデータコア出力を遅延するため
の遅延回路を含むことを特徴とするシステム。 - 【請求項3】 データを記憶するためのメモリコアと、 列コマンド及び行コマンドを搬送するために相互接続構造体に接続された複数
の接続部と、 上記列コマンド及び行コマンドを受け取るように上記複数の接続部に接続され
ると共に、上記行コマンド及び列コマンドに基づいて上記メモリコア上で行及び
列オペレーションを実行するように上記メモリコアに接続されたインターフェイ
ス回路とを備え、上記行コマンド及び列コマンドは、上記メモリコアにおける行
オペレーションと列オペレーションとの間のタイミングに一致するように構成さ
れたタイミングオフセットで受け取られることを特徴とするメモリデバイス。 - 【請求項4】 データを記憶するためのメモリコアと、 上記メモリコアにおける行オペレーションと列オペレーションとの間のタイミ
ングに一致するように構成されたタイミングオフセットで列コマンド及び行コマ
ンドを受け取るための複数の相互接続ノードと、 上記複数の相互接続ノードと上記メモリコアとの間に接続されたインターフェ
イス回路であって、上記メモリコアにおいて上記列コマンド及び行コマンドの上
記タイミングオフセットに基づいて行及び列オペレーションを実行するインター
フェイス回路とを備えたことを特徴とするメモリデバイス。 - 【請求項5】 行及び列コマンドを搬送するために相互接続構造体に接続さ
れた複数の相互接続部と、 データを記憶するためのメモリコアと、 上記複数の接続部及び上記メモリコアに接続されたメモリインターフェイスと
を備え、このメモリインターフェイスは、上記行コマンド及び列コマンドに基づ
いてメモリコアタイミング信号を発生するための回路を含み、このメモリコアタ
イミング信号は、正しいメモリコアオペレーションを確保するためのタイミング
制約を有し、上記メモリインターフェイス回路は、上記メモリコアタイミング信
号の選択されたタイミング信号のタイミングを調整するための個々の遅延要素を
含むことを特徴とするメモリデバイス。 - 【請求項6】 上記メモリインターフェイス回路は、センス−列遅延に対す
るデバイスタイミングに一致するクロック粒度で上記メモリコアタイミング信号
を調整する請求項5に記載のメモリデバイス。 - 【請求項7】 上記メモリインターフェイス回路は、センス−プリチャージ
遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイ
ミング信号を調整する請求項5に記載のメモリデバイス。 - 【請求項8】 上記メモリインターフェイス回路は、プリチャージ−センス
遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイ
ミング信号を調整する請求項5に記載のメモリデバイス。 - 【請求項9】 上記メモリインターフェイス回路は、列−プリチャージ遅延
に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイミン
グ信号を調整する請求項5に記載のメモリデバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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