JPH06124230A - ダイナミックｒａｍアクセス制御装置 - Google Patents
ダイナミックｒａｍアクセス制御装置Info
- Publication number
- JPH06124230A JPH06124230A JP4296531A JP29653192A JPH06124230A JP H06124230 A JPH06124230 A JP H06124230A JP 4296531 A JP4296531 A JP 4296531A JP 29653192 A JP29653192 A JP 29653192A JP H06124230 A JPH06124230 A JP H06124230A
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- dram
- access
- control
- signal
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Abstract
(57)【要約】
【目的】ＤＲＡＭのアクセス制御用プログラムが記憶さ
れた制御ＲＯＭをＤＲＡＭの変更に合せて変える必要が
なく、アクセススピードの異なるＤＲＡＭを自由に交換
可能とし、使用されたＤＲＡＭのアクセススピード特性
に合った制御を自動的に行うこと。 【構成】ＤＲＡＭ制御回路３が、装着されたＤＲＡＭ６
に対してアクセスタイミングを所定量ずつ異ならせたア
クセス信号を生成し、アクセスが可能となるタイミング
定数を探索し、先にＤＲＡＭ制御回路３が検出したアク
セスタイミング定数をＥＥＰＲＯＭ４が記憶する。さら
に、ＭＰＵ１が前記ＥＥＰＲＯＭ４に記憶されたアクセ
スタイミング定数に基づくＤＲＡＭアクセス制御信号を
生成する。
れた制御ＲＯＭをＤＲＡＭの変更に合せて変える必要が
なく、アクセススピードの異なるＤＲＡＭを自由に交換
可能とし、使用されたＤＲＡＭのアクセススピード特性
に合った制御を自動的に行うこと。 【構成】ＤＲＡＭ制御回路３が、装着されたＤＲＡＭ６
に対してアクセスタイミングを所定量ずつ異ならせたア
クセス信号を生成し、アクセスが可能となるタイミング
定数を探索し、先にＤＲＡＭ制御回路３が検出したアク
セスタイミング定数をＥＥＰＲＯＭ４が記憶する。さら
に、ＭＰＵ１が前記ＥＥＰＲＯＭ４に記憶されたアクセ
スタイミング定数に基づくＤＲＡＭアクセス制御信号を
生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭの
アクセスタイミング制御を可変することができるＤＲＡ
Ｍのアクセス制御装置に係り、特に使用されるダイナミ
ックＲＡＭのアクセススピード特性にあった制御を自動
的に行うことが出来るダイナミックＲＡＭアクセス制御
装置に関する。
アクセスタイミング制御を可変することができるＤＲＡ
Ｍのアクセス制御装置に係り、特に使用されるダイナミ
ックＲＡＭのアクセススピード特性にあった制御を自動
的に行うことが出来るダイナミックＲＡＭアクセス制御
装置に関する。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭ(DRAM;Dynami
c Random Access Memory) は、スタティクＲＡＭ（SRA
M;Static Random Access Memory) に比べて、そのイン
ターフェイスはやや複雑にはなるが、同一の半導体製造
プロセスではＳＲＡＭよりも容量の大きい素子が実現で
き、ビット当たりのコストも小さいので、大容量のメモ
リを必要とするシステムに広く採用されている。例え
ば、ページプリンタ等におけるフレームメモリは、用紙
１頁分の印字データを記憶できるメモリ容量を必要とす
るため、このＤＲＡＭを主として使用している。そし
て、一般に、ＤＲＡＭのアクセスタイムは設計時に決定
した後は固定されたｗａｉｔ数で制御される。
c Random Access Memory) は、スタティクＲＡＭ（SRA
M;Static Random Access Memory) に比べて、そのイン
ターフェイスはやや複雑にはなるが、同一の半導体製造
プロセスではＳＲＡＭよりも容量の大きい素子が実現で
き、ビット当たりのコストも小さいので、大容量のメモ
リを必要とするシステムに広く採用されている。例え
ば、ページプリンタ等におけるフレームメモリは、用紙
１頁分の印字データを記憶できるメモリ容量を必要とす
るため、このＤＲＡＭを主として使用している。そし
て、一般に、ＤＲＡＭのアクセスタイムは設計時に決定
した後は固定されたｗａｉｔ数で制御される。
【０００３】ここで、このＤＲＡＭへのデータの書き込
み、読み出しの為の制御はマイクロプロセッサ(MPU;Mic
ro Processing Unit) によって行われる。即ち、具体的
にはＭＰＵのデータリクエスト信号に基づいて、行アド
レス・ストローブ（ＲＡＳ（負論理））信号と列アドレ
ス・ストローブ（ＣＡＳ（負論理））信号を作成し、該
ＲＡＳ（負論理）信号を出力するタイミングで列アドレ
スデータをＤＲＡＭへ出力し、ＣＡＳ（負論理）信号を
出力するタイミングで行アドレスデータをＤＲＡＭへ出
力する。そして、ＤＲＡＭは、列アドレスデータと行ア
ドレスデータにより指定されたエリアにデータを書き込
み、又は指定されたエリアからデータを読み出す。この
ような一連の処理がＤＲＡＭのアクセス制御の１サイク
ルに該当し、この処理を順次繰り返すことでＤＲＡＭへ
のデータの書き込み、データの読み出し処理が行われ
る。
み、読み出しの為の制御はマイクロプロセッサ(MPU;Mic
ro Processing Unit) によって行われる。即ち、具体的
にはＭＰＵのデータリクエスト信号に基づいて、行アド
レス・ストローブ（ＲＡＳ（負論理））信号と列アドレ
ス・ストローブ（ＣＡＳ（負論理））信号を作成し、該
ＲＡＳ（負論理）信号を出力するタイミングで列アドレ
スデータをＤＲＡＭへ出力し、ＣＡＳ（負論理）信号を
出力するタイミングで行アドレスデータをＤＲＡＭへ出
力する。そして、ＤＲＡＭは、列アドレスデータと行ア
ドレスデータにより指定されたエリアにデータを書き込
み、又は指定されたエリアからデータを読み出す。この
ような一連の処理がＤＲＡＭのアクセス制御の１サイク
ルに該当し、この処理を順次繰り返すことでＤＲＡＭへ
のデータの書き込み、データの読み出し処理が行われ
る。
【０００４】一方、このＤＲＡＭのアクセス時間はＤＲ
ＡＭの仕様によっても異なる。
ＡＭの仕様によっても異なる。
【０００５】即ち、ＤＲＡＭは、その仕様によって個々
に動作タイミングが決まっており、ＤＲＡＭの所謂グレ
ードによりアクセス時間が決定される。この為、従来Ｄ
ＲＡＭのアクセス制御は、ＭＰＵの動作周波数に基づい
て作成するＲＡＳ（負論理）信号とＣＡＳ（負論理）信
号をＤＲＡＭのアクセス時間に合わせて設計する必要が
ある。
に動作タイミングが決まっており、ＤＲＡＭの所謂グレ
ードによりアクセス時間が決定される。この為、従来Ｄ
ＲＡＭのアクセス制御は、ＭＰＵの動作周波数に基づい
て作成するＲＡＳ（負論理）信号とＣＡＳ（負論理）信
号をＤＲＡＭのアクセス時間に合わせて設計する必要が
ある。
【０００６】このことは、通常、ＭＰＵの処理速度がＤ
ＲＡＭのアクセス時間に比べて高速であることに起因す
る。また、ＭＰＵの処理速度に合うようなＤＲＡＭは高
価でありコストを考慮して適当なタイミング仕様のＤＲ
ＡＭを選ぶ為でもある。
ＲＡＭのアクセス時間に比べて高速であることに起因す
る。また、ＭＰＵの処理速度に合うようなＤＲＡＭは高
価でありコストを考慮して適当なタイミング仕様のＤＲ
ＡＭを選ぶ為でもある。
【０００７】また、一般にＤＲＡＭアクセス制御回路か
ら出力されるＤＲＡＭのアクセス制御信号に基づきＤＲ
ＡＭをアクセスして処理を実行するシステムにおいて、
ＤＲＡＭのＤＲＡＭアクセスタイミング制御を司るＤＲ
ＡＭアクセス制御回路は、当然利用するＤＲＡＭ素子の
アクセスタイミング特性に対応したタイミングでアクセ
ス処理が行われるように回路設計される。
ら出力されるＤＲＡＭのアクセス制御信号に基づきＤＲ
ＡＭをアクセスして処理を実行するシステムにおいて、
ＤＲＡＭのＤＲＡＭアクセスタイミング制御を司るＤＲ
ＡＭアクセス制御回路は、当然利用するＤＲＡＭ素子の
アクセスタイミング特性に対応したタイミングでアクセ
ス処理が行われるように回路設計される。
【０００８】即ち、使用するＤＲＡＭのアクセスタイミ
ング特性とＤＲＡＭアクセス制御回路のアクセスタイミ
ング制御は、当然対応したものでなければならず、ＤＲ
ＡＭ素子を変更する際には両者を同時に変更する必要が
ある。また、ＤＲＡＭをアクセスタイミング制御を司る
プログラムを記憶する制御ＲＯＭの内容を変更すること
により、前記ＤＲＡＭに適したアクセスタイミングが制
御自在なシステムであれば、使用されるＤＲＡＭ素子の
特性に合せてアクセスタイミングを変更する場合には、
その変更に対応するように制御ＲＯＭの内容にも変更を
加える必要がある。
ング特性とＤＲＡＭアクセス制御回路のアクセスタイミ
ング制御は、当然対応したものでなければならず、ＤＲ
ＡＭ素子を変更する際には両者を同時に変更する必要が
ある。また、ＤＲＡＭをアクセスタイミング制御を司る
プログラムを記憶する制御ＲＯＭの内容を変更すること
により、前記ＤＲＡＭに適したアクセスタイミングが制
御自在なシステムであれば、使用されるＤＲＡＭ素子の
特性に合せてアクセスタイミングを変更する場合には、
その変更に対応するように制御ＲＯＭの内容にも変更を
加える必要がある。
【０００９】
【発明が解決しようとする課題】前述したように、ＤＲ
ＡＭのｗａｉｔ数は設計時に決定する必要があるため、
設計後にアクセスタイムが速く安価なＤＲＡＭが開発さ
れても使用することが困難である。さらに、ハードウェ
ア的にＤＲＡＭのｗａｉｔ数を変更できるようにしても
ソフトェアを変更しなければＤＲＡＭのｗａｉｔ数を変
更することはできない。
ＡＭのｗａｉｔ数は設計時に決定する必要があるため、
設計後にアクセスタイムが速く安価なＤＲＡＭが開発さ
れても使用することが困難である。さらに、ハードウェ
ア的にＤＲＡＭのｗａｉｔ数を変更できるようにしても
ソフトェアを変更しなければＤＲＡＭのｗａｉｔ数を変
更することはできない。
【００１０】そして、前述したような従来のＤＲＡＭの
アクセス制御装置では、ＤＲＡＭのアクセスを高速なも
のに変更する場合、ＭＰＵの駆動周波数も同時に高いも
のに変更する必要があり、逆に高速命令に対応すべくＭ
ＰＵの周波数を上げると、それに伴って、ＤＲＡＭを高
速処理に対応できるものに変更する必要がある。
アクセス制御装置では、ＤＲＡＭのアクセスを高速なも
のに変更する場合、ＭＰＵの駆動周波数も同時に高いも
のに変更する必要があり、逆に高速命令に対応すべくＭ
ＰＵの周波数を上げると、それに伴って、ＤＲＡＭを高
速処理に対応できるものに変更する必要がある。
【００１１】即ち、ＭＰＵの命令処理のみを高速化する
とか、ＤＲＡＭのみを高速用のものに変更しても意味が
なく、従来のＤＲＡＭアクセス制御装置によりＤＲＡＭ
のアクセス時間を改善する為にはシステム全体を改善し
なければならない。
とか、ＤＲＡＭのみを高速用のものに変更しても意味が
なく、従来のＤＲＡＭアクセス制御装置によりＤＲＡＭ
のアクセス時間を改善する為にはシステム全体を改善し
なければならない。
【００１２】しかし、通常システムの設計時において
は、利用されるＤＲＡＭの特性を予測してＤＲＡＭアク
セス制御信号のタイミングを限定して設計してしまう
為、後に安価なＤＲＡＭ素子に交換しようとしてもアク
セススピードの遅いＤＲＡＭを使用することは困難であ
る。
は、利用されるＤＲＡＭの特性を予測してＤＲＡＭアク
セス制御信号のタイミングを限定して設計してしまう
為、後に安価なＤＲＡＭ素子に交換しようとしてもアク
セススピードの遅いＤＲＡＭを使用することは困難であ
る。
【００１３】また、処理速度向上等の目的で、高価だが
アクセススピードの速いＤＲＡＭに交換しようとして
も、設計時のアクセスタイミングが固定である為、高速
アクセス可能なＤＲＡＭに交換する利点が無い。
アクセススピードの速いＤＲＡＭに交換しようとして
も、設計時のアクセスタイミングが固定である為、高速
アクセス可能なＤＲＡＭに交換する利点が無い。
【００１４】そして、前記した例に対してアクセスタイ
ミング制御を司るＤＲＡＭを変更することができるシス
テムであっても、現在、どのアクセススピードのＲＯＭ
が使用されているか判断できなければ、そのシステムの
アクセススピードは限定されているのと同じ事になって
しまう。
ミング制御を司るＤＲＡＭを変更することができるシス
テムであっても、現在、どのアクセススピードのＲＯＭ
が使用されているか判断できなければ、そのシステムの
アクセススピードは限定されているのと同じ事になって
しまう。
【００１５】つまりは、ＤＲＡＭだけを変えても効果が
無く、ＤＲＡＭのアクセス特性に適合するようにアクセ
スタイミング制御を司る制御ＲＯＭも交換してやる必要
が生じる。
無く、ＤＲＡＭのアクセス特性に適合するようにアクセ
スタイミング制御を司る制御ＲＯＭも交換してやる必要
が生じる。
【００１６】本発明は上記問題に鑑みてなされたもの
で、その目的とするところは、自動的にＤＲＡＭの最適
なｗａｉｔ数を制御でき、ＭＰＵ乃至ＤＲＡＭの一方を
変更する場合でも、容易にシステム全体のアクセス時間
を改善することを可能とすることにある。
で、その目的とするところは、自動的にＤＲＡＭの最適
なｗａｉｔ数を制御でき、ＭＰＵ乃至ＤＲＡＭの一方を
変更する場合でも、容易にシステム全体のアクセス時間
を改善することを可能とすることにある。
【００１７】更には、ＤＲＡＭのアクセススピードを限
定しないシステムを構築し、アクセス制御信号発生回路
やアクセス信号を生成する為のプログラムを記憶した制
御ＲＯＭを変えることなくアクセススピードの異なるＤ
ＲＡＭを自由に交換可能とし、採用されたＤＲＡＭのア
クセススピード特性にあった制御を自動的に行うことを
目的とする。
定しないシステムを構築し、アクセス制御信号発生回路
やアクセス信号を生成する為のプログラムを記憶した制
御ＲＯＭを変えることなくアクセススピードの異なるＤ
ＲＡＭを自由に交換可能とし、採用されたＤＲＡＭのア
クセススピード特性にあった制御を自動的に行うことを
目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＲＡＭアクセス制御装置では、装着され
たＤＲＡＭに対してアクセスタイミングを所定量ずつ異
ならせたアクセス信号を生成し、アクセスが可能となる
タイミング定数を探索するアクセスタイミング定数検出
手段と、前記アクセスタイミング定数検出手段が検出し
たアクセスタイミング定数に基づくＤＲＡＭアクセス制
御信号を生成する制御信号生成手段とを具備することを
特徴とする。
に、本発明のＤＲＡＭアクセス制御装置では、装着され
たＤＲＡＭに対してアクセスタイミングを所定量ずつ異
ならせたアクセス信号を生成し、アクセスが可能となる
タイミング定数を探索するアクセスタイミング定数検出
手段と、前記アクセスタイミング定数検出手段が検出し
たアクセスタイミング定数に基づくＤＲＡＭアクセス制
御信号を生成する制御信号生成手段とを具備することを
特徴とする。
【００１９】
【作用】即ち、本発明のＤＲＡＭアクセス制御装置で
は、アクセスタイミング定数検出手段が、装着されたＤ
ＲＡＭに対してアクセスタイミングを所定量ずつ異なら
せたアクセス信号を生成し、アクセスが可能となるタイ
ミング定数を探索し、不揮発性記憶手段が前記アクセス
タイミング定数検出手段により検出されたアクセスタイ
ミング定数を記憶する。さらに、制御信号生成手段が前
記不揮発性記憶手段に記憶されたアクセスタイミング定
数に基づくＤＲＡＭアクセス制御信号を生成する。
は、アクセスタイミング定数検出手段が、装着されたＤ
ＲＡＭに対してアクセスタイミングを所定量ずつ異なら
せたアクセス信号を生成し、アクセスが可能となるタイ
ミング定数を探索し、不揮発性記憶手段が前記アクセス
タイミング定数検出手段により検出されたアクセスタイ
ミング定数を記憶する。さらに、制御信号生成手段が前
記不揮発性記憶手段に記憶されたアクセスタイミング定
数に基づくＤＲＡＭアクセス制御信号を生成する。
【００２０】
【実施例】先ず、本発明の実施例について説明するに先
立って、本発明の概要について説明する。
立って、本発明の概要について説明する。
【００２１】本発明のＤＲＡＭアクセス制御装置では、
イニシャル時にＤＲＡＭに０ｗａｉｔで書き込み／読み
込みを行い、０ｗａｉｔで良ければ０ｗａｉｔ制御、０
ｗａｉｔでは良くない場合には１ｗａｉｔ制御で同様な
制御を行い、制御可能なｗａｉｔ数を自動的に検索して
選択する。そして、この選択されたｗａｉｔ数は、例え
ばＥＥＰＲＯＭなどの不揮発性メモリに登録記憶され、
以後のアクセス制御はこのｗａｉｔ数に基づいて制御さ
れる。
イニシャル時にＤＲＡＭに０ｗａｉｔで書き込み／読み
込みを行い、０ｗａｉｔで良ければ０ｗａｉｔ制御、０
ｗａｉｔでは良くない場合には１ｗａｉｔ制御で同様な
制御を行い、制御可能なｗａｉｔ数を自動的に検索して
選択する。そして、この選択されたｗａｉｔ数は、例え
ばＥＥＰＲＯＭなどの不揮発性メモリに登録記憶され、
以後のアクセス制御はこのｗａｉｔ数に基づいて制御さ
れる。
【００２２】即ち、装着されたＤＲＡＭに対してアクセ
スタイミングを所定量ずつ異ならせたアクセス信号を生
成し、アクセスが可能となるタイミング定数を探索する
アクセスタイミング定数チェック部と、該アクセスタイ
ミング定数チェック部が検出したアクセスタイミング定
数を記憶する不揮発性記憶部と、該不揮発性記憶部に記
憶された前記アクセスタイミング定数に基づくＤＲＡＭ
アクセス制御信号を生成する制御信号生成回路とからな
ることを特徴とする。
スタイミングを所定量ずつ異ならせたアクセス信号を生
成し、アクセスが可能となるタイミング定数を探索する
アクセスタイミング定数チェック部と、該アクセスタイ
ミング定数チェック部が検出したアクセスタイミング定
数を記憶する不揮発性記憶部と、該不揮発性記憶部に記
憶された前記アクセスタイミング定数に基づくＤＲＡＭ
アクセス制御信号を生成する制御信号生成回路とからな
ることを特徴とする。
【００２３】以下、図面を参照して、本発明の実施例に
ついて説明する。
ついて説明する。
【００２４】図１は、本発明の一実施例に係るＤＲＡＭ
アクセス制御装置の回路構成を示す図である。同図に示
すように、ＥＥＰＲＯＭ４はＭＰＵ１に接続されてお
り、該ＭＰＵ１はデータバスを介してラッチ回路１１、
ＤＲＡＭ６に接続されていると共に、アドレスバスを介
してアドレスデコーダ２、ＤＲＡＭ制御回路３にも接続
されている。そして、発振器５は、ＭＰＵ１、ＤＲＡＭ
制御回路３、シフトレジスタ７、フリップフロップ９の
クロック入力端子にも接続されている。
アクセス制御装置の回路構成を示す図である。同図に示
すように、ＥＥＰＲＯＭ４はＭＰＵ１に接続されてお
り、該ＭＰＵ１はデータバスを介してラッチ回路１１、
ＤＲＡＭ６に接続されていると共に、アドレスバスを介
してアドレスデコーダ２、ＤＲＡＭ制御回路３にも接続
されている。そして、発振器５は、ＭＰＵ１、ＤＲＡＭ
制御回路３、シフトレジスタ７、フリップフロップ９の
クロック入力端子にも接続されている。
【００２５】さらに、ラッチ回路１１はセレクタ８、１
２に接続されており、アドレスデコーダ２はラッチ回路
１１、シフトレジスタ７、セレクタ８に接続されてい
る。
２に接続されており、アドレスデコーダ２はラッチ回路
１１、シフトレジスタ７、セレクタ８に接続されてい
る。
【００２６】そして、ＤＲＡＭ制御回路３のＲＡＳ（負
論理）信号及びＣＡＳ（負論理）信号出力端子は、ディ
レイ回路１０を介して、セレクタ１２の入力端子１Ａ，
１Ｂに接続されている他、セレクタ１２の入力端子２
Ａ，２Ｂに直接接続されており、該セレクタ１２の出力
端子Ｙ１，Ｙ２は、ＤＲＡＭ６のＲＡＳ（負論理）信
号，ＣＡＳ（負論理）信号入力端子に接続されている。
論理）信号及びＣＡＳ（負論理）信号出力端子は、ディ
レイ回路１０を介して、セレクタ１２の入力端子１Ａ，
１Ｂに接続されている他、セレクタ１２の入力端子２
Ａ，２Ｂに直接接続されており、該セレクタ１２の出力
端子Ｙ１，Ｙ２は、ＤＲＡＭ６のＲＡＳ（負論理）信
号，ＣＡＳ（負論理）信号入力端子に接続されている。
【００２７】さらに、シフトレジスタ７の出力端子Ｑ
Ａ，ＱＢ，ＱＣ，ＱＤは、セレクタ８の１ｗａｉｔ乃至
４ｗａｉｔに対応する入力端子Ｂ乃至Ｅにそれぞれ接続
されており該セレクタ８の出力端子はフリップフロップ
９のＤ端子に接続されている。
Ａ，ＱＢ，ＱＣ，ＱＤは、セレクタ８の１ｗａｉｔ乃至
４ｗａｉｔに対応する入力端子Ｂ乃至Ｅにそれぞれ接続
されており該セレクタ８の出力端子はフリップフロップ
９のＤ端子に接続されている。
【００２８】そして、該フリップフロップ９のＱ端子は
ＭＰＵ１のＤＴＡＣＫ（負論理）信号入力端子に接続さ
れている。このＤＴＡＣＫ（負論理）信号はデータの転
送完了を示す信号であり，ＭＰＵ１がリードサイクル中
にこの信号を認識すると、データをラッチし、バスサイ
クルを終了する。
ＭＰＵ１のＤＴＡＣＫ（負論理）信号入力端子に接続さ
れている。このＤＴＡＣＫ（負論理）信号はデータの転
送完了を示す信号であり，ＭＰＵ１がリードサイクル中
にこの信号を認識すると、データをラッチし、バスサイ
クルを終了する。
【００２９】以下、図２のフローチャートを参照して、
本実施例の動作について説明する。
本実施例の動作について説明する。
【００３０】前述のような構成において、ＭＰＵ１は、
先ずＥＥＰＲＯＭ４にｗａｉｔ数が書き込まれているか
否かを確認する（ステップＳ１０１）。そして、ＥＥＰ
ＲＯＭ４にｗａｉｔ数が書き込まれていれば、ＥＥＰＲ
ＯＭ４のｗａｉｔ数を読み込み、以後、そのｗａｉｔ数
で各種制御を行う（ステップＳ１０２，Ｓ１０３）。
先ずＥＥＰＲＯＭ４にｗａｉｔ数が書き込まれているか
否かを確認する（ステップＳ１０１）。そして、ＥＥＰ
ＲＯＭ４にｗａｉｔ数が書き込まれていれば、ＥＥＰＲ
ＯＭ４のｗａｉｔ数を読み込み、以後、そのｗａｉｔ数
で各種制御を行う（ステップＳ１０２，Ｓ１０３）。
【００３１】一方、ＥＥＰＲＯＭ４にｗａｉｔ数が書き
込まれていない場合には、ＤＲＡＭ６のＲＡＳ（負論
理），ＣＡＳ（負論理）信号をディレイ回路１０側の入
力に設定し（ステップＳ１０４）、即ち、アドレススデ
コーダ２とラッチ１１によりセレクタ１２で信号１Ａ，
１Ｂの入力が選択されるように設定する。そのＤＲＡＭ
６のリード／ライトを確認し（ステップＳ１０５）、ス
テップＳ１０６に進む。
込まれていない場合には、ＤＲＡＭ６のＲＡＳ（負論
理），ＣＡＳ（負論理）信号をディレイ回路１０側の入
力に設定し（ステップＳ１０４）、即ち、アドレススデ
コーダ２とラッチ１１によりセレクタ１２で信号１Ａ，
１Ｂの入力が選択されるように設定する。そのＤＲＡＭ
６のリード／ライトを確認し（ステップＳ１０５）、ス
テップＳ１０６に進む。
【００３２】ここで、信号１Ａ，１Ｂは、ＤＲＡＭ制御
回路３からの制御信号であるＲＡＳ（負論理），ＣＡＳ
（負論理）信号をディレイ回路１０を介して遅延させた
信号である。通常は、セレクタ１２において、信号２
Ａ，２Ｂが選択されるが、ｗａｉｔ数チェックのときは
遅延信号１Ａ，１Ｂで確認する。これは、ＤＲＡＭ６の
アクセスタイム等のバラツキを考慮し、マージンをとる
ことで確実に動作できるｗａｉｔ数を選択できるように
する為である。このディレイ値は設計仕様により異なる
が、ＤＲＡＭ６のアクセスタイムが８０ｎｓ，１００ｎ
ｓ，１２０ｎｓである場合、１０〜２０ｎｓ程度にな
る。
回路３からの制御信号であるＲＡＳ（負論理），ＣＡＳ
（負論理）信号をディレイ回路１０を介して遅延させた
信号である。通常は、セレクタ１２において、信号２
Ａ，２Ｂが選択されるが、ｗａｉｔ数チェックのときは
遅延信号１Ａ，１Ｂで確認する。これは、ＤＲＡＭ６の
アクセスタイム等のバラツキを考慮し、マージンをとる
ことで確実に動作できるｗａｉｔ数を選択できるように
する為である。このディレイ値は設計仕様により異なる
が、ＤＲＡＭ６のアクセスタイムが８０ｎｓ，１００ｎ
ｓ，１２０ｎｓである場合、１０〜２０ｎｓ程度にな
る。
【００３３】さて、ステップＳ１０６では、０ｗａｉｔ
でリード／ライトできたか否かの判断を行う。そして、
０ｗａｉｔでリード／ライトできていれば、そのｗａｉ
ｔ数をＥＥＰＲＯＭ４に書き込み（ステップＳ１０
７）、ＤＲＡＭのＲＡＳ（負論理），ＣＡＳ（負論理）
信号をノーマル側に設定し（ステップＳ１０８）、通常
のルーチンに進む（ステップＳ１０９）。
でリード／ライトできたか否かの判断を行う。そして、
０ｗａｉｔでリード／ライトできていれば、そのｗａｉ
ｔ数をＥＥＰＲＯＭ４に書き込み（ステップＳ１０
７）、ＤＲＡＭのＲＡＳ（負論理），ＣＡＳ（負論理）
信号をノーマル側に設定し（ステップＳ１０８）、通常
のルーチンに進む（ステップＳ１０９）。
【００３４】一方、０ｗａｉｔでリード／ライトできて
いない場合には、１ｗａｉｔ，２ｗａｉｔと同様に、リ
ード／ライトできるか否かを確認する（ステップＳ１１
０〜Ｓ１１３）。
いない場合には、１ｗａｉｔ，２ｗａｉｔと同様に、リ
ード／ライトできるか否かを確認する（ステップＳ１１
０〜Ｓ１１３）。
【００３５】そして、ステップＳ１１２にて、４ｗａｉ
ｔでリード／ライトできているか否かを確認し（ステッ
プＳ１１３）、リード／ライトできていない場合にはエ
ラールーチンに進み、リード／ライトできている場合に
は上記ステップＳ１０６に戻る（ステップＳ１１４）。
尚、本実施例では、ｗａｉｔ数は４ｗａｉｔまでにして
あるが、これに限定されることなく、かなり広く対応可
能としてもよい。
ｔでリード／ライトできているか否かを確認し（ステッ
プＳ１１３）、リード／ライトできていない場合にはエ
ラールーチンに進み、リード／ライトできている場合に
は上記ステップＳ１０６に戻る（ステップＳ１１４）。
尚、本実施例では、ｗａｉｔ数は４ｗａｉｔまでにして
あるが、これに限定されることなく、かなり広く対応可
能としてもよい。
【００３６】次に、図３は通常のリードサイクルを示
し、図４はｗａｉｔ挿入した場合のリードサイクルを示
すタイムチャートである。同図において、ＤＴＡＣＫ
（負論理）信号はデータの転送の完了を示し、ＭＰＵ１
がリードサイクル中にこのＤＴＡＣＫ（負論理）信号を
認識するとデータをラッチし、バスサイクルを終了す
る。そして、ＡＳ信号はアドレスバス上に、有効なアド
レスがあることを示し、Ｒ／Ｗ信号はリード／ライト信
号を示す。
し、図４はｗａｉｔ挿入した場合のリードサイクルを示
すタイムチャートである。同図において、ＤＴＡＣＫ
（負論理）信号はデータの転送の完了を示し、ＭＰＵ１
がリードサイクル中にこのＤＴＡＣＫ（負論理）信号を
認識するとデータをラッチし、バスサイクルを終了す
る。そして、ＡＳ信号はアドレスバス上に、有効なアド
レスがあることを示し、Ｒ／Ｗ信号はリード／ライト信
号を示す。
【００３７】そして、図３に示すように、通常、ＭＰＵ
１はＳ４の立ち下がりでＤＴＡＣＫ（負論理）がローレ
ベル“Ｌ”の場合にはｗａｉｔ状態にならないが、図４
に示すように、Ｓ４の立ち下がりでＤＴＡＣＫ（負論
理）がハイレベル“Ｈ”の場合にはｗａｉｔ状態とな
る。
１はＳ４の立ち下がりでＤＴＡＣＫ（負論理）がローレ
ベル“Ｌ”の場合にはｗａｉｔ状態にならないが、図４
に示すように、Ｓ４の立ち下がりでＤＴＡＣＫ（負論
理）がハイレベル“Ｈ”の場合にはｗａｉｔ状態とな
る。
【００３８】以上詳述したように、本発明のＤＲＡＭア
クセス制御装置では、ＤＲＡＭアクセスに費やす処理時
間が速くなると共に、適宜、ＤＲＡＭに適したｗａｉｔ
数に変更することができる。
クセス制御装置では、ＤＲＡＭアクセスに費やす処理時
間が速くなると共に、適宜、ＤＲＡＭに適したｗａｉｔ
数に変更することができる。
【００３９】さらに、ＤＲＡＭのアクセスタイムで一番
速く動作可能なスピードで制御されるので処理時間が短
縮され、仕様に応じてＤＲＡＭのデバイスが異なるもの
を用いた場合にも最も適切なアクセス制御を自動的に行
うことができる。
速く動作可能なスピードで制御されるので処理時間が短
縮され、仕様に応じてＤＲＡＭのデバイスが異なるもの
を用いた場合にも最も適切なアクセス制御を自動的に行
うことができる。
【００４０】
【発明の効果】本発明によれば、ＤＲＡＭのアクセス制
御用プログラムが記憶された制御ＲＯＭをＤＲＡＭの変
更に合せて変える必要がなく、アクセススピードの異な
るＤＲＡＭを自由に交換可能とし、使用されたＤＲＡＭ
のアクセススピード特性に合った制御が自動的に行われ
るＤＲＡＭアクセス制御装置を提供することができる。
御用プログラムが記憶された制御ＲＯＭをＤＲＡＭの変
更に合せて変える必要がなく、アクセススピードの異な
るＤＲＡＭを自由に交換可能とし、使用されたＤＲＡＭ
のアクセススピード特性に合った制御が自動的に行われ
るＤＲＡＭアクセス制御装置を提供することができる。
【図１】本発明の一実施例に係るＤＲＡＭアクセス制御
装置の構成を示す図である。
装置の構成を示す図である。
【図２】実施例に係るＤＲＡＭアクセス制御装置の動作
を示すフローチャートである。
を示すフローチャートである。
【図３】実施例に係るＤＲＡＭアクセス制御装置のリー
ドサイクルを示すタイムチャートである。
ドサイクルを示すタイムチャートである。
【図４】実施例に係るＤＲＡＭアクセス制御装置のリー
ドサイクルを示すタイムチャートである。
ドサイクルを示すタイムチャートである。
１…ＭＰＵ、２…アドレスデコーダ、３…ＤＲＡＭ制御
回路、４…ＥＥＰＲＯＭ、５…発振器、６…ＤＲＡＭ、
７…シフトレジスタ、８…セレクタ、９…フリップフロ
ップ、１０…ディレイ回路、１１…ラッチ回路。
回路、４…ＥＥＰＲＯＭ、５…発振器、６…ＤＲＡＭ、
７…シフトレジスタ、８…セレクタ、９…フリップフロ
ップ、１０…ディレイ回路、１１…ラッチ回路。
Claims (1)
- 【請求項１】 装着されたダイナミックＲＡＭに対して
アクセスタイミングを所定量ずつ異ならせたアクセス信
号を生成し、アクセスが可能となるタイミング定数を探
索するアクセスタイミング定数検出手段と、 前記アクセスタイミング定数検出手段が検出したアクセ
スタイミング定数に基づくＤＲＡＭアクセス制御信号を
生成する制御信号生成手段と、を具備することを特徴と
するダイナミックＲＡＭアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296531A JPH06124230A (ja) | 1992-10-09 | 1992-10-09 | ダイナミックｒａｍアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296531A JPH06124230A (ja) | 1992-10-09 | 1992-10-09 | ダイナミックｒａｍアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124230A true JPH06124230A (ja) | 1994-05-06 |
Family
ID=17834739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4296531A Pending JPH06124230A (ja) | 1992-10-09 | 1992-10-09 | ダイナミックｒａｍアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001520431A (ja) * | 1997-10-10 | 2001-10-30 | ラムバス インコーポレイテッド | デバイスのタイミングを補償する装置及び方法 |
| JP2002366253A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | クロックモジュレーション回路を有する半導体集積回路 |
-
1992
- 1992-10-09 JP JP4296531A patent/JPH06124230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001520431A (ja) * | 1997-10-10 | 2001-10-30 | ラムバス インコーポレイテッド | デバイスのタイミングを補償する装置及び方法 |
| JP2002366253A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | クロックモジュレーション回路を有する半導体集積回路 |
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