JPH04118730A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
- Publication number
- JPH04118730A JPH04118730A JP23711390A JP23711390A JPH04118730A JP H04118730 A JPH04118730 A JP H04118730A JP 23711390 A JP23711390 A JP 23711390A JP 23711390 A JP23711390 A JP 23711390A JP H04118730 A JPH04118730 A JP H04118730A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- bus
- data
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 50
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、例えばレーザビームプリンタ等の入出力機器
等にオプションとして装着されるメモリ装置にアクセス
するメモリアクセス回路に関するものである。
等にオプションとして装着されるメモリ装置にアクセス
するメモリアクセス回路に関するものである。
従来、レーザビームプリンタ等では、例えば漢字フォン
ト等を記憶したメモリカセットを装着し、そのカセット
に記憶されたフォント情報により、入力した文字コード
をパターン展開して印刷できるものがある。このような
プリンタでは、通常内蔵されたマイクロプロセッサ等の
ＣＰＵにより動作が制御されている。このようなＣＰＵ
は、現在１６ビツトＣＰＵが主流であり、これに対応し
て、このフォントデータ用オプションのメモリカセット
のデータバスも１６ビツトで構成されている。
ト等を記憶したメモリカセットを装着し、そのカセット
に記憶されたフォント情報により、入力した文字コード
をパターン展開して印刷できるものがある。このような
プリンタでは、通常内蔵されたマイクロプロセッサ等の
ＣＰＵにより動作が制御されている。このようなＣＰＵ
は、現在１６ビツトＣＰＵが主流であり、これに対応し
て、このフォントデータ用オプションのメモリカセット
のデータバスも１６ビツトで構成されている。
しかしながら、現在はプリンタ等の本体部に、例えば３
２ビツトＣＰＵを使用した製品が多数出現してきており
、これらが従来の１６ビツト機の上位機種としてシリー
ズ化してきている。このため、前述したオプションのフ
ォントデータ・メモリカセットも、１６ビツト機だけで
なく３２ビツト機でも使用できる必要がある。しかし、
従来のメモリカセットでは、１６ビツト機を対象にして
作成されているため、３２ビツト機でアクセスするとき
は、１６ビツト機用のバスを使用してメモリをアクセス
しなければならず、３２ビツト機であるにも拘らずその
機能がフルに生かせず、フォント読出し等の処理速度が
低下する欠点があった。 本発明は上記従来例に鑑みてなされたもので、メモリ装
置内のメモリをインタリーブしてアクセスすることによ
り、バスのビット構成が異なるＣＰＵからでも高速にア
クセスできるメモリアクセス回路を提供することを目的
とする。
２ビツトＣＰＵを使用した製品が多数出現してきており
、これらが従来の１６ビツト機の上位機種としてシリー
ズ化してきている。このため、前述したオプションのフ
ォントデータ・メモリカセットも、１６ビツト機だけで
なく３２ビツト機でも使用できる必要がある。しかし、
従来のメモリカセットでは、１６ビツト機を対象にして
作成されているため、３２ビツト機でアクセスするとき
は、１６ビツト機用のバスを使用してメモリをアクセス
しなければならず、３２ビツト機であるにも拘らずその
機能がフルに生かせず、フォント読出し等の処理速度が
低下する欠点があった。 本発明は上記従来例に鑑みてなされたもので、メモリ装
置内のメモリをインタリーブしてアクセスすることによ
り、バスのビット構成が異なるＣＰＵからでも高速にア
クセスできるメモリアクセス回路を提供することを目的
とする。
上記目的を達成するために本発明のメモリアクセス回路
は以下の様な構成からなる。即ち、複数のメモリ回路と
、前記メモリ回路のそれぞれを選択して読比す読出手段
と、前記読出し手段により読出された前記メモリ回路よ
りのデータを記憶する記憶手段と、前記読出し手段によ
り読８されたデータと、前記記憶手段に記憶されたデー
タとを合成して出力する出力手段とを有する。
は以下の様な構成からなる。即ち、複数のメモリ回路と
、前記メモリ回路のそれぞれを選択して読比す読出手段
と、前記読出し手段により読出された前記メモリ回路よ
りのデータを記憶する記憶手段と、前記読出し手段によ
り読８されたデータと、前記記憶手段に記憶されたデー
タとを合成して出力する出力手段とを有する。
以上の構成において、複数のメモリ回路のそれぞれを選
択して読出し、その読出したメモリ回路よりのデータを
記憶手段に記憶する。そして、メモリ回路より読出され
たデータと、記憶手段に言己憶されたデータとを合成し
てａカすることにより、メモリ回路と異なるビット数で
構成されたバスを有するＣＰＵからでも、メモリ回路を
アクセスすることができる。
択して読出し、その読出したメモリ回路よりのデータを
記憶手段に記憶する。そして、メモリ回路より読出され
たデータと、記憶手段に言己憶されたデータとを合成し
てａカすることにより、メモリ回路と異なるビット数で
構成されたバスを有するＣＰＵからでも、メモリ回路を
アクセスすることができる。
以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。 くメモリカードの説明 （第１図）〉 第１図は本実施例のメモリカード１００の構成と、この
メモリカード１００を装着してアクセスできる、例えば
プリンタ等の本体部との接続部の構成を示すブロック図
である。 第１図におイテ、１０１，１０２はカード１゜Ｏのメモ
リ（この実施例ではＲＯＭとする）であり、それぞれ同
じ記憶容量を有しており、各メモリのデータバスはとも
に１６ビツトとする。これらデータバス１０３，１０４
はセレクタ１０７の入力端子に接続されている。１０５
はメモリ１０１．１０２へのアドレスバスで、本体部の
ＣＰＵ（図示せず）より出力されている。１０６はメモ
リ１０１，１０２に対するイネーブル信号で、この信号
１０６がロウレベルになると、メモリ１０１．１０２よ
りのデータ出力がイネーブルになる。 １０７はセレクタで、各メモリより１６ビツトデータを
入力し、選択信号１０９に応じて、いずれかを選択して
本体部に８カしている。１０９はタイミング回路２０１
よりセレクタ１０７に出力される選択信号である。 次に本体部の構成を説明すると、２０１は第２図のタイ
ミングチャートで示すようなタイミングで、各種信号を
出力するタイミング回路である。 ２０２は１６ビツトのラッチ回路で、タイミング回路２
０１よりのラッチ信号２０７により、メモリカード１０
０よりの１６ビツトデータをラッチする。２０３は３２
ビツトのバッファで、本体部のＣＰＵよりのリード信号
２０９を入力すると、メモリカード１００よりのデータ
をＣＰＵバス２０６（３２ビツト）に出力する。２０８
は本体部のＣＰＵより出力されるチップセレクト信号で
、この信号２０８がロウレベルになるとタイミング回路
２０１よりのイネーブル信号１０６がロウレベルになる
。 以上説明したように、本実施例では、本体部は３２ビツ
トバスで、各メモリ１０１，１０２は共に１６ビツトと
している。そして、メモリ１０１の内容は上位１６ビツ
トとして、メモリ１０２の内容は下位１６ビツトとして
ＣＰＵバス２０６に出力される。 即ち、メモリ１０２の８カデータバス１０４はセレクタ
１０７を介してラッチ回路２０２にラッチされ、そのラ
ッチ出力はバッファ２０３の下位１６ビツト部分へ出力
される。また、上位１６ビツト部分は、メモリ１０１デ
ータバス１０３の内容がセレクタ１０７を介してバス２
０４に出力される。これにより、ＣＰＵよりのリード信
号２０９により、ＣＰＵバス２０６に３２ビツトデータ
として出力される。 なお、もし本体部のＣＰＵが１６ビツト機であるときは
、アドレスの最下位ビットをセレクタ１０７の選択信号
１０９とすることにより、メモリ１０１．１０２より交
互に読出された１６ビツトデータがバッファ２０３を介
して本体部のＣＰＵにより読み込まれる。なお、この場
合は、メモリ１０１と１０２のアドレスには、アドレス
バス１０５の最下位ビットを除くアドレスデータが入力
され、例えばメモリ１０１には偶数番地のデータが、メ
モリ１０２には奇数番地のデータが記憶されていること
になる。 次に、上記構成からなる回路の動作を、第２図のタイミ
ングチャートを参照して説明する。 ここでは、メモリカード１００のバス１０８は１６ビツ
トであるが、本体部内のＣＰＵは３２ビツトとしてアク
セスするものとする。 まず、ＣＰＵよりアドレスデータ１０５とチツブセレ゛
クト（ＣＳ）信号２０８が出力されると、タイミング回
路２０１よりイネーブル信号１０６が出力される（タイ
ミングＴｌ）。これにより、メモリ１０１，１９０がと
もにアサートされ、データバス１０３と１０４のそれぞ
れに各メモリの内容が出力される。 最初選択信号１０９はロウレベルであるため、下位のワ
ードメモリであるメモリ１０２のデータバス１０４の内
容を選択してデータバス１０８へ出力する。その後、タ
イミング回路２０１より出力されるラッチ信号２０７に
よりラッチ回路２０２にそのデータ（Ａ）をラッチする
（タイミングＴ２）。次にタイミングＴ３で選択信号１
０９を反転すると、データバス１０８にはメモリ１０１
のデータ（Ｂ）が出力される。これにより、下位２バイ
トが（Ａ）で上位２バイトが（Ｂ）である３２ビツトデ
ータが、バッファ２０３に入力される。そして、本体部
のＣＰＵよりのリード信号（ＲＤ）２０９の立上がり（
タイミングＴ４）で、その３２とットデータが、本体部
のＣＰＬＩに読込まれる。 このように、本体部のＣＰＵは、メモリカードのデータ
ビット数を意識することなく、通常の読取り動作を行う
だけで、データバスが１６ビツトであるメモリカードよ
り３２ビツトのデータを読込むことができる。 第３図は実施例のタイミング回路２０１の概略構成を示
す回路図である。 第３図において、２１０〜２１３はＤタイプのフリップ
フロップで、それぞれ同じクロック信号ＣＬＫを入力し
ている。このクロック信号ＣＬＫは、図示しない発振器
により出力されるクロック信号で、本体部のＣＰＵの動
作クロック周波数よりもはるかに高い周波数のクロック
信号である。 ２１４はインバータ回路、２１５はＡＮＤ回路である。 いまＣＰＵよりチップセレクト信号Ｃ８がロウレベルで
出力されると、ＣＬＫ信号の２クロック分遅れてラッチ
信号２０７が出力される。これにより、ラッチ回路２０
２に下位の１６ビツトデータ（Ａ）がラッチされる。こ
のラッチ信号２０７より更に２クロツク遅れて、セレク
ト信号１０９が反転し、セレクタ１０７により上位の１
６ビツトデータ（Ｂ）が選択されて出力される。これに
より、バッファ２０３には３２ビツトデータが出力され
、ＣＰＵよりのリード信号により読み込まれる。 なお、本実施例では、１６ビツトのメモリカードと、３
２ビツトのデータバスを有する本体部との接続の場合で
説明したが、本発明はこれに限定されるものでないこと
はもちろんである。 以上説明したように本実施例によれば、メモリをインク
リーブしてアクセスすることにより、メモリのアクセス
時間を大きく増やすことなく、異なるバス幅のメモリに
アクセスできる効果がある。
に説明する。 くメモリカードの説明 （第１図）〉 第１図は本実施例のメモリカード１００の構成と、この
メモリカード１００を装着してアクセスできる、例えば
プリンタ等の本体部との接続部の構成を示すブロック図
である。 第１図におイテ、１０１，１０２はカード１゜Ｏのメモ
リ（この実施例ではＲＯＭとする）であり、それぞれ同
じ記憶容量を有しており、各メモリのデータバスはとも
に１６ビツトとする。これらデータバス１０３，１０４
はセレクタ１０７の入力端子に接続されている。１０５
はメモリ１０１．１０２へのアドレスバスで、本体部の
ＣＰＵ（図示せず）より出力されている。１０６はメモ
リ１０１，１０２に対するイネーブル信号で、この信号
１０６がロウレベルになると、メモリ１０１．１０２よ
りのデータ出力がイネーブルになる。 １０７はセレクタで、各メモリより１６ビツトデータを
入力し、選択信号１０９に応じて、いずれかを選択して
本体部に８カしている。１０９はタイミング回路２０１
よりセレクタ１０７に出力される選択信号である。 次に本体部の構成を説明すると、２０１は第２図のタイ
ミングチャートで示すようなタイミングで、各種信号を
出力するタイミング回路である。 ２０２は１６ビツトのラッチ回路で、タイミング回路２
０１よりのラッチ信号２０７により、メモリカード１０
０よりの１６ビツトデータをラッチする。２０３は３２
ビツトのバッファで、本体部のＣＰＵよりのリード信号
２０９を入力すると、メモリカード１００よりのデータ
をＣＰＵバス２０６（３２ビツト）に出力する。２０８
は本体部のＣＰＵより出力されるチップセレクト信号で
、この信号２０８がロウレベルになるとタイミング回路
２０１よりのイネーブル信号１０６がロウレベルになる
。 以上説明したように、本実施例では、本体部は３２ビツ
トバスで、各メモリ１０１，１０２は共に１６ビツトと
している。そして、メモリ１０１の内容は上位１６ビツ
トとして、メモリ１０２の内容は下位１６ビツトとして
ＣＰＵバス２０６に出力される。 即ち、メモリ１０２の８カデータバス１０４はセレクタ
１０７を介してラッチ回路２０２にラッチされ、そのラ
ッチ出力はバッファ２０３の下位１６ビツト部分へ出力
される。また、上位１６ビツト部分は、メモリ１０１デ
ータバス１０３の内容がセレクタ１０７を介してバス２
０４に出力される。これにより、ＣＰＵよりのリード信
号２０９により、ＣＰＵバス２０６に３２ビツトデータ
として出力される。 なお、もし本体部のＣＰＵが１６ビツト機であるときは
、アドレスの最下位ビットをセレクタ１０７の選択信号
１０９とすることにより、メモリ１０１．１０２より交
互に読出された１６ビツトデータがバッファ２０３を介
して本体部のＣＰＵにより読み込まれる。なお、この場
合は、メモリ１０１と１０２のアドレスには、アドレス
バス１０５の最下位ビットを除くアドレスデータが入力
され、例えばメモリ１０１には偶数番地のデータが、メ
モリ１０２には奇数番地のデータが記憶されていること
になる。 次に、上記構成からなる回路の動作を、第２図のタイミ
ングチャートを参照して説明する。 ここでは、メモリカード１００のバス１０８は１６ビツ
トであるが、本体部内のＣＰＵは３２ビツトとしてアク
セスするものとする。 まず、ＣＰＵよりアドレスデータ１０５とチツブセレ゛
クト（ＣＳ）信号２０８が出力されると、タイミング回
路２０１よりイネーブル信号１０６が出力される（タイ
ミングＴｌ）。これにより、メモリ１０１，１９０がと
もにアサートされ、データバス１０３と１０４のそれぞ
れに各メモリの内容が出力される。 最初選択信号１０９はロウレベルであるため、下位のワ
ードメモリであるメモリ１０２のデータバス１０４の内
容を選択してデータバス１０８へ出力する。その後、タ
イミング回路２０１より出力されるラッチ信号２０７に
よりラッチ回路２０２にそのデータ（Ａ）をラッチする
（タイミングＴ２）。次にタイミングＴ３で選択信号１
０９を反転すると、データバス１０８にはメモリ１０１
のデータ（Ｂ）が出力される。これにより、下位２バイ
トが（Ａ）で上位２バイトが（Ｂ）である３２ビツトデ
ータが、バッファ２０３に入力される。そして、本体部
のＣＰＵよりのリード信号（ＲＤ）２０９の立上がり（
タイミングＴ４）で、その３２とットデータが、本体部
のＣＰＬＩに読込まれる。 このように、本体部のＣＰＵは、メモリカードのデータ
ビット数を意識することなく、通常の読取り動作を行う
だけで、データバスが１６ビツトであるメモリカードよ
り３２ビツトのデータを読込むことができる。 第３図は実施例のタイミング回路２０１の概略構成を示
す回路図である。 第３図において、２１０〜２１３はＤタイプのフリップ
フロップで、それぞれ同じクロック信号ＣＬＫを入力し
ている。このクロック信号ＣＬＫは、図示しない発振器
により出力されるクロック信号で、本体部のＣＰＵの動
作クロック周波数よりもはるかに高い周波数のクロック
信号である。 ２１４はインバータ回路、２１５はＡＮＤ回路である。 いまＣＰＵよりチップセレクト信号Ｃ８がロウレベルで
出力されると、ＣＬＫ信号の２クロック分遅れてラッチ
信号２０７が出力される。これにより、ラッチ回路２０
２に下位の１６ビツトデータ（Ａ）がラッチされる。こ
のラッチ信号２０７より更に２クロツク遅れて、セレク
ト信号１０９が反転し、セレクタ１０７により上位の１
６ビツトデータ（Ｂ）が選択されて出力される。これに
より、バッファ２０３には３２ビツトデータが出力され
、ＣＰＵよりのリード信号により読み込まれる。 なお、本実施例では、１６ビツトのメモリカードと、３
２ビツトのデータバスを有する本体部との接続の場合で
説明したが、本発明はこれに限定されるものでないこと
はもちろんである。 以上説明したように本実施例によれば、メモリをインク
リーブしてアクセスすることにより、メモリのアクセス
時間を大きく増やすことなく、異なるバス幅のメモリに
アクセスできる効果がある。
以上説明したように本発明によれば、バスのビット構成
が異なるＣＰＵからでも高速にアクセスできる効果があ
る。
が異なるＣＰＵからでも高速にアクセスできる効果があ
る。
第１図は本実施例のメモリカードの構成と、本体部との
接続部の構成を示すブロック図、第２図は第１図のブロ
ック図の動作タイミングを示すタイミングチャート、そ
して 第３図は実施例のタイミング回路の構成を示す回路図で
ある。 図中、１００・・・メモリカード、１０１，１０２・・
・メモリ、１０６・・・イネーブル信号、１０７・・・
セレクタ、１０９・・・選択信号、２０１・・・タイミ
ング回路、２０２・・・ラッチ回路、２０３・・・バッ
ファ、２０６・・・データバス、２０７・・・ラッチ信
号、２０８・・・チップセレクト信号、２０９・・・リ
ード信号、１ Ｏ〜２ １３・・・フリップフロップである。
接続部の構成を示すブロック図、第２図は第１図のブロ
ック図の動作タイミングを示すタイミングチャート、そ
して 第３図は実施例のタイミング回路の構成を示す回路図で
ある。 図中、１００・・・メモリカード、１０１，１０２・・
・メモリ、１０６・・・イネーブル信号、１０７・・・
セレクタ、１０９・・・選択信号、２０１・・・タイミ
ング回路、２０２・・・ラッチ回路、２０３・・・バッ
ファ、２０６・・・データバス、２０７・・・ラッチ信
号、２０８・・・チップセレクト信号、２０９・・・リ
ード信号、１ Ｏ〜２ １３・・・フリップフロップである。
Claims (1)
- 【特許請求の範囲】 複数のメモリ回路と、 前記メモリ回路のそれぞれを選択して読出す読出手段と
、 前記読出し手段により読出された前記メモリ回路よりの
データを記憶する記憶手段と、 前記読出し手段により読出されたデータと、前記記憶手
段に記憶されたデータとを合成して出力する出力手段と
、 を有することを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23711390A JPH04118730A (ja) | 1990-09-10 | 1990-09-10 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23711390A JPH04118730A (ja) | 1990-09-10 | 1990-09-10 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118730A true JPH04118730A (ja) | 1992-04-20 |
Family
ID=17010608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23711390A Pending JPH04118730A (ja) | 1990-09-10 | 1990-09-10 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027202A (ja) * | 2009-10-30 | 2010-02-04 | Renesas Technology Corp | 磁性体記憶装置 |
-
1990
- 1990-09-10 JP JP23711390A patent/JPH04118730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027202A (ja) * | 2009-10-30 | 2010-02-04 | Renesas Technology Corp | 磁性体記憶装置 |
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