JPH0317743A - マイクロプログラムの書込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明は、マイクロプログラムを記憶するための書き換
え可能な制御記憶（ＷＣＳ）を備えたマイクロプログラ
ム制御方式の処理装置に係り、ＷＣＳにマイクロプログ
ラムを書込む方式に関する。

（口〉従来の技術 マイクロプログラム制御方式の処理装置においては、マ
イクロプログラムを変更あるいは追加できるようにする
ため、ＲＡＭで構成された書き換え可能な制御記憶（Ｗ
ＣＳ）と呼ばれる制御メモリを備えたものが、従来より
提案されていた．このようなＷＣＳに、電源投入時マイ
クロプログラムを書込む方式は、例えば、特開昭６４−
３７６２４号公報に開示されており、該公報においては
、フロッピーディスク等の外部記憶媒体に予めマイクロ
プログラムを格納し、該プログラムをサービスプロセッ
サを用いてＷＣＳにロードしていた． 又、処理装置の動作中に、ＷＣＳにマイクロプログラム
を書込む方式は、例えば、特開昭６３−２０１７２４号
公報に開示されており、ここでｉｔ、ｗｃｓにマイクロ
プログラムを書込むためのローダプログラムを格納した
ＲＯＭを、ＷＣＳと並列に設け、該ローダプログラムの
実行により、ＷＣＳへのマイクロプログラムの書込みを
行っていた． （ハ〉発明が解決しようとする課題 従来技術において、前者の方式はサービスプロセッサ及
びフロッピーディスク等の外部記憶媒体を用いるため、
小規模のシステムでは経済的でなく、電源投入時の書込
みに要する時間が長くなるという課題があった．又、後
者の方式では、ＷＣＳの他にローダプログラムを格納し
たＲＯＭが必要となり、更に、このＲＯＭに記憶される
マイクロプログラムは、数十から百数十ビットものビッ
ト幅を有し、且つ、高速読出しできることが条件となる
ので、高速ＲＯＭを数十個用いなければならず、コスト
が高くなるという課題があった．（二〉課題を解決する
ための手段 本発明は、ｎビット幅（ｎ：＊ｉ数）のマイクロプログ
ラムを記憶するための書き換え可能な制御記憶と、前記
ｎビット幅のマイクロプログラムを分割したｍビット幅
（ｍ：ｍ＜ｎの整数）の分割マイクロプログラムを格納
したＲＯＭと、電源投入に応じて前記ＲＯＭの全てのア
ドレスを順次発生し、且つ、該アドレス毎にライトイネ
ーブル信号を出力するＩＰＬコントローラと、システム
データバスと、電源投入後前記ＩＰＬコントローラが前
記全てのアドレスを少なくとも発生する期間、前記アド
レス及びライトイネーブル信号と前記アドレスによって
前記ＲＯＭから順次読出される前記分割マイクロプログ
ラムを前記システムデータバスに送出する手段と、少な
くとも前記期間中前記システムデータバスを前記制御記
憶に接続する手段とを有し、前記ＲＯＭに格納されたマ
イクロプログラムをシステムデータバスからの前記アド
レス及びライトイネーブル信号に基づいてｍビットづつ
前記制御記憶に書込むことにより、上記課題を解決する
ものである． 又、本発明は、命令レジスタと、マイクロプログラムを
記憶する書き換え可能な制御記憶と、該制御記憶にアド
レスを出力するシーケンサと、前記制御記憶から読出さ
れたマイクロプログラムをクロック信号に応じて取り込
むマイクロ命令レジスタと、レジスタファイルとを備え
た処理装置において、前記制御記憶の特定アドレスにマ
イクロプログラムを書込むための制御マイクロプログラ
ムを記憶し、前記命令レジスタに特定の命令が入力され
たことに応じて、前記シーケンサから前記特定アドレス
を制御記憶に与えて、前記制御マイクロプログラムを前
記マイクロ命令レジスタに読出し、該制御マイクロプロ
グラムによって、前記レジスタファイル内の所定のレジ
スタに格納されている新たなマイクロプログラム及びそ
の書込みアドレスを内部バスに読出すと共に、制御回路
を起動し、該制御回路によって、前記マイクロ命令レジ
スタへの前記クロック信号の印加を停止し、且つ、前記
内部バスに読出されたマイクロプログラム及びその書込
みアドレスを前記制御記憶に入力し、然る後、ライトイ
ネーブル信号を前記制御記憶に与えて、新たなマイクロ
プログラムの書込みを実行するこ゜とにより、上記課題
を解決するものである。

（ネ）作用 本発明では、ｎビット幅のマイクロプログラムが分割さ
れてＲＯＭに格納されており、電源投入時、このＲＯＭ
の全てのアドレス，ライトイネーブル信号，ＲＯＭから
読出されたｍビットのマイクロプログラムが、順次シス
テムデータバスを介して書き換え可能な制御記憶に入力
され、制御記憶にｍビットづつマイクロプログラムが書
込まれる。

又、本発明では、処理装置の動作時、特定命令を命令レ
ジスタに入力すると、マイクロ命令レジスタの状態は固
定され、レジスタファイルの所定レジスタから新たなマ
イクロプログラム及びその書込みアドレスが書換え可能
な制御記憶に与えられ、然る後、ライトイネーブル信号
が与えられることによって、新たなマイクロプログラム
が書き換え可能な制御記憶の所望のアドレスに書込まれ
る。従って、この場合、レジスタファイルの所定レジス
タに新たなマイクロプログラム及びその書込みアドレス
をロードする命令を先ず実行し、次に、上記特定命令を
実行すれば、ロードプログラムを格納するＲＯＭや、サ
ービスプロセッサを用いることなく、処理装置自身が自
己のマイクロプログラムの書き換えを実行できる。

（へ）実施例 第１図辻、本発明の実施例の構戒を示すブロック図であ
り、（１〉は３２ビットのシステムアドレスバス、（２
）ｉま３２ビットのシステムデータバス、（３〉ほＣＰ
Ｕ，（４）はメインメモリ、（５）はハートティスクコ
ントローラＨＤＣ，（６）はハードディスク装置ＨＤＤ
，（７）は第１及び第２のリセット信号ＲＥＳＩ，ＲＥ
Ｓ２を発生するリセット回路、（８〉は１６ビットのデ
ータ出力端子を備え内部にマイクロプログラムを格納し
たＲＯＭ、（９）はクロック信号ＣＫを分周する分周器
及び該分周クロックに基づきカウント動作を行うアドレ
スカウンタを含み、ＲＯＭ（８）の全エリアを示すアド
レスをアドレスＯから順次出力し、且つ、各アドレス毎
に書込みタイミングを示すライトイネーブル信号ＷＥａ
を出力するＩＰＬコントローラ、（１０）はＩＰＬコン
ト口ーラ（９〉からのライトイネーブル信号ＷＥａ及び
１５ビットのアドレスとＲＯＭ（８）から読出された１
６ビットのマイクロプログラムを、システムデータバス
（２）に送出するためのバスドライバＤＶＲ，（１１）
はインバータである． 又、（１２〉はＣＰＵ（３）がメインメモリク４）に対
してアドレスを出力するためのメモリアドレスレジスタ
ＭＡＲ，（１３）はＣＰＵ（３）がメインメモリ（４）
に対してデータを送受するためのバスドライバＤＶＲ、
（１４）は命令を取り込む命令レジスタ、（１５）は取
り込まれた命令をデコードする命令デコーダ、（１６）
はマイクロプログラムシーケンサ、〈１７〉辻高速Ｓ−
ＲＡＭにて構成され、１ワード１２８ビットのマイクロ
プログラムを記憶するための書き換え可能な制御記憶Ｗ
ＣＳ、（１９）はライン（２８〉を介してシステムデー
タバス（２）から入力されるデータと内部バス（３０〉
からのデータとのいずれか一方を、セレクタ（２１）か
らの選択信号Ｓ１に応じて選択するマルチブレクサＭＵ
Ｘ，（２０）はライン（２９）を介してシステムデータ
バス（２〉から入力されるアドレス，内部バス（３０）
からのアドレス，シーケンサ（１６）からのアドレスの
うちいずれかのアドレスを、セレクタ（２１）からの選
択信号Ｓ２に応じて選択するマルチブレクサＭＵＸであ
る。

更に、（１８）はＷＣＳ（１７）からの出力をクロック
信号ＰＣＫに応じて取り込み保持するマイクロ命令レジ
スタ、（２３）はマイクロ命令レジスタ（１８）からの
Ｇｏ信号により起動され、ライトイネーブル信号ＷＥｂ
，セレクト信号ＳＥＬ，禁止信号ＳＴＯＰを出力するタ
イミング信号発生回路、（２２〉はＭＵＸ（２０）から
の上位３ビットのアドレス，ライトイネーブル信号ＷＥ
ａ及びＷＥｂを入力し、ＷＣ　ｓ　（１７）への８本の
ライトイネーブル信号ラインＷＥＯ〜ＷＥ８のうち、上
位３ビットのアドレスに対応する１本のライトイネーブ
ル信号ラインに、リセット信号ＲＥＳ２のレベルに応じ
て、信号ＷＥａ又はＷＥｂを送出するＷＥコントローラ
、（２５〉はレジスタファイルを構或する２ボートＲＡ
Ｍ，（２６）は演算ユニットＡＬＵである。

そして、リセット回路（７〉のリセット信号ＲＥＳ２は
、ＣＰＵ（３）内部の各構戒に入力されており、リセッ
ト信号ＲＥＳ２の反転信号がＤＶＲ（１０〉に、又、リ
セット信号ＲＥＳＩがＩＰＬコントローラ（９〉に入力
されている． ところで、本実施例においては、第４図（ａ）に示すよ
うに、Ｗ　Ｃ　Ｓ　（１７）は１ワード１２８ビット？
４Ｋワードの容量を有し、４ビット幅４Ｋフードの高速
Ｓ−ＲＡＭ３２個を並列に接続して構成しており、又、
ＲＯＭ（８）は第４図（ｂ）に示すように１ワード１６
ビットの３２Ｋワードの容量を有し、８ビット幅３２Ｋ
ワードの低速ＲＯＭ２個を用いて構成している。

以下、第２図及び第３図のタイミングチャートを参照し
ながら、本実施例の動作を詳しく説明する。

先ず、電源が投入されると、第２図（イ）に示すように
、リセット回路（７〉からのリセット信号ＲＥＳＩが「
Ｏ」から「１」となり、この立ち上がりに応じてＩＰＬ
コントローラ（９）が起動する。

ＩＰＬコントローラ（９）は、ＲＯＭ（８）の全エリア
を示すアドレスｏｏｏｏ■〜７ＦＦＦ．を、第２図（口
〉に示すように順次発生し、且つ、各アドレス毎に、第
２図（二）の如くライトイネーブル信号ＷＥａを出力す
る。ＲＯＭ（８）からは、Ｉ　ＰＬコントローラ（９）
のアドレスにより、ブロックＯ〜ブロック７の全エリア
のマイクロプログラムが１？ビット単位で順次読出され
る．マイクロプログラムの読出しが終了し、ＩＰＬコン
トローラ〈９〉内のアドレスカウンタが’ｓｏｏｏ■」
になると、アドレス及びライトイネーブル信号の発生を
停止し、ＩＰＬが終了したことを示す信号ＩＰＬＣをリ
セット回路（７〉に出力する（第２図（ホ））。

信号ＩＰＬＣがリセット回路（７）に入力されると、リ
セット信号ＲＥＳ２は、第２図（へ〉の如くｒ■，から
「１」となる． リセット信号ＲＥＳ２が１０」の期間は、ＤＶＲ　（１
０）がイネーブル状態になるので、ＩＰＬコントローラ
（９〉からのアドレス及び信号ＷＥａとＲＯＭ（８）か
らのマイクロプログラムは、システムデータバス（２〉
に送出される． 一方、ＣＰＵ（３）側では、リセット信号ＲＥＳ２が「
０」の期間、シーケンサ（１６）　，マイクロ命令レジ
スタ（１８）　，タイミング信号発生回路（２３）はリ
セット状態を維持し、セレクタ（２１〉は選択信号Ｓ１
を’ＯＪ、Ｓ２を「００」とする．このため、Ｍ　Ｕ　
Ｘ　（１９）−１？はライン（２８）カらのデータ、即
？、ＲＯＭ（８）から読出された１６ビットのマイクロ
プログラムが選択されて、ＷＣＳ（１７）に入力され、
Ｍ　Ｕ　Ｘ　（２０）でライン（２９）からのアドレス
、即ち、ＩＰＬコントローラ（９）の出力アドレスが選
択されて、その下位１２ビットがＷＣＳ＜１７）に入力
される。

更に、ＷＥコントローラ（２２〉では、リセット信号Ｒ
ＥＳ２が「０」の期間、信号ＷＥａを選択し、信号ライ
ンＷＥＯ〜８のうち、Ｍ　Ｕ　Ｘ　（２０）からの上位
３ビットのアドレスに対応する信号ラインに、選択した
信号ＷＥａを出力する．具体的には、信号ＷＨＯ　，Ｗ
ＥＩ　，・・・・・・，ＷＥ７は、第４図（．）に示す
ように、ＷＣＳ（１７）内の各ブロック０，ブロック１
，・・・・・・，ブロック７に各々接続されており、Ｍ
　Ｕ　Ｘ　（２０）からの上位３ビットのアドレスが、
ＯＨ　ｙ　ＩＨ　ｖ・・・・・・，７■のとき各々信号
ＷＥＯ　，ＷＥＩ　，・・・・−，ＷＥ７が選択される
．従って、リセット信号ＲＥＳ２が「０，の期間に、Ｗ
ＣＳ（１７）のブロック０，１，・・・・・・，７に、
ＲＯＭ（８）のブロック０，１，・・・・・・，７内の
全てのマイクロプログラムが書込まれる。尚、ＲＯＭ〈
８〉には、マイクロプログラムを格納していない仝エリ
アが一部存在する． 以上のようにして、マイクロプログラムのＩＦＬが終了
し、リセット信号ＲＥＳ２がｒ１」になると、ＣＰＵ（
３）内のシーケンサ（１６＞　，タイミング信号発生回
路（２３）　，マイクロ命令レジスタ（１８〉ノリセッ
トが解除され、ＭＡＲ（１２）及びＤＶＲ（１３）もイ
ネーブル状態となる．又、セレクタ（２１）は信号Ｓ２
を「０１」とし、Ｍ　Ｕ　Ｘ　（２０）−Ｃ’はシーケ
ンサ（１６〉からのアドレスが選択されるようになり、
通常のＣＰＵ動作が可能となる。

次に、ＣＰＵの動作中に、ＷＣＳ（１７）のマイクロプ
ログラムを書き換える動作について説明する。

ＷＣＳへ書込むマイクロプログラムは、通常、Ｈ　Ｄ　
Ｄ　（６）に格納されており、所定の手続きによりメイ
ンメモリ（４〉に読出された後、書き換えの動作は実行
される． ＷＣＳへ書込むマイクロプログラム及び書込む？きＷＣ
Ｓのアドレスが、メインメモリ〈４）のアドレス１００
００■に格納されたとすると、先ず、命令’　ＬＯＡＤ
　Ａ　１００００．ＪをＣＰＵ（３）に実行させる．こ
の命令は命令レジスタ（１４〉に取り込まれた後、ＷＣ
Ｓ（１７）内の関連するマイクロプログラムがマイクロ
命令レジスタ（１８）に読出されることにより、２ボー
トＲＡＭ（２５）内のＡレジスタに、メインメモリ（４
）のアドレス１００００．の内容が記憶される。

ＷＣＳ（１７）の特定アドレスには、ＷＣＳヘマイクロ
プログラムを書込むための制御マイクロプログラムが記
憶されており、次に、命令’　ＬＯＡＤＷＣＳ，をＣＰ
Ｕ（３）に実行させると、この命令は同様に命令レジス
タ（１４〉に取り込まれ、シーケンサ（１６）から第３
図（ＣＩ）に示すように上記特定アドレスが出力される
．このため、ＷＣＳ（１７）から仕第３図（二〉の如く
上記制御マイクロプログラムが読出され、これがマイク
ロ命令レジスタ（１８）に取り込まれる（第３図（＊）
）．すると、マイクロ命令レジスタ（１８）ｉｔ、メイ
ンメモリ（４）から読出したマイクロプログラム及びＷ
ＣＳに対するアドレスをＡレジスタから読出すように、
２ボートＲＡ　Ｍ　（２５）及びＡ　Ｌ　Ｕ　（２６）
に指示し、これと同時に、マイクロ命令レジスタ（１８
〉は起動信号Ｇｏを第３図（へ）に示すようにタイミン
グ信号発生回路（２３）に出力する。このため、先ず、
内部データバス（３０〉にはＡレジスタの内容が送出さ
れ、ＭＵＸ（１９）にＡレジスタからのマイクロプログ
ラムが、そして、ＭＵＸ（２０）にそのマイクロプログ
ラムを記憶するＷＣＳに対するアドレスが入力される．
又、タイミング信号発生回路（２３）は、起動信号ＧＯ
に応じて、セレクタ（２１）に第３図（ト〉に示すセレ
クト信号ＳＥＬを、ＡＮＤゲート（２４）に禁止信号Ｓ
ＴＯＰ（第３図（り））を出力する。

従って、ＡＮＤゲート（２４）によりクロック信号ＣＫ
のマイクロ命令レジスタ（１８〉への入力は禁止され、
マイクロ命令レジスタ（１８）はその内容を保持し続け
ることとなり、又、セレクタ（２１〉においては、信号
ＳＥＬの入力に応じて、信号Ｓ１を「１」、Ｓ２を「１
０」として、内部データバスＣ３０）からのデータ及び
アドレスを、Ｍ　Ｕ　Ｘ　（１９）及び（２０〉で各々
選択させるようにする．この状態で、タイミング信号発
生回路（２３）は、第３１１ｆｆｌ（チ）の如くライト
イネーブル信号ＷＥｂを出力するので、指定されたアド
レスに新たなマイクロプログラムが書込まれることとな
る．尚、ＷＥコント１＝７　−　ラ（２２）テは、ＩＰ
Ｌ（７）場合と同様、Ｍ　Ｕ　Ｘ　（２０）からの上位
３ビットのアドレスに基づきＷＥＯ〜８のいずれかが選
択され、その選択されたラインに信号ＷＥｂが送出され
る． このようにして、マイクロプログラムの書込みが終了す
ると、タイミング信号発生回路（２３）は、信号ＳＥＬ
及びＳＴＯＰを「１，に戻すので、ＭＵＸ（２０）では
シーケンサ（１６）からのアドレスが選択され、マイク
ロ命令レジスタ（１８〉へのクロック信号ＣＫの供給が
再開され、ＣＰＵ（３）は通常動作状態に戻る． （ト〉発明の効果 本発明に依れば、サービスプロセッサや複数の高速ＲＯ
Ｍを用いないで、電源投入時あるいは処理装置の動作中
に、マイクロブログラｌ１を制御記憶に書込むことが司
能となり、小規模システムに好適な経済的な処理装置を
実現できる．特に、制御記憶にマイクロプログラムを書
込むためのライトイネーブル信号を外部より与えている
ので、マイクロプログラムを格納してお＜ＲＯＭは、低
速のもので良く、又、このＲＯＭには分割したマイクロ
プログラムを格納するため、その個数も少なくて済む．

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は本実施例におけるＩＰＬ期間のタイミングチャート
、第３図は本実施例においてＣＰＵの動作中にマイクロ
プログラムを書き換える際のタイミングチャート、第４
図はＷＣＳ及びＲＯＭの構成を示す説明図である。 （２）・・・システムデータバス、（３〉・・・ＣＰＵ
，（７〉・・・リセット回路、　（８〉・・−ＲＯＭ，
　　（９）・・・ＩＰＬ−ｆｆ／トローラ、　（１０）
（１３）−Ｄ　Ｖ　Ｒ　，　　（１４）・・・命令レジ
スタ、　（１６〉・・・シーケンサ、　（１７）・・・
ＷＣＳ，　　　（１ｇ）・・・マイクロ命令レジスタ、
　（１９〉（２０〉・・・ＭＵＸ，　　（２１）・・・
セレクタ、　（２２〉・・・ＷＥコントローラ、　（２
３〉・・・タイミング信号発生回路、　　（２４）・・
・ＡＮＤゲート、　（２５〉・・・２ボートＲＡＭ，　
　（２６）・・・ＡＬＵ．

Claims (2)

【特許請求の範囲】
1. （１）ｎビット幅（ｎ：整数）のマイクロプログラムを
   記憶するための書き換え可能な制御記憶と、前記ｎビッ
   ト幅のマイクロプログラムを分割したｍビット幅（ｍ：
   ｍ＜ｎの整数）の分割マイクロプログラムを格納したＲ
   ＯＭと、電源投入に応じて前記ＲＯＭの全てのアドレス
   を順次発生し、且つ、該アドレス毎にライトイネーブル
   信号を出力するＩＰＬコントローラと、システムデータ
   バスと、電源投入後前記ＩＰＬコントローラが前記全て
   のアドレスを少なくとも発生する期間、前記アドレス及
   びライトイネーブル信号と前記アドレスによって前記Ｒ
   ＯＭから順次読出される前記分割マイクロプログラムを
   前記システムデータバスに送出する手段と、少なくとも
   前記期間中前記システムデータバスを前記制御記憶に接
   続する手段とを有し、前記ＲＯＭに格納されたマイクロ
   プログラムをシステムデータバスからの前記アドレス及
   びライトイネーブル信号に基づいてｍビットづつ前記制
   御記憶に書込むことを特徴としたマイクロプログラムの
   書込み方式。
2. （２）命令レジスタと、マイクロプログラムを記憶する
   書き換え可能な制御記憶と、該制御記憶にアドレスを出
   力するシーケンサと、前記制御記憶から読出されたマイ
   クロプログラムをクロック信号に応じて取り込むマイク
   ロ命令レジスタと、レジスタファイルとを備えた処理装
   置において、前記制御記憶の特定アドレスにマイクロプ
   ログラムを書込むための制御マイクロプログラムを記憶
   し、前記命令レジスタに特定の命令が入力されたことに
   応じて、前記シーケンサから前記特定アドレスを制御記
   憶に与えて、前記制御マイクロプログラムを前記マイク
   ロ命令レジスタに読出し、該制御マイクロプログラムに
   よって、前記レジスタファイル内の所定のレジスタに格
   納されている新たなマイクロプログラム及びその書込み
   アドレスを内部バスに読出すと共に、制御回路を起動し
   、該制御回路によつて、前記マイクロ命令レジスタへの
   前記クロック信号の印加を停止し、且つ、前記内部バス
   に読出されたマイクロプログラム及びその書込みアドレ
   スを前記制御記憶に入力し、然る後、ライトイネーブル
   信号を前記制御記憶に与えて、新たなマイクロプログラ
   ムの書込みを実行することを特徴としたマイクロプログ
   ラムの書込み方式。