JPS61250753A - アドレス拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 セグメント起点アドレスとオフセットとを加算して物理
アドレスを生成するアドレス方式において、従来はセグ
メントレジスタの内容を一定量シフトして加算していた
。

そのためアドレス空間、セグメント起点アドレスが固定
化されていた。

本発明では、シフト量をセグメントレジスタの所定ビッ
トにシフト量を記入することにより、アドレス空間の拡
張、セグメント起点アドレスの任意設定を可能とするも
のである。

〔産業上の利用分野〕

本発明はプロセッサにおけるアドレス拡張方式近年、メ
モリアクセス方式としてアドレス空間を一定の論理的な
アドレス空間（以下セグメントと称する）に分割し、セ
グメントの起点アドレスと相対アドレス（オフセット）
との和で物理アドレスを生成する方式が採用されている
。

例えば１６ビツトプロセソサでは、セグメントレジスタ
は１６ビツトであり、６４にバイトのアドレス空間が直
接指定出来るが、その６４にバイトをセグメントの取り
うる空間とし、その起点アドレスとオフセットとを加算
して物理アドレスとして送出している。

しかし１６ビツトで指定できる起点アドレスではアドレ
ス空間に限界があるため、プロセッサ内でその１６ビツ
トの最下位ビットに一定数のＯを付加（シフト）してお
り、例えば４ビツトシフトして起点アドレスを２０ビツ
ト（１Ｍバイト）に拡張している。

上記方式でシフト量を増加すれば最大３２ビツトのアド
レス空間が得られるが、セグメント間隔が拡大し、シフ
ト量が一定のためプログラム単位ごとに格納するセグメ
ントが任意に設定できないという問題点があった。

そのためアドレス空間が拡張可能であり、任意にセグメ
ントを設定し得るアドレス拡張方式が求められている。

〔従来の技術〕

第３図（ａ）はプロセッサの機能ブロック図、第３図（
ｂ）は物理アドレス生成方式を示すブロック図である。

第３図（ａ）において、１は論理演算部ＡＬＵ、２は実
行中のセグメントの起点アドレスを格納するセグメント
レジスタ、３は実行中のオフセットを表すプログラムカ
ウンタ、４は制御レジスタ等複数のレジスタ類を表すも
の、５は加算器、６はアドレス信号を一時格納するアド
レスバッファ、７はデータバッファ、８は命令を解読す
るインストラクションデコーダ、１００は内部バス、１
０１はアドレスバス、１０２はデータバスである。

上記プロセッサにおいて、セグメントレジスタ２とプロ
グラムカウンタ３とを加算器５で加算して生成した物理
アドレスをアドレスバッファ６を通じてメモリをアクセ
スし、該メモリに格納されている命令、データ等を読取
り、インストラクションデコーダ８で命令を解読したの
ち、指定の論理演算を行う。

続いてプログラムカウンタ３を次のアドレスに設定し、
上記手順により処理を続行する。

以上の動作において、セグメントレジスタ２、プログラ
ムカウンタ３の初期値は実行を依頼するプログラムに移
すときオペレーティングシステムＯ８により初期設定さ
れるものである。

プロセッサが１６ビツトマシンであると、通常セグメン
トレジスタ２．プログラムカウンタ３゜レジスタ類４は
１６ビツトで構成されており、１Ｍバイトのアドレス空
間はセグメントレジスタ２を４ビツトシフトし、プログ
ラムカウンタ３と加算している。

第３図（ｂ）は上記加算処理の詳細を表したものでセグ
メントレジスタ２の最下位ビット（Ｌ　Ｓ　Ｂ）に４ビ
ツトの０が付加されてプログラムカウンタ３の値と加算
されている。その結果セグメント起点アドレスは２０ビ
ツトに拡張され且つ４ビット即ち１６バイトごと、１Ｍ
バイトまで選択することができる。

〔発明が解決しようとする問題点〕

以上説明したように制御装置の記憶容量の増設によるア
ドレス空間の拡張はシフト量を増大すればよいが、従来
の方式ではシフト量が一定であり、またシフト量を最大
に設定するとセグメント起点アドレスの取りうるアドレ
スの間隔が増大する。

従って最大のアドレス空間を使用しない用途ではプログ
ラム単位に格納するセグメントの選択幅が狭くなってメ
モリに無駄が生じる等の問題点があった。

そのため本発明の目的は任意にシフト量を設定できるア
ドレス拡張方式を提供することにある。

〔問題点を解決するための手段〕

上記目的のため本発明は第１図の原理説明図に示すよう
に以下の手段を備える。

セグメントレジスタの所定ビット（９）にシフト量を設
定する手段と、 該ヒツト情報をシフト量として上記セグメントレジスタ
の内容をシフトする手段（１１）と、該シフト手段の出
力とオフセットとを加算する手段（１２）と を有する。

〔作用〕

上記本発明によれば、セグメントレジスタの所定のビッ
トをシフト量に指定する手段を設け、セグメント起点ア
ドレスを指定するとき該当ビットにシフト量を記入する
。その結果セグメント起点アドレスが上記指定量シフト
されてオフセットに加算される。

例えば最下位の４ビツトをシフト量として設定すれば、
０．１．２・・１６ビツトシフト指定可能であり、また
４、８．１２．１６ビツトシフトに対応してそれぞれ１
６，２５６．４に、６４にバイトおきに起点アドレスが
設定できる。

〔実施例〕

本発明の実施例を図を用いて説明する。

第２図は本発明のプロセッサのブロック図である。

図中、１１はセグメントレジスタ２の所定ビット例えば
最下位４ビツトと接続されその内容により最下位ピント
に０を付加して左シフトするシフタである。なおシフタ
１１、加算器１２、アドレスバッファ１３、アドレスバ
ス１０３はそれぞれ最大アドレス空間を指定し得るビッ
ト幅をもつものである。

その他は第３図（ａ）と同一記号は同一対象物を表す。

以下動作を説明する。

各プログラムまたはオペレーティングシステムＯ８はプ
ログラム、データ等が指定のメモリに格納し得るようセ
グメント起点アドレスの指定ビットにシフト量を記入し
ておく。

（１）　　実行プログラムが起動されるとき、Ｏ８はセ
グメントレジスタ２にセグメント起点アドレスおよびプ
ログラムカウンタ３に所定の値を格納する。

（２）　　シフタ１１はセグメントレジスタ２の所定ビ
ット情報を読取り、その指令に基づきセグメントレジス
タ２の内容をシフトして加算器１２に出力する。

（３）　　加算器１２は上記出力とプログラムカウンタ
３との内容を加算して、アドレスバッファ１３ｔ−通じ
てアドレスバス１０３に出力する。

以上のごとくプログラマブルにセグメントレジスタのシ
フト量が設定でき、制御装置のアドレス空間の拡張に容
易に対処することができる。

〔発明の効果〕

以上説明のごとくセグメント起点アドレスの所定ビット
にシフト量を記入するのみで、任意にアドレス空間の拡
張およびセグメントベースアドレスを選定することがで
き、プログラムサイズの大小に従って容易にアドレス空
間を設定できる効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は実施例を示すプロセッサのブロック図、第３図
（ａ）は従来のプロセッサのブロック図、第３図（１＋
）は従来のアドレス生成方式説明図、である。図中、 １は論理演算部ＡＬＵ、 ２はセグメントレジスタ、 ３はプログラムカウンタ、 ４はレジスタ類、　　　５．１２は加算器、６．１３は
アドレスバッファ、 ７はデータバッファ、 ８はインストラクションデコーダ、 １１はシフタ、　　　　　１００は内部バス、１０１．
１０３はアドレスバス、 １０２はデータバス、 である。

Claims (1)

1. 【特許請求の範囲】 セグメント起点アドレスを格納するセグメントレジスタ
   の内容をシフトし、そのシフト出力とオフセットとを加
   算して物理アドレスを生成するアドレス拡張方式であっ
   て、 上記セグメントレジスタの所定ビット（９）にシフト量
   を設定する手段と、 該ビット情報をシフト量として上記セグメントレジスタ
   の内容をシフトする手段（１１）と、該シフト手段の出
   力と上記オフセットとを加算する手段（１２）と を備え、セグメント起点アドレスを所定量シフトせしめ
   てアドレス空間を拡張することを特徴とするアドレス拡
   張方式。