JPH0315770B2 - - Google Patents
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- JPH0315770B2 JPH0315770B2 JP56052824A JP5282481A JPH0315770B2 JP H0315770 B2 JPH0315770 B2 JP H0315770B2 JP 56052824 A JP56052824 A JP 56052824A JP 5282481 A JP5282481 A JP 5282481A JP H0315770 B2 JPH0315770 B2 JP H0315770B2
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- JP
- Japan
- Prior art keywords
- instruction
- instructions
- group
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- machine
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Links
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は短い語長のデータ形式で豊富な命令群
を実現することのできる電子計算機に関する。
を実現することのできる電子計算機に関する。
効率の良い命令コードやその命令形式は計算機
のアーキテクチヤ上で最も重要な点であり、従来
より種々の工夫が試みられている。また計算機に
とつては、１命令に要するデータ量はできる限り
短い方が良いが、そのデータ量、つまり命令語長
を短くすると実現可能な命令数が少なくなり、ア
ドレス空間が減少すると云う相反する問題があ
る。またこれを補うために命令ステツプ数を多く
すると、この結果プログラムサイズが大きくなる
と云う矛盾が生じた。
のアーキテクチヤ上で最も重要な点であり、従来
より種々の工夫が試みられている。また計算機に
とつては、１命令に要するデータ量はできる限り
短い方が良いが、そのデータ量、つまり命令語長
を短くすると実現可能な命令数が少なくなり、ア
ドレス空間が減少すると云う相反する問題があ
る。またこれを補うために命令ステツプ数を多く
すると、この結果プログラムサイズが大きくなる
と云う矛盾が生じた。
そこで従来では一般に、例えば16ビツトCPU
の場合、第１図に示す如きデータ形式を採用する
に至つている。即ちこのデータ形式は、所謂２語
命令からなり、第１語に８ビツトで示される命令
コードOp（オペランド）、４ビツトのデイステイ
ネーシヨンレジスタRd、４ビツトのソースレジ
スタRsを設け、第２語に16ビツトのアドレスAd
を設けて構成される。
の場合、第１図に示す如きデータ形式を採用する
に至つている。即ちこのデータ形式は、所謂２語
命令からなり、第１語に８ビツトで示される命令
コードOp（オペランド）、４ビツトのデイステイ
ネーシヨンレジスタRd、４ビツトのソースレジ
スタRsを設け、第２語に16ビツトのアドレスAd
を設けて構成される。
ところが、CPUの処理能力向上の為には上記
第１図に示すデータ形式では、そのアドレス空間
が不足することが多い。つまり、この場合には
64K語しか表現することができない。そこで64K
語以上のアドレス空間を実現する為に、第２図に
示す如き３語命令形式からなるデータ形式が考え
られている。このような形式を採用することによ
つて232個（約4000M語）のアドレス空間を実現
することができるが、これは過剰に大きい空間で
あり、現実的に必要とするアドレス空間を1M語
とすると、第２図中斜線で示すデータエリアが結
局無駄になつてしまう。しかもこれら第１図およ
び第２図のデータ形式を対比してみれば明らかな
ように、アドレス空間を広げんとすれば、全ての
プログラムサイズが約1.5倍となると云う欠点が
ある。勿論アドレスを省略した形式も他に工夫は
されているが、さほど顕著な効果は見出されてい
ない。
第１図に示すデータ形式では、そのアドレス空間
が不足することが多い。つまり、この場合には
64K語しか表現することができない。そこで64K
語以上のアドレス空間を実現する為に、第２図に
示す如き３語命令形式からなるデータ形式が考え
られている。このような形式を採用することによ
つて232個（約4000M語）のアドレス空間を実現
することができるが、これは過剰に大きい空間で
あり、現実的に必要とするアドレス空間を1M語
とすると、第２図中斜線で示すデータエリアが結
局無駄になつてしまう。しかもこれら第１図およ
び第２図のデータ形式を対比してみれば明らかな
ように、アドレス空間を広げんとすれば、全ての
プログラムサイズが約1.5倍となると云う欠点が
ある。勿論アドレスを省略した形式も他に工夫は
されているが、さほど顕著な効果は見出されてい
ない。
また第３図に示す形式は、第２図に示したもの
のようなデータエリアの無駄を招くことなくアド
レス空間を拡大し、命令数やゼネラルレジスタ数
等を節約したものが考えられている。然し乍らこ
の場合、命令の効率が悪くなる上、プログラムサ
イズが小さくならないと云う不具合がある。
のようなデータエリアの無駄を招くことなくアド
レス空間を拡大し、命令数やゼネラルレジスタ数
等を節約したものが考えられている。然し乍らこ
の場合、命令の効率が悪くなる上、プログラムサ
イズが小さくならないと云う不具合がある。
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、短いデータ語長
のデータ形式で豊富な命令群を実現することがで
き、しかもアドレス空間を十分に確保することの
できる実用性の高いアーキテクチヤを備えた電子
計算機を提供することにある。
ので、その目的とするところは、短いデータ語長
のデータ形式で豊富な命令群を実現することがで
き、しかもアドレス空間を十分に確保することの
できる実用性の高いアーキテクチヤを備えた電子
計算機を提供することにある。
本発明の概要は、例えば数値計算や入出力制御
のように性質の異なるプログラムが必要とする命
令セツトがそれぞれ異なり、また各プログラムに
おいて多く使用される命令の種類は殆んど限ら
れ、逆に殆んど使用されない命令も数多く存在す
ると云うことに着目してなされている。そして、
本発明にあつては、機械命令として複数の命令群
を選択的に用いる為の命令セツト切換命令を設け
ることによつて、１つのCPUに対して１セツト
の機械命令群を与えると云う従来の思想から脱皮
して、１つのCPUに複数セツトの機械命令群を
与え、これを上記命令セツト切換命令にて群間で
切換えて使用することによつて、効率の良い計算
機アーキテクチヤを実現するものである。これに
よつて個々の命令群において命令語数に限界があ
つたとしても全体的に豊富な命令セツトを実現
し、且つアドレス空間を十分に確保することを可
能としている。
のように性質の異なるプログラムが必要とする命
令セツトがそれぞれ異なり、また各プログラムに
おいて多く使用される命令の種類は殆んど限ら
れ、逆に殆んど使用されない命令も数多く存在す
ると云うことに着目してなされている。そして、
本発明にあつては、機械命令として複数の命令群
を選択的に用いる為の命令セツト切換命令を設け
ることによつて、１つのCPUに対して１セツト
の機械命令群を与えると云う従来の思想から脱皮
して、１つのCPUに複数セツトの機械命令群を
与え、これを上記命令セツト切換命令にて群間で
切換えて使用することによつて、効率の良い計算
機アーキテクチヤを実現するものである。これに
よつて個々の命令群において命令語数に限界があ
つたとしても全体的に豊富な命令セツトを実現
し、且つアドレス空間を十分に確保することを可
能としている。
以下、図面を参照して本発明の一実施例につき
説明する。
説明する。
ここでは16ビツトCPUに適用する場合を例に
とるが、他の形式のCPUに適用する場合であつ
ても同様に構成できる。第４図は本発明により導
入された命令セツト切換命令のデータ形式の一例
を示すものである。この命令セツト切換命令は１
６ビツトの一語命令からなり、その上位６ビツト
がオール“１”なるとき、これを命令セツト切換
用のコードとして定義されている。しかしてその
下位10ビツトは複数の命令群のセツトを指定する
モード指定コードが与えられる。これによつて
210個（1024個）の形式の異なる命令群を指定す
るモードが与えられる。また上記６ビツトの命令
セツト切換用のコードは、例えば上記210個の形
式の異なる命令群を構成する各命令コードとは重
複することのないものが用いられる。従つて或る
形式の命令群を命令を実行していたとしても、こ
の命令セツト切換命令が挿入されることにより、
その命令実行モードがこれによつて切換えられる
ことになる。
とるが、他の形式のCPUに適用する場合であつ
ても同様に構成できる。第４図は本発明により導
入された命令セツト切換命令のデータ形式の一例
を示すものである。この命令セツト切換命令は１
６ビツトの一語命令からなり、その上位６ビツト
がオール“１”なるとき、これを命令セツト切換
用のコードとして定義されている。しかしてその
下位10ビツトは複数の命令群のセツトを指定する
モード指定コードが与えられる。これによつて
210個（1024個）の形式の異なる命令群を指定す
るモードが与えられる。また上記６ビツトの命令
セツト切換用のコードは、例えば上記210個の形
式の異なる命令群を構成する各命令コードとは重
複することのないものが用いられる。従つて或る
形式の命令群を命令を実行していたとしても、こ
の命令セツト切換命令が挿入されることにより、
その命令実行モードがこれによつて切換えられる
ことになる。
しかして今、１つの命令モードが第１図に示さ
れるデータ形式Ａで構成され、他方の命令モード
が第３図に示されるデータ形式Ｂにより構成され
ているものとする。ここでデータ形式Ａの命令群
を実行している場合、CPUは64K語の相対あるい
は絶対アドレス空間しかアクセスすることができ
ない代りに、（28−４）個の命令を有し、且つ24
個のゼネラルレジスタを有して多くの命令を実行
することが可能となる。この命令実行の途中にお
いてCPUが上位６ビツトのオール“１”なる命
令セツト切換命令を取込むと、この機械命令の下
位ビツトに示されるモードに従つて、その命令セ
ツト形式を第３図に示すデータ形式Ｂに切換え
る。例示するモードＡの形式の命令の命令コード
は８ビツトのビツト長を有するが、命令セツト切
換命令はそのうちの上位６ビツトのみに着目して
検出され、下位の２ビツト分については無視され
る。このモードによつて今度は（26−１）個の命
令数が与えられ、またゼネラルレジスタは23個と
なる。また同時にこれによつて1M語のアドレス
空間が設定されることになる。このようにして命
令語のセツト形式が切換えられることにより、計
算機（CPU）は実質的に非常に豊富な命令数を
得、またアドレス空間も十分に確保することが可
能となる。
れるデータ形式Ａで構成され、他方の命令モード
が第３図に示されるデータ形式Ｂにより構成され
ているものとする。ここでデータ形式Ａの命令群
を実行している場合、CPUは64K語の相対あるい
は絶対アドレス空間しかアクセスすることができ
ない代りに、（28−４）個の命令を有し、且つ24
個のゼネラルレジスタを有して多くの命令を実行
することが可能となる。この命令実行の途中にお
いてCPUが上位６ビツトのオール“１”なる命
令セツト切換命令を取込むと、この機械命令の下
位ビツトに示されるモードに従つて、その命令セ
ツト形式を第３図に示すデータ形式Ｂに切換え
る。例示するモードＡの形式の命令の命令コード
は８ビツトのビツト長を有するが、命令セツト切
換命令はそのうちの上位６ビツトのみに着目して
検出され、下位の２ビツト分については無視され
る。このモードによつて今度は（26−１）個の命
令数が与えられ、またゼネラルレジスタは23個と
なる。また同時にこれによつて1M語のアドレス
空間が設定されることになる。このようにして命
令語のセツト形式が切換えられることにより、計
算機（CPU）は実質的に非常に豊富な命令数を
得、またアドレス空間も十分に確保することが可
能となる。
上記とは逆にモードＢからモードＡの形式の命
令に切り換わる場合は、命令セツト切換命令の上
位６ビツトの全ての値が“１”となる場合に命令
セツト切換命令が検出される。ここで、モードＡ
とＢの形式の命令において命令コード（Op）は
異なるビツト長を有するが、そのうちの共通のビ
ツト幅（６ビツト）の部分に命令セツト切換命令
であることを示す同じコードが書かれる。
令に切り換わる場合は、命令セツト切換命令の上
位６ビツトの全ての値が“１”となる場合に命令
セツト切換命令が検出される。ここで、モードＡ
とＢの形式の命令において命令コード（Op）は
異なるビツト長を有するが、そのうちの共通のビ
ツト幅（６ビツト）の部分に命令セツト切換命令
であることを示す同じコードが書かれる。
尚、命令群のモードは上記フオーマツトＡ，Ｂ
に限定されるものではなく、ここでは種々変形し
た1024形式までのモードを利用することができ
る。また或るモードの命令を実行中、命令セツト
切換命令を見出したとしても、そのモードが上記
実行中のモードを指定する場合には、実質的にモ
ードの切換えが行われないことは勿論のことであ
る。
に限定されるものではなく、ここでは種々変形し
た1024形式までのモードを利用することができ
る。また或るモードの命令を実行中、命令セツト
切換命令を見出したとしても、そのモードが上記
実行中のモードを指定する場合には、実質的にモ
ードの切換えが行われないことは勿論のことであ
る。
さて、上述したモードＡに含まれる命令セツト
とモードＢに含まれる命令セツトとの関係は例え
ば次のように与えられる。即ち、LOADや
STORE、加減等の基本的な命令はその使用頻度
が高いことを考慮して各モードに共通に与えられ
る。これによつて頻繁にモードの切換えが行われ
てCPUの実行効率が低下することが未然に防が
れる。また特殊な命令、例えば浮動小数点演算命
令等はそのモードの仕様に応じて或るデータ形式
にのみ設定する。このような特殊な命令は、一般
に特殊な機能を実行する為のプログラムモジユー
ルに含まれることが多いから、このようなプログ
ラムにおける上記特殊な命令のアクセスは点在化
していることが殆んどである。従つて全空間をラ
ンダムにアクセスする可能性は非常に少ないの
で、上記したような制限があつても、そのプログ
ラムに及ぼす影響は殆んどない。仮りにモードＡ
にのみ含まれる命令とモードＢにのみ含まれる命
令とが交互に存在するような最悪条件のプログラ
ムであつても、このようなことは極めて稀である
から適宜命令セツト切換命令を用いて命令群のモ
ードを切換えれば、何ら支障を生じることがな
い。
とモードＢに含まれる命令セツトとの関係は例え
ば次のように与えられる。即ち、LOADや
STORE、加減等の基本的な命令はその使用頻度
が高いことを考慮して各モードに共通に与えられ
る。これによつて頻繁にモードの切換えが行われ
てCPUの実行効率が低下することが未然に防が
れる。また特殊な命令、例えば浮動小数点演算命
令等はそのモードの仕様に応じて或るデータ形式
にのみ設定する。このような特殊な命令は、一般
に特殊な機能を実行する為のプログラムモジユー
ルに含まれることが多いから、このようなプログ
ラムにおける上記特殊な命令のアクセスは点在化
していることが殆んどである。従つて全空間をラ
ンダムにアクセスする可能性は非常に少ないの
で、上記したような制限があつても、そのプログ
ラムに及ぼす影響は殆んどない。仮りにモードＡ
にのみ含まれる命令とモードＢにのみ含まれる命
令とが交互に存在するような最悪条件のプログラ
ムであつても、このようなことは極めて稀である
から適宜命令セツト切換命令を用いて命令群のモ
ードを切換えれば、何ら支障を生じることがな
い。
以上説明したように本発明によれば、短い命令
形式の中で広いアドレス空間を設定することが可
能であり、同時に豊富な命令セツトを容易に実現
することができる。例えばオペランドOpのビツ
ト数を８ビツトとした場合、従来のアーキテクチ
ヤ上では高々28（＝256個）の命令しか指定するこ
とができなかつた。これに対して本発明によれ
ば、仮りにビツト数を６ビツトとしても（26−
１）×210（＝255K語）の命令セツトが可能とな
り、事実上、命令の個数にビツト数に起因する制
限が加わることがない。また命令形式もモードに
よつて可変することによつて、自由な形式を選定
することが可能となる等の計算機アーキテクチヤ
上、絶大なる効果を奏する。
形式の中で広いアドレス空間を設定することが可
能であり、同時に豊富な命令セツトを容易に実現
することができる。例えばオペランドOpのビツ
ト数を８ビツトとした場合、従来のアーキテクチ
ヤ上では高々28（＝256個）の命令しか指定するこ
とができなかつた。これに対して本発明によれ
ば、仮りにビツト数を６ビツトとしても（26−
１）×210（＝255K語）の命令セツトが可能とな
り、事実上、命令の個数にビツト数に起因する制
限が加わることがない。また命令形式もモードに
よつて可変することによつて、自由な形式を選定
することが可能となる等の計算機アーキテクチヤ
上、絶大なる効果を奏する。
しかも、本発明では複数の機械命令群に対して
命令セツト切換命令を共通に設けるようにしたの
で、この命令セツト切換命令の解読回路が一つで
済み、これによりハードウエア構成が簡単化でき
るものである。さらに、本発明では、各機械命令
群の命令を命令コードOp、デイステイネーシヨ
ンレジスタRd、ソースレジスタRs及びメモリア
ドレスAdでそれぞれ構成し、異なる命令群の命
令の命令コード、デイステイネーシヨンレジス
タ、ソースレジスタ及びメモリアドレスのビツト
幅が互いに異なるように設定したので、各命令群
ではOp，Rd，Rs，Adそれぞれのビツト数だけ
が違うため、命令デコーダを各機械命令群で共通
にすることができ、これによつてもハードウエア
構成の簡単化を図ることができる。
命令セツト切換命令を共通に設けるようにしたの
で、この命令セツト切換命令の解読回路が一つで
済み、これによりハードウエア構成が簡単化でき
るものである。さらに、本発明では、各機械命令
群の命令を命令コードOp、デイステイネーシヨ
ンレジスタRd、ソースレジスタRs及びメモリア
ドレスAdでそれぞれ構成し、異なる命令群の命
令の命令コード、デイステイネーシヨンレジス
タ、ソースレジスタ及びメモリアドレスのビツト
幅が互いに異なるように設定したので、各命令群
ではOp，Rd，Rs，Adそれぞれのビツト数だけ
が違うため、命令デコーダを各機械命令群で共通
にすることができ、これによつてもハードウエア
構成の簡単化を図ることができる。
尚、本発明は上記実施例に限定されるものでは
ない。例えば16ビツトCPUのみならず、他の形
式のものにも同様に適用することが可能であり、
更には命令群のフオーマツトの種々変形すること
ができる。また命令セツト切換命令のフオーマツ
トも他の形式により定義することも可能である。
要するに本発明はその要旨を逸脱しない範囲で
種々変形して実施することができる。
ない。例えば16ビツトCPUのみならず、他の形
式のものにも同様に適用することが可能であり、
更には命令群のフオーマツトの種々変形すること
ができる。また命令セツト切換命令のフオーマツ
トも他の形式により定義することも可能である。
要するに本発明はその要旨を逸脱しない範囲で
種々変形して実施することができる。
第１図乃至第３図はそれぞれ異なる形式の命令
語データ形式を示す図、第４図は本発明の一実施
例に係る命令セツト切換命令のフオーマツトを示
す図である。 Op……オペランド、Rd……デイステイネーシ
ヨンレジスタ、Rs……ソースレジスタ、Ad……
アドレス、MODE……フオーマツト指定モード、
Ａ，Ｂ……フオーマツト（データ形式）。
語データ形式を示す図、第４図は本発明の一実施
例に係る命令セツト切換命令のフオーマツトを示
す図である。 Op……オペランド、Rd……デイステイネーシ
ヨンレジスタ、Rs……ソースレジスタ、Ad……
アドレス、MODE……フオーマツト指定モード、
Ａ，Ｂ……フオーマツト（データ形式）。
Claims (1)
- 【特許請求の範囲】 １ それぞれが２語からなる複数の機械命令群と
前記複数の機械命令群を群間で切換えるための命
令セツト切換命令とを有し、 前記各命令群の各機械命令のそれぞれが命令コ
ード、ゼネラルレジスタ及びメモリアドレスで構
成され、ある機械命令群の各機械命令は第１語目
に命令コードとゼネラルレジスタが設けられ、第
２語目にメモリアドレスのみが設けられ、上記と
は異なる機械命令群の各機械命令は第１語目に命
令コード、ゼネラルレジスタ及びメモリアドレス
の一部が設けられ、第２語目に残りのメモリアド
レスが設けられ、かつ前記複数の機械命令群の一
つには比較的使用頻度が高い基本的命令が共通に
与えられ、比較的使用頻度が低い命令は残りの群
の一つの機械命令群のみに与えられ、 前記命令セツト切換命令は群間切換命令コード
及びどの機械命令群に切換えるかを指定するため
のモード指定コードとから構成され、 上記各命令を解読し、上記命令セツト切換命令
の群間切換命令コードを検出した際に、この命令
セツト切換命令のモード指定コードにて指定され
る機械命令群の命令コードを解読してその解読結
果に応じた機械命令群を使用する手段を具備した
ことを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282481A JPS57168346A (en) | 1981-04-08 | 1981-04-08 | Computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282481A JPS57168346A (en) | 1981-04-08 | 1981-04-08 | Computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168346A JPS57168346A (en) | 1982-10-16 |
| JPH0315770B2 true JPH0315770B2 (ja) | 1991-03-01 |
Family
ID=12925595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282481A Granted JPS57168346A (en) | 1981-04-08 | 1981-04-08 | Computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57168346A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895783A (ja) * | 1994-09-20 | 1996-04-12 | Nec Corp | 可変語長型マイクロコンピュータ |
| DE10135291A1 (de) * | 2001-07-19 | 2003-02-13 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Verarbeiten eines Befehls mittels einer CPU |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966251A (ja) * | 1972-09-15 | 1974-06-27 |
-
1981
- 1981-04-08 JP JP5282481A patent/JPS57168346A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966251A (ja) * | 1972-09-15 | 1974-06-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168346A (en) | 1982-10-16 |
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