JPS6398035A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6398035A JPS6398035A JP24392986A JP24392986A JPS6398035A JP S6398035 A JPS6398035 A JP S6398035A JP 24392986 A JP24392986 A JP 24392986A JP 24392986 A JP24392986 A JP 24392986A JP S6398035 A JPS6398035 A JP S6398035A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- base register
- microprogram
- register information
- base
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロ命令のアドレス範囲を越える容量のマ
イクロプログラムを複数のぺ〒ジに分けて格納するマイ
クロプログラム制御装置に関し、特にベースレジスタに
よりページを切替える方式（従来の技術） 従来、この種のマイクロプログラム制御装置で使用され
るベースレジスタは、マイクロ命令実行プロセサによっ
て実行されていた。
イクロプログラムを複数のぺ〒ジに分けて格納するマイ
クロプログラム制御装置に関し、特にベースレジスタに
よりページを切替える方式（従来の技術） 従来、この種のマイクロプログラム制御装置で使用され
るベースレジスタは、マイクロ命令実行プロセサによっ
て実行されていた。
（発明が解決しようとする問題）
上述した従来のベースレジスタの設定方式では、ベース
レジスタを設定するためにマイクロプログラムのステッ
プ数が増加し、性能が低下するという欠点がある。
レジスタを設定するためにマイクロプログラムのステッ
プ数が増加し、性能が低下するという欠点がある。
本発明の目的は、マイクロ命令のアドレス範囲を越える
容量のマイクロプログラムを複数のページに分けて格納
し、マイクロ命令およびベースレジスタ情報をそれぞれ
個々に格納して同時にフェッチするととＫよって上記欠
点を除去し、性能の低下することがないように構成した
マイクロプログラム制御装置を提供するととＫある。
容量のマイクロプログラムを複数のページに分けて格納
し、マイクロ命令およびベースレジスタ情報をそれぞれ
個々に格納して同時にフェッチするととＫよって上記欠
点を除去し、性能の低下することがないように構成した
マイクロプログラム制御装置を提供するととＫある。
（問題点を解決する喪めの手段）
本発明によるマイクロプログラム制御装置はメモリ手段
と、マイクロ命令レジスタと、ベースレジスタと、制御
手段とを具備して構成したものである。
と、マイクロ命令レジスタと、ベースレジスタと、制御
手段とを具備して構成したものである。
メモリ手段は、マイクロ命令、およびベースレジスタ情
報を格納するための複数のメモリ部より成るものである
。
報を格納するための複数のメモリ部より成るものである
。
マイクロ命令レジスタは、メモリ手段より読出されたマ
イクロ命令を格納するためのものである。
イクロ命令を格納するためのものである。
ベースレジスタは、メモリ手段から読出されたベースレ
ジスタ情報を格納するためのものである。
ジスタ情報を格納するためのものである。
制御手段は、ベースレジスタ情報をベースレジスタから
読出して解読し、マイクロ命令のアドレス範囲を越える
容量のマイクロプログラムを複数のページに分けてメモ
リ手段に格納させるためのものである。
読出して解読し、マイクロ命令のアドレス範囲を越える
容量のマイクロプログラムを複数のページに分けてメモ
リ手段に格納させるためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。本発明によるマイク
ロプログラム制御装置はメモリ部１−１． １−２．
・・・、１−Ｎと、マイクロ命令レジスタ２と、ベー
スレジスタ３と、デコーダ４と、マイクロ命令パス５と
から構成される。第２図は、前記メモリ部１−１．１−
２． ・・・。
一実施例を示すブロック図である。本発明によるマイク
ロプログラム制御装置はメモリ部１−１． １−２．
・・・、１−Ｎと、マイクロ命令レジスタ２と、ベー
スレジスタ３と、デコーダ４と、マイクロ命令パス５と
から構成される。第２図は、前記メモリ部１−１．１−
２． ・・・。
１−Ｎの１ワードの構成例を示す説明図である。
次に、第１図および第２図を参照して本実施例の動作を
説明する。メそす部１−１． １−２． ・・・、１
−Ｎには、第２図に示すようにマイクロ命令とベースレ
ジスタ情報とが格納されている。
説明する。メそす部１−１． １−２． ・・・、１
−Ｎには、第２図に示すようにマイクロ命令とベースレ
ジスタ情報とが格納されている。
マイクロ命令とベースレジスタ情報とは、マイクロ命令
実行プロセッサ（図示してない）の命令フェッチ時にマ
イクロ命令パス５に出力され、マイクロ命令はマイクロ
命令レジスタ２に書込まれ、同時にベースレジスタ情報
はベースレジスタ３に書込まれる。ベースレジスタ３に
書込まれたベースレジスタ情報は、デコーダ４によって
解読され、その結果に応じて信号線４−１．４−２．
・・・。
実行プロセッサ（図示してない）の命令フェッチ時にマ
イクロ命令パス５に出力され、マイクロ命令はマイクロ
命令レジスタ２に書込まれ、同時にベースレジスタ情報
はベースレジスタ３に書込まれる。ベースレジスタ３に
書込まれたベースレジスタ情報は、デコーダ４によって
解読され、その結果に応じて信号線４−１．４−２．
・・・。
４−Ｎのうちの一つが論理値“１”となる。
ところで、マイクロ命令実行プロセッサはマイクロ命令
レジスタ２に書込まれたマイクロ命令の実行を終了する
とマイクロ命令アドレスを更新し、これによって次のマ
イクロ命令が実行される。このマイクロ命令は信号線４
−１．４−２． ・・・。
レジスタ２に書込まれたマイクロ命令の実行を終了する
とマイクロ命令アドレスを更新し、これによって次のマ
イクロ命令が実行される。このマイクロ命令は信号線４
−１．４−２． ・・・。
４−Ｎのうちで論理値′１ｍとなった信号線に接続され
るメモリ部から送出される。各メモリ部１−１．１−２
． ・・・、１−Ｎには、同じ値のマイクロ命令アド
レスがマイクロブ四グラム実行プロセサによって与えら
れている。
るメモリ部から送出される。各メモリ部１−１．１−２
． ・・・、１−Ｎには、同じ値のマイクロ命令アド
レスがマイクロブ四グラム実行プロセサによって与えら
れている。
本実施例においては、各メモリ部が一つのページに対応
する。第３図は、本発明によるマイクロプログラム制御
装置の他の実施例を示すブロック図である。第３図にお
いて、５はメモリ部、６はマイクロ命令レジスタ、Ｔは
ベースレジスタ、８は加算器である。第３図の実施例で
は、複数のページが一つのメそり部に含まれている。加
算器８にはベースレジスタ３に書込まれたベースレジス
タ情報と、マイクロプログラム実行プロセッサによって
出力されるマイクロ命令アドレスとが供給され、加算結
果がメモリ部１−１．１−２． ・・・、１−ＮＫ比
出力れる。
する。第３図は、本発明によるマイクロプログラム制御
装置の他の実施例を示すブロック図である。第３図にお
いて、５はメモリ部、６はマイクロ命令レジスタ、Ｔは
ベースレジスタ、８は加算器である。第３図の実施例で
は、複数のページが一つのメそり部に含まれている。加
算器８にはベースレジスタ３に書込まれたベースレジス
タ情報と、マイクロプログラム実行プロセッサによって
出力されるマイクロ命令アドレスとが供給され、加算結
果がメモリ部１−１．１−２． ・・・、１−ＮＫ比
出力れる。
（発明の効果）
以上説明したように本発明は、ベースレジスタ情報をマ
イクロ命令と同時にフェッチすることにより、自動的に
メモリ部のページの切換えが可能となるという効果があ
シ、ページ切換え時にマイクロプログラムのステップ数
が増加しないという効果がある。
イクロ命令と同時にフェッチすることにより、自動的に
メモリ部のページの切換えが可能となるという効果があ
シ、ページ切換え時にマイクロプログラムのステップ数
が増加しないという効果がある。
また、マイクロプログラムの実行においてページの切換
えを意識する必要がなくなるため、コーディング作業を
減少させることができるという効果がある。
えを意識する必要がなくなるため、コーディング作業を
減少させることができるという効果がある。
【図面の簡単な説明】
第１図および第３図は、それぞれ本発明によるマイクロ
プログラム制御装置の実施例を示すブロック図である。 第２図は、第１図のメそり部内の１ワードの一構成例を
示す説明図である。 １−１．１−２．−−−−．１−Ｎ−−−メモリ部２・
・・マイクロ命令レジスタ ３・・・ベースレジスタ ４・・・デコーダ ５・・・メモリ部 ６・・・マイクロ命令レジスタ ７・・番ベースレジスタ ８・・・加算器
プログラム制御装置の実施例を示すブロック図である。 第２図は、第１図のメそり部内の１ワードの一構成例を
示す説明図である。 １−１．１−２．−−−−．１−Ｎ−−−メモリ部２・
・・マイクロ命令レジスタ ３・・・ベースレジスタ ４・・・デコーダ ５・・・メモリ部 ６・・・マイクロ命令レジスタ ７・・番ベースレジスタ ８・・・加算器
Claims (1)
- マイクロ命令およびベースレジスタ情報を格納するため
の複数のメモリ部より成るメモリ手段と、前記メモリ手
段より読出された前記マイクロ命令を格納するためのマ
イクロ命令レジスタと、前記メモリ手段から読出された
前記ベースレジスタ情報を格納するためのベースレジス
タと、前記ベースレジスタ情報を前記ベースレジスタか
ら読出して解読し、前記マイクロ命令のアドレス範囲を
越える容量のマイクロプログラムを複数のページに分け
て前記メモリ手段に格納させるための制御手段とを具備
して構成したことを特徴とするマイクロプログラム制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24392986A JPS6398035A (ja) | 1986-10-14 | 1986-10-14 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24392986A JPS6398035A (ja) | 1986-10-14 | 1986-10-14 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398035A true JPS6398035A (ja) | 1988-04-28 |
Family
ID=17111122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24392986A Pending JPS6398035A (ja) | 1986-10-14 | 1986-10-14 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398035A (ja) |
-
1986
- 1986-10-14 JP JP24392986A patent/JPS6398035A/ja active Pending
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