JPS5952348A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS5952348A JPS5952348A JP16090482A JP16090482A JPS5952348A JP S5952348 A JPS5952348 A JP S5952348A JP 16090482 A JP16090482 A JP 16090482A JP 16090482 A JP16090482 A JP 16090482A JP S5952348 A JPS5952348 A JP S5952348A
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- JP
- Japan
- Prior art keywords
- microprogram
- contents
- address
- address generation
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、処理すべきマクロ命令に対応する複数個のマ
イクロプログラムアドレスを与えるマイクロプログラム
制御装置に関する。
イクロプログラムアドレスを与えるマイクロプログラム
制御装置に関する。
マイクロプログラムによって制御されるデータ処理装置
では、処理すべきマクロ命令を１個以上のマイクロプロ
グラムステップ（マイクロ命令）によシ実行するのが一
般的である。
では、処理すべきマクロ命令を１個以上のマイクロプロ
グラムステップ（マイクロ命令）によシ実行するのが一
般的である。
第１図に一般的なマイクロプログラム制御装置の構成例
を示す。
を示す。
図において、１１はマイクロプログラムが格納される制
御記憶装置、１２は上記制御記憶１１から読出されたマ
イクロ命令を保持するマイクロ命令レジスタである。制
御記憶１１の読出しアドレスはマルチプレクサ回路１６
を介して与えられる。
御記憶装置、１２は上記制御記憶１１から読出されたマ
イクロ命令を保持するマイクロ命令レジスタである。制
御記憶１１の読出しアドレスはマルチプレクサ回路１６
を介して与えられる。
制御メモリ１１に格納されたマイクロプログラムがシー
ケンシャルに実行されるとき、レジスタ１４の内容がマ
ルチプレクサ回路１６を介して制御メモリ１１のアドレ
スとなり、あわせてアドレス更新回路（＋１回路１５）
によってカウントアツプされた値がレジスタ１４に格納
される。分岐の際には、マイクロ命令レジスタ１２中の
アドレスフィールドの内容が２イン１２１、マルチプレ
クサ回路１６を介して制御記憶のアドレスとなる。
ケンシャルに実行されるとき、レジスタ１４の内容がマ
ルチプレクサ回路１６を介して制御メモリ１１のアドレ
スとなり、あわせてアドレス更新回路（＋１回路１５）
によってカウントアツプされた値がレジスタ１４に格納
される。分岐の際には、マイクロ命令レジスタ１２中の
アドレスフィールドの内容が２イン１２１、マルチプレ
クサ回路１６を介して制御記憶のアドレスとなる。
この場合にもアドレスはアドレス更新回路１５１Ｃよシ
＋１され、レジスタ１４１Ｃ格納される。？Ａ／チプレ
クサ回路１６にをよ、巣に２イン１７１を介して５世の
入力も供給される。これけマイクロプログラム制御装置
によって実行されるべきマクロ命令に直接関連する情報
である。
＋１され、レジスタ１４１Ｃ格納される。？Ａ／チプレ
クサ回路１６にをよ、巣に２イン１７１を介して５世の
入力も供給される。これけマイクロプログラム制御装置
によって実行されるべきマクロ命令に直接関連する情報
である。
図において、１８は主記憶装ｆｆ１（図示せず）がら読
出された、実行すべきマクロ命令を保持するマクロ命令
レジスタである。ここに保持されたマクロ命令コード（
ＯＰコード）はデコード回路１７によ）デコードされ、
このデコード回路１７によシマクロ命令を処理するマイ
クロプログラムルーチンの開始はアドレスが与えられる
。この場合にはマクロ命令に対応して１つのデコード結
果が与えられる。
出された、実行すべきマクロ命令を保持するマクロ命令
レジスタである。ここに保持されたマクロ命令コード（
ＯＰコード）はデコード回路１７によ）デコードされ、
このデコード回路１７によシマクロ命令を処理するマイ
クロプログラムルーチンの開始はアドレスが与えられる
。この場合にはマクロ命令に対応して１つのデコード結
果が与えられる。
ところで、マイクロプログラムのいくつかのステップが
共通のマイクロ命令で構成される様なマクロ命令を展開
するにあたシ、例えばあるデータによりいくつかの異な
った処理をさせるプログラムにおいて、それぞれのマイ
クロプログラムルーチンヘジャンプさせるにはそのデー
タを読んで判別するといった共通のマイクロプログラム
ステップが必要となる。しかし力からそれぞれのマイク
ロプログラムルーチンの先頭番地が異なるため同一マイ
クロ命令を何度も重複してコーディングし、且つ制御記
憶１１の異なる番地へ書込んでおく必要がある。従って
、プログラマの負担が増すばかシか、制御記憶の容量が
増大するといった欠点を有していた。
共通のマイクロ命令で構成される様なマクロ命令を展開
するにあたシ、例えばあるデータによりいくつかの異な
った処理をさせるプログラムにおいて、それぞれのマイ
クロプログラムルーチンヘジャンプさせるにはそのデー
タを読んで判別するといった共通のマイクロプログラム
ステップが必要となる。しかし力からそれぞれのマイク
ロプログラムルーチンの先頭番地が異なるため同一マイ
クロ命令を何度も重複してコーディングし、且つ制御記
憶１１の異なる番地へ書込んでおく必要がある。従って
、プログラマの負担が増すばかシか、制御記憶の容量が
増大するといった欠点を有していた。
本発明は上記欠点に鑑みてなされたものであり、１つの
マクロ命令に関連して複数個のマイクロプログラムアド
レスを効率よく与えるマイクロプログラム制御装置を提
供することを目的とする。
マクロ命令に関連して複数個のマイクロプログラムアド
レスを効率よく与えるマイクロプログラム制御装置を提
供することを目的とする。
本発明は更に１つのマクロ命令に関連して異なる処理モ
ードに対応するマイクロプログラムアドレスを効率よく
与えるマイクロプログラム制御装置を提供することも目
的とする。
ードに対応するマイクロプログラムアドレスを効率よく
与えるマイクロプログラム制御装置を提供することも目
的とする。
本発明は制御記憶に収納されたマイクロプログラムによ
り制御されるデータ処理装置において、マクロ命令に対
応して複数のデコード結果を得るため、マクロ命令コー
ドにマイクロ命令レジスタに保持されたある特定フィー
ルドの内容を印加することにより分岐アドレスを生成す
るものである。
り制御されるデータ処理装置において、マクロ命令に対
応して複数のデコード結果を得るため、マクロ命令コー
ドにマイクロ命令レジスタに保持されたある特定フィー
ルドの内容を印加することにより分岐アドレスを生成す
るものである。
又、上記アドレスの生成を命令実行モード指定フラグの
内容によりコント四−ルすることで更に複数種のアドレ
スを生成し、マクロ命令に対応して複数のデコード結果
を得ようとするものである。
内容によりコント四−ルすることで更に複数種のアドレ
スを生成し、マクロ命令に対応して複数のデコード結果
を得ようとするものである。
このことＫよシ上述した不具合が解消され、プログ２７
の負担が軽減されると共に制御記憶の容量も削減できる
。
の負担が軽減されると共に制御記憶の容量も削減できる
。
以下、第２図以降を使用して本発明に関し詳述する。
第２図は本発明の一実施例を示すブロック図である。図
において、第１図における各ブロックと同一番号の付さ
れであるものは同一の機能・名称を持−）ものとする。
において、第１図における各ブロックと同一番号の付さ
れであるものは同一の機能・名称を持−）ものとする。
１７は上述した如くデコード回路であり、ここで生成さ
れたアドレスはライン１７１を介してマルチプレクサ回
路１６へ供給され、制御記憶のアドレスとなる。
れたアドレスはライン１７１を介してマルチプレクサ回
路１６へ供給され、制御記憶のアドレスとなる。
デコード回路１７へはマクロ命令レジスタ１Ｂからマク
ロ命令コードが与えられるとともに、マイクロ命令レジ
スタ１２のある特定フィールドの情報（１ビツト又は複
数ビットの命令デコードカウント）がライン１２１を介
して与えられる。
ロ命令コードが与えられるとともに、マイクロ命令レジ
スタ１２のある特定フィールドの情報（１ビツト又は複
数ビットの命令デコードカウント）がライン１２１を介
して与えられる。
例えば、ある特定フィールドが２ビツトから成るとすれ
ば、デコード回路１７は１個のマクロ命令に対応して４
種類のマイクロアドレスを生成できる。
ば、デコード回路１７は１個のマクロ命令に対応して４
種類のマイクロアドレスを生成できる。
第３図は本発明の他の実施例を示すブロック図である。
この実施例において、デコード回路１７にはライン１８
１を介してマクロ命令コード、ライン１２１を介して命
令デコードカウントが供給される他に、命令実行モード
指定フラグ３１の内容が供給されている。命令実行モー
ド指定７ラグ３１は、あらかじめ設定されているレジス
タの内容等であシ、例えば本マイクロプラグラム制御装
置が特権モードで動作しているか、ユーザモードで動作
するか等の処理モードを指定するものである。
１を介してマクロ命令コード、ライン１２１を介して命
令デコードカウントが供給される他に、命令実行モード
指定フラグ３１の内容が供給されている。命令実行モー
ド指定７ラグ３１は、あらかじめ設定されているレジス
タの内容等であシ、例えば本マイクロプラグラム制御装
置が特権モードで動作しているか、ユーザモードで動作
するか等の処理モードを指定するものである。
第４図は本発明の更に他の実施例を示すブロック図であ
る。図において、ライン１３１を伝播する信号は制御回
路１３に内蔵されたマイクロ命令デコーダ（図示せず）
から出力される１信号であり、アンドゲート４１の一方
の入力端子へ供給される。このアンドゲート４１の他方
の入力端子へは上述した命令実行モード指定フラグの内
容が供給されている。
る。図において、ライン１３１を伝播する信号は制御回
路１３に内蔵されたマイクロ命令デコーダ（図示せず）
から出力される１信号であり、アンドゲート４１の一方
の入力端子へ供給される。このアンドゲート４１の他方
の入力端子へは上述した命令実行モード指定フラグの内
容が供給されている。
４２はオアゲートである。オアゲート４２は上記アンド
ゲート４１の出力とマイクロ癲令レジスタ１２よシンイ
ン１２２を介して到来する、ある特定の１ビツト情報と
の論理和条件をとって、その出力をデコード回路１７に
対する入力の１つとして与えるものである。
ゲート４１の出力とマイクロ癲令レジスタ１２よシンイ
ン１２２を介して到来する、ある特定の１ビツト情報と
の論理和条件をとって、その出力をデコード回路１７に
対する入力の１つとして与えるものである。
上記アンドゲート４１は命令実行モードフラグ３１の内
容をデコード回路１７の入力として反映させるか否かを
マイクロプログラムによシ指定するだめのゲートである
。即ち、マイクロプログラムによって、ライン１３１を
介して伝播する信号が“１″となれば命令実行モードフ
ラグ３１の内容がデコード回路１７に入力され、２イン
１３１を介して伝播する信号が“０″′となれば命令実
行モード７ラグ３１の内容はデコード回路１７に影響を
及ぼさ々い。
容をデコード回路１７の入力として反映させるか否かを
マイクロプログラムによシ指定するだめのゲートである
。即ち、マイクロプログラムによって、ライン１３１を
介して伝播する信号が“１″となれば命令実行モードフ
ラグ３１の内容がデコード回路１７に入力され、２イン
１３１を介して伝播する信号が“０″′となれば命令実
行モード７ラグ３１の内容はデコード回路１７に影響を
及ぼさ々い。
オアゲート４２はライン１３１を介して伝播する信号が
“ＯＮになることによシ、命令実行モード７ラグ３１の
内容がゲート４１によってデコード回路１７に影響しな
いとき、デコード回路１７を効率よく使うため、マイク
ロ命令から入力を供給するために使用する。
“ＯＮになることによシ、命令実行モード７ラグ３１の
内容がゲート４１によってデコード回路１７に影響しな
いとき、デコード回路１７を効率よく使うため、マイク
ロ命令から入力を供給するために使用する。
尚、本発明実施例において、デコード回路１７として説
明した部分は、各入力線をアドレスとし、マイクロプロ
グラムアドレス出力を生成するメモリで構成される場合
もある。又、プログラム実行モードフラグは１ビツトで
なく複数ビットで構成される場合もあるが、複数ビット
への変更は当業者にとって容易になし得るためここでの
説明は省略する。
明した部分は、各入力線をアドレスとし、マイクロプロ
グラムアドレス出力を生成するメモリで構成される場合
もある。又、プログラム実行モードフラグは１ビツトで
なく複数ビットで構成される場合もあるが、複数ビット
への変更は当業者にとって容易になし得るためここでの
説明は省略する。
以上説明の如く本発明によれば、マイクロプログラムの
指定によシ、１つのマクロ命令に対する複数個のマイク
ロプログラムアドレスを効率良く与えることが可能であ
る。
指定によシ、１つのマクロ命令に対する複数個のマイク
ロプログラムアドレスを効率良く与えることが可能であ
る。
従って従来の様にマイクロプログラムのいくつかのステ
ップが共通のマイクロ命令で構成される様なマクロ命令
の展開にあたシ、同一マイクロ命令を何度も重複して制
御記憶の異なる番地へ書込む必要がなくなる。このとと
によシ、プログラマの負担が減シ、且つ制御記憶容量の
削減がはかれ２、。
ップが共通のマイクロ命令で構成される様なマクロ命令
の展開にあたシ、同一マイクロ命令を何度も重複して制
御記憶の異なる番地へ書込む必要がなくなる。このとと
によシ、プログラマの負担が減シ、且つ制御記憶容量の
削減がはかれ２、。
第１図は一般的なマイクロプログラム制御装置の構成例
を示すブロック図、第２図は本発明の一実施例を示すブ
ロック図、第３図１本発明の他の実施例を示すブロック
図、第４図は本発明の更に他の実施例を示すブロック図
である。 １１・・・・・・制御記憶装置。 １２・・・・・・マイクロ命令レジスタ。 １６・・・・・・マルチプレクサ回路。 １７・・・・・・デコード回路。 １８・・・・・・マクロ命令レジスタ。 ３１・・・・・・プログラム奥行モード７２グ。 ４Ｉ・・・・・・アンドゲート。 ４２・・・・・・オアゲート。 第１図 ２６ｉ
を示すブロック図、第２図は本発明の一実施例を示すブ
ロック図、第３図１本発明の他の実施例を示すブロック
図、第４図は本発明の更に他の実施例を示すブロック図
である。 １１・・・・・・制御記憶装置。 １２・・・・・・マイクロ命令レジスタ。 １６・・・・・・マルチプレクサ回路。 １７・・・・・・デコード回路。 １８・・・・・・マクロ命令レジスタ。 ３１・・・・・・プログラム奥行モード７２グ。 ４Ｉ・・・・・・アンドゲート。 ４２・・・・・・オアゲート。 第１図 ２６ｉ
Claims (6)
- （１） 主記憶に格納されたマクロ命令をマイクロプ
ログラムによって実行するデータ処理装置において、上
記マイクロプログラムが収納される制御メモリと、この
制御メモリから読出される内容が保持されるマイクロ命
令レジスタと、上記主記憶から読出されるマク四命令コ
ードが保持されるマクロ命令レジスタと、このマクロ命
令レジスタの内容及び上記マイクロ命令レジスタの少く
とも１ビツトの内容を入力とし、これによシ所定のアド
レスを生成するアドレス生成回路と、このアドレス生成
回路によるアドレス生成出力を上記制御記憶の読出しア
ドレスとして選択的に出力するゲート回路とを具備する
ことを特徴とするマイクロプログラム制御装置。 イ１− - （２）上記アドレス生成回路へ上記入力の世に少くとも
１ビツトから成る命令実行モード指定フラグによる信号
が印加されることを特徴とする特許請求の範囲第１項記
載のマイクロプログラム制御装置。 - （３）上記命令実行モード指定フラグによる信号をアド
レス生成回路へ供給するにあたシ、マイクロプログラム
の指定によシその可否をコントロールするゲート回路を
具備することを特徴とする 特許請求の
範囲第２項記載のマイクロプログラム制御装置。 - （４）上記命令実行モード指定フラグの内容とマイクロ
命令レジスタの特定フィールドの内容の論理演算結果を
上記アドレス生成回路の入力とすることを特徴とする特
許請求の範囲第２項記載のマイクロプログラム制御装置
。 - （５）上記ゲート回路出力とマイクロ命令レジスタの特
定フィールドの内容の論理演算結果をアドレス生成回路
の入力とする特許請求の範囲第３項記載のマイクロプロ
グラム制御装置。 - （６）上記アドレス生成回路は上記各入力をアドレスと
して得、対応するデータを出力するメモリで構成される
ことを特徴とする特許請求の範囲第１項あるいは第２項
記載のマイクロプロフラノ、制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16090482A JPS5952348A (ja) | 1982-09-17 | 1982-09-17 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16090482A JPS5952348A (ja) | 1982-09-17 | 1982-09-17 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952348A true JPS5952348A (ja) | 1984-03-26 |
Family
ID=15724850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16090482A Pending JPS5952348A (ja) | 1982-09-17 | 1982-09-17 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235654A (ja) * | 1985-04-10 | 1986-10-20 | 三洋電機株式会社 | 吸収冷温水機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129848A (ja) * | 1974-09-06 | 1976-03-13 | Nippon Electric Co | Deetashorisochi |
| JPS5595149A (en) * | 1979-01-12 | 1980-07-19 | Toshiba Corp | Microprogram system |
-
1982
- 1982-09-17 JP JP16090482A patent/JPS5952348A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129848A (ja) * | 1974-09-06 | 1976-03-13 | Nippon Electric Co | Deetashorisochi |
| JPS5595149A (en) * | 1979-01-12 | 1980-07-19 | Toshiba Corp | Microprogram system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235654A (ja) * | 1985-04-10 | 1986-10-20 | 三洋電機株式会社 | 吸収冷温水機 |
| JPH0473062B2 (ja) * | 1985-04-10 | 1992-11-19 | Sanyo Electric Co |
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