JPH04107630A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH04107630A JPH04107630A JP2227282A JP22728290A JPH04107630A JP H04107630 A JPH04107630 A JP H04107630A JP 2227282 A JP2227282 A JP 2227282A JP 22728290 A JP22728290 A JP 22728290A JP H04107630 A JPH04107630 A JP H04107630A
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- JP
- Japan
- Prior art keywords
- address
- instruction
- register
- instruction code
- break
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はコンピュータに関し、特にデイバクを支援する
コンピュータの中央処理装置（以下、ＣＰＵ）に関する
。
コンピュータの中央処理装置（以下、ＣＰＵ）に関する
。
［従来の技術］
従来のＣＰＵの構成を第２図に示す。プログラムカウン
タ２１は、ＣＰＵが実行しているアドレスを保持し、Ｃ
ＰＵが一命令実行する毎にそのアドレスはインクリメン
トされる。ＣＰＵが命令を実行するときは、プログラム
カウンタ２１からデータバス２２を通してアドレスがメ
モリ２３に送られる。メモリ２３の指定されたアドレス
に記憶されている命令コードは、データバス２４を通し
てインストラクションデコーダ２５に供給される。
タ２１は、ＣＰＵが実行しているアドレスを保持し、Ｃ
ＰＵが一命令実行する毎にそのアドレスはインクリメン
トされる。ＣＰＵが命令を実行するときは、プログラム
カウンタ２１からデータバス２２を通してアドレスがメ
モリ２３に送られる。メモリ２３の指定されたアドレス
に記憶されている命令コードは、データバス２４を通し
てインストラクションデコーダ２５に供給される。
インストラクションデコーダ２５ては命令コードをデコ
ードし、演算器（ＡＬＵ）２６に制御信号を供給してい
る。これにより演算器２６はその命令コードで示されて
いた命令を実現する。例えば、ソフトウェアブレークを
実行しようとする場合は、メモリ２３の所定のアドレス
にソフトウェアブレーク用の命令コードを予め書き込ん
でおくと、ＣＰＵがこの命令を実行した時にソフトウェ
アブレークが発生することになる。
ードし、演算器（ＡＬＵ）２６に制御信号を供給してい
る。これにより演算器２６はその命令コードで示されて
いた命令を実現する。例えば、ソフトウェアブレークを
実行しようとする場合は、メモリ２３の所定のアドレス
にソフトウェアブレーク用の命令コードを予め書き込ん
でおくと、ＣＰＵがこの命令を実行した時にソフトウェ
アブレークが発生することになる。
したがってソフトウェアブレーク命令は、予め所定のメ
モリ領域に書き込む必要があり、従来のＣＰＵでは命令
コードを任意に書き込みできるＲＡＭ領域に限られてい
た。
モリ領域に書き込む必要があり、従来のＣＰＵでは命令
コードを任意に書き込みできるＲＡＭ領域に限られてい
た。
［発明が解決しようとする課題］
この従来のＣＰｔＪアーキテクチャでは、ソフトウェア
ディバツガでソフトウェアブレークを発生させるポイン
トを設定するためには、フレークポイントを設定する領
域が書き込み可能なメモリ領域中になければならない。
ディバツガでソフトウェアブレークを発生させるポイン
トを設定するためには、フレークポイントを設定する領
域が書き込み可能なメモリ領域中になければならない。
ところが、絹み込み用のソフトウェア・デイバラ力では
、プログラムは一般にＲＯＭ内に設定されるので、従来
のＣＰＵアーキテクチャでは、ソフトウェアディバッガ
でプログラムをブレークすることができないという問題
点があった。
、プログラムは一般にＲＯＭ内に設定されるので、従来
のＣＰＵアーキテクチャでは、ソフトウェアディバッガ
でプログラムをブレークすることができないという問題
点があった。
［課題を解決するための手段］
本発明の要旨は、命令コードを記憶しているプログラム
メモリのアドレスを更新可能に保持するプログラムカウ
ンタと、プログラムメモリから読み出された命令コード
をデコードし制御信号を発生させるインストラクション
デコーダと、制御信号に応答して命令コードで表された
命令を実行する演算手段とを備えた中央処理装置におい
て、外部から書換え可能な状態で所定のアドレスを保持
する配置レジスタと、ブロクラムカウンタ内のアドレス
を上記所定のアドレスと比較し、不一致時にはプログラ
ムカウンタ内のアドレスを上記プログラムメモリに供給
する比較器と、比較器から出力される一致信号に応答し
て記憶している所定の命令コードをプログラムメモリ内
の命令コードに代えてインストラクションデコーダに供
給する命令コードレジスタとを有することである。
メモリのアドレスを更新可能に保持するプログラムカウ
ンタと、プログラムメモリから読み出された命令コード
をデコードし制御信号を発生させるインストラクション
デコーダと、制御信号に応答して命令コードで表された
命令を実行する演算手段とを備えた中央処理装置におい
て、外部から書換え可能な状態で所定のアドレスを保持
する配置レジスタと、ブロクラムカウンタ内のアドレス
を上記所定のアドレスと比較し、不一致時にはプログラ
ムカウンタ内のアドレスを上記プログラムメモリに供給
する比較器と、比較器から出力される一致信号に応答し
て記憶している所定の命令コードをプログラムメモリ内
の命令コードに代えてインストラクションデコーダに供
給する命令コードレジスタとを有することである。
［発明の作用］
上記構成に係る中央処理装置では、プログラムカウンタ
のアドレスが所定のアドレスに達するまでは、比較器が
プログラムメモリから命令コードを読み出させる。とこ
ろが、所定のアドレスになると、命令コードはプログラ
ムメモリからではなく命令コードしジスタからインスト
ラクションデコーダに供給される。配置アドレスレジス
タ内の所定のアドレスは書換え可能なので、プログラム
メモリ内のプログラムを任意に変更することができる。
のアドレスが所定のアドレスに達するまでは、比較器が
プログラムメモリから命令コードを読み出させる。とこ
ろが、所定のアドレスになると、命令コードはプログラ
ムメモリからではなく命令コードしジスタからインスト
ラクションデコーダに供給される。配置アドレスレジス
タ内の所定のアドレスは書換え可能なので、プログラム
メモリ内のプログラムを任意に変更することができる。
［実施例］
次に本発明の実施例について図面を＃照して説明する。
第１図は本発明の一実施例に係るＣＰＵ１００の概略構
成を示すブロック図である。図において、１１はプログ
ラムカウンタを、１２は配置アドレスレジスタを、１３
はアドレスバスを、】４は比較器を、１５はメモリを、
１７は命令コードレジスタを、１８はデータバスを、１
９はインストラクションデコーダを、１１０はＡＬＵを
それぞれ示している。
成を示すブロック図である。図において、１１はプログ
ラムカウンタを、１２は配置アドレスレジスタを、１３
はアドレスバスを、】４は比較器を、１５はメモリを、
１７は命令コードレジスタを、１８はデータバスを、１
９はインストラクションデコーダを、１１０はＡＬＵを
それぞれ示している。
かかる構成のＣＰＵ１００てソフトウェアブレークを行
う場合の動作を以下説明する。まず、配置アドレスレジ
スタ１２にソフトウェアブレークをかけるアドレス（以
下、ブレークアドレスという）を記憶させ、命令コード
レジスタ１７には、ソフトウェアブレーク用の命令コー
ドを予めセットしておく。プログラムカウンタ１１内の
アトレスカ月１１ｉ次インクレメントされ、各アドレス
は比較器１４て配置アドレスレジスタ１２内のブレーク
アドレスと比較され、アドレスの値が異なる場合は、そ
のアドレスがアドレスバス１３に送出される。その結果
、メモリ１５中の命令コードがデータバス１８を通して
インストラクションデコーダ１９に入力し、命令がＡＬ
ＵＩＩＯで実行される。
う場合の動作を以下説明する。まず、配置アドレスレジ
スタ１２にソフトウェアブレークをかけるアドレス（以
下、ブレークアドレスという）を記憶させ、命令コード
レジスタ１７には、ソフトウェアブレーク用の命令コー
ドを予めセットしておく。プログラムカウンタ１１内の
アトレスカ月１１ｉ次インクレメントされ、各アドレス
は比較器１４て配置アドレスレジスタ１２内のブレーク
アドレスと比較され、アドレスの値が異なる場合は、そ
のアドレスがアドレスバス１３に送出される。その結果
、メモリ１５中の命令コードがデータバス１８を通して
インストラクションデコーダ１９に入力し、命令がＡＬ
ＵＩＩＯで実行される。
このように、比較器１４でなされる比較結果が異なる場
合は、第２図に示された従来の技術と同種である。とこ
ろが比較器１４ての比較結果が等しいなら、比較器１４
はアドレスバス】３にアドレスを出力せず、アドレス一
致信号１６を命令コードレジスタ１７に出力する。アド
レス一致信号１６が供給されると、命令コードレジスタ
１７からは予めセットされていたソフトウェアブレーク
用の命令がインストラクションデコーダ１９に出力され
る。インストラクションデコーダ１９ではソフトウェア
ブレーク用命令コードを解読し、ＡＬＵＩＩＯに命令を
伝え、ソフトウェアブレークを発生させる。本実施例に
おいて、メモリ】５にソフトウェアブレーク用の命令コ
ードを書き込む必要がないので、メモリ１５は書き込み
可能である必要はなく、書換え不可能なＲＯＭであって
もよい。
合は、第２図に示された従来の技術と同種である。とこ
ろが比較器１４ての比較結果が等しいなら、比較器１４
はアドレスバス】３にアドレスを出力せず、アドレス一
致信号１６を命令コードレジスタ１７に出力する。アド
レス一致信号１６が供給されると、命令コードレジスタ
１７からは予めセットされていたソフトウェアブレーク
用の命令がインストラクションデコーダ１９に出力され
る。インストラクションデコーダ１９ではソフトウェア
ブレーク用命令コードを解読し、ＡＬＵＩＩＯに命令を
伝え、ソフトウェアブレークを発生させる。本実施例に
おいて、メモリ】５にソフトウェアブレーク用の命令コ
ードを書き込む必要がないので、メモリ１５は書き込み
可能である必要はなく、書換え不可能なＲＯＭであって
もよい。
［発明の効果］
以上説明したように本発明は、配置アドレスレジスタで
示されたアドレスからの命令コードのフェッチは、メモ
リからではなく、ＣＰＵ内部の命令コードレジスタから
行われる。したがって、メモリ内に設定されたプログラ
ムに対して任意のポイントでパッチを当てることができ
、ここに任意の例えばソフトウェアブレーク用の命令コ
ードを書くことで、メモリ領域内のプログラムに任意の
変更を加えることができるという効果が得られる。
示されたアドレスからの命令コードのフェッチは、メモ
リからではなく、ＣＰＵ内部の命令コードレジスタから
行われる。したがって、メモリ内に設定されたプログラ
ムに対して任意のポイントでパッチを当てることができ
、ここに任意の例えばソフトウェアブレーク用の命令コ
ードを書くことで、メモリ領域内のプログラムに任意の
変更を加えることができるという効果が得られる。
第１図は本発明の一実施例の概略構成を示すブロック図
、第２図は従来技術の概略構成を示すブロック図である
。 １１・・・・・・ １２・・・・・・ １３・・・・・・ １４・・・・・・ １５・・・・・・ １６・・・・・・ １７・・・・・・ ・プログラムカウンタ、 ・配置アドレスレジスタ、 ・アドレスバス、 ・比較器、 ・メモリ、 ・アドレス一致信号、 ・命令コードレジスタ、 １８・・・・・・・データバス、 １９・・・・・・・インストラクションデコーダ、１１
０・・・・・・演算器（ＡＬＵ）。
、第２図は従来技術の概略構成を示すブロック図である
。 １１・・・・・・ １２・・・・・・ １３・・・・・・ １４・・・・・・ １５・・・・・・ １６・・・・・・ １７・・・・・・ ・プログラムカウンタ、 ・配置アドレスレジスタ、 ・アドレスバス、 ・比較器、 ・メモリ、 ・アドレス一致信号、 ・命令コードレジスタ、 １８・・・・・・・データバス、 １９・・・・・・・インストラクションデコーダ、１１
０・・・・・・演算器（ＡＬＵ）。
Claims (1)
- 【特許請求の範囲】 命令コードを記憶しているプログラムメモリのアドレ
スを更新可能に保持するプログラムカウンタと、プログ
ラムメモリから読み出された命令コードをデコードし制
御信号を発生させるインストラクションデコーダと、制
御信号に応答して命令コードで表された命令を実行する
演算手段とを備えた中央処理装置において、 外部から書換え可能な状態で所定のアドレスを保持する
配置レジスタと、プログラムカウンタ内のアドレスを上
記所定のアドレスと比較し、不一致時にはプログラムカ
ウンタ内のアドレスを上記プログラムメモリに供給する
比較器と、比較器から出力される一致信号に応答して記
憶している所定の命令コードをプログラムメモリ内の命
令コードに代えてインストラクションデコーダに供給す
る命令コードレジスタとを有することを特徴とする中央
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227282A JPH04107630A (ja) | 1990-08-28 | 1990-08-28 | 中央処理装置 |
| EP19910307874 EP0473410A3 (en) | 1990-08-28 | 1991-08-28 | Central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227282A JPH04107630A (ja) | 1990-08-28 | 1990-08-28 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107630A true JPH04107630A (ja) | 1992-04-09 |
Family
ID=16858373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227282A Pending JPH04107630A (ja) | 1990-08-28 | 1990-08-28 | 中央処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0473410A3 (ja) |
| JP (1) | JPH04107630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004318886A (ja) * | 2003-04-14 | 2004-11-11 | Arm Ltd | データ・アクセス要求再マッピング・システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69317149T2 (de) * | 1992-05-12 | 1998-10-08 | Nec Corp | Mikrocomputer mit Befehlsspeicher für Befehle zum Auslesen interner Bedingungen |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909802A (en) * | 1974-04-08 | 1975-09-30 | Honeywell Inf Systems | Diagnostic maintenance and test apparatus |
| JPS61188626A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | マイクロプロセツサ |
| FR2593621A1 (fr) * | 1986-01-24 | 1987-07-31 | Intel Corp | Appareil de point de rupture pour microprocesseur |
| JPS63639A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | プログラムデバツグ方式 |
| DE3856067T2 (de) * | 1987-07-06 | 1998-06-10 | Hitachi Ltd | Datenprozessor mit einer Unterbrechungsfunktion |
| JPH1154254A (ja) * | 1997-07-30 | 1999-02-26 | Sanwa Churi Kogyo Kk | 電磁誘導加熱装置並びにこれを備えた電磁誘導加熱調理器 |
-
1990
- 1990-08-28 JP JP2227282A patent/JPH04107630A/ja active Pending
-
1991
- 1991-08-28 EP EP19910307874 patent/EP0473410A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004318886A (ja) * | 2003-04-14 | 2004-11-11 | Arm Ltd | データ・アクセス要求再マッピング・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0473410A3 (en) | 1993-06-16 |
| EP0473410A2 (en) | 1992-03-04 |
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