JPS61188626A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS61188626A JPS61188626A JP60028402A JP2840285A JPS61188626A JP S61188626 A JPS61188626 A JP S61188626A JP 60028402 A JP60028402 A JP 60028402A JP 2840285 A JP2840285 A JP 2840285A JP S61188626 A JPS61188626 A JP S61188626A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- instruction
- address
- instructions
- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関するものであり、特に
マイクロプログラム命令の個々の命令を制御可能にする
マイクロプロセッサに関する。
マイクロプログラム命令の個々の命令を制御可能にする
マイクロプロセッサに関する。
マイクロプロセン・す等には、個々の独立した命令（イ
ンストラクション）、例えば「ロード命令」、「ストア
命令」等の外、使用上はあたかも１命令であるかのよう
に規定されているが、実際は複数の命令が組合わされて
１単位として実行されることにより複合的な機能を遂行
する、いわゆるマイクロプログラム命令が用意されてい
る。このようなマイクロプログラム命令は必要な数だけ
設けられるが、垂の実際上の動作は通常のシングル命令
のものどは異なっており、マイクロプログラム命令を処
理するための特有の論理回路が設けられている。
ンストラクション）、例えば「ロード命令」、「ストア
命令」等の外、使用上はあたかも１命令であるかのよう
に規定されているが、実際は複数の命令が組合わされて
１単位として実行されることにより複合的な機能を遂行
する、いわゆるマイクロプログラム命令が用意されてい
る。このようなマイクロプログラム命令は必要な数だけ
設けられるが、垂の実際上の動作は通常のシングル命令
のものどは異なっており、マイクロプログラム命令を処
理するための特有の論理回路が設けられている。
マイクロ・プログラム命令の内部の個々の命令およびそ
れらに関係す４回路、例えば特有のレジスタについて通
常は認識する必要はない。特に応用プログラムを作成す
るユーザーは知る必要はない。
れらに関係す４回路、例えば特有のレジスタについて通
常は認識する必要はない。特に応用プログラムを作成す
るユーザーは知る必要はない。
これらマイクロプログラム命令はバグ（不具合）がない
完全なものとし′″ｒＲＯＭ化、若しくはファームフェ
ア化されており、通常の一命令と同様に扱うことが可能
であるからである。従って、マイクロプログラム命令に
関する内部的なレジスタに通常の命令でアクセスするこ
とが可能な機能、又はマイクロプログラム命令の遂行を
トラッキングするような機能は従来設けられていない。
完全なものとし′″ｒＲＯＭ化、若しくはファームフェ
ア化されており、通常の一命令と同様に扱うことが可能
であるからである。従って、マイクロプログラム命令に
関する内部的なレジスタに通常の命令でアクセスするこ
とが可能な機能、又はマイクロプログラム命令の遂行を
トラッキングするような機能は従来設けられていない。
ところがマイクロプログラム命令であっても、製造後の
初期不良、故障等が生ずることがあるし、故障があった
場合に原因究明をしようとする場合、従来のものにおい
てはかかるマイクロプログラム命令についての内部的な
レジスタについてアクセスすることができず、またマイ
クロプログラム命令の個々をトレースすることができな
いので、ハードウェア的な検査にゆだねざるを得ず、効
率を図ることができず、また原因究明に限界が生じてい
る。
初期不良、故障等が生ずることがあるし、故障があった
場合に原因究明をしようとする場合、従来のものにおい
てはかかるマイクロプログラム命令についての内部的な
レジスタについてアクセスすることができず、またマイ
クロプログラム命令の個々をトレースすることができな
いので、ハードウェア的な検査にゆだねざるを得ず、効
率を図ることができず、また原因究明に限界が生じてい
る。
またマイクロプログラム命令に関するハードウェア上の
故障に限らず、かかる命令の使用方法の不適切さにより
所望の結果が得られないような場合の原因究明等プログ
ラムデバッグ時においても、マイクロプログラム命令の
個々の動作をトラッキングじたい場合が生じても、従来
のものにおいては実現できない。
故障に限らず、かかる命令の使用方法の不適切さにより
所望の結果が得られないような場合の原因究明等プログ
ラムデバッグ時においても、マイクロプログラム命令の
個々の動作をトラッキングじたい場合が生じても、従来
のものにおいては実現できない。
従って、比較的簡便な手段によりマイクロプログラム命
令に関する動作を外部的に制御可能、若しくは監視可能
とすることが要望されている。
令に関する動作を外部的に制御可能、若しくは監視可能
とすることが要望されている。
本発明は上述の問題点に鑑み、通常の命令と同等の取扱
いにより内部的に複数の命令が実行されて所定の機能を
遂行するようにしたマイクロプログラム命令演算手段と
、該マイクロプログラム命令演算手段を制御する手段で
あって、マイクロプログラム命令の個寿のステップの任
意のものと一敗した場合に外的に印加したアドレスに応
答した命令に移行さするもの、とを具備するマイクロプ
ロセッサが提供される。
いにより内部的に複数の命令が実行されて所定の機能を
遂行するようにしたマイクロプログラム命令演算手段と
、該マイクロプログラム命令演算手段を制御する手段で
あって、マイクロプログラム命令の個寿のステップの任
意のものと一敗した場合に外的に印加したアドレスに応
答した命令に移行さするもの、とを具備するマイクロプ
ロセッサが提供される。
従来のマイクロプログラム命令演算手段にマイクロプロ
グラム命令制御手段を加え、かかるマイクロプログラム
命令制御手段において、外部からの要求に応じて、少（
とも、マイクロプログラム命令の個々のステップの任意
のものと一致した場合に外的に印加したアドレスに応等
した命令に移行させ、もしくは、マイクロプログラム命
令の個々のステップの任意のものと一敗した場合一旦停
止させ、あるいは、マイクロプログラム命令、の個々の
順序および動作またはいずれか一方の内容を出力するよ
うにし、又は、これらの任意の組合せの処理を行う。
、〔実施例〕 本発明の実施例について添付図面を参照して述べる。
、 、第１図は、実施例の
第１の形態として、マイクロプログラム命令の個々のス
テップの任意のものと一致した場合に外的に印加したア
ドレスに応じた命令に移行させる場合の構成を示す。
グラム命令制御手段を加え、かかるマイクロプログラム
命令制御手段において、外部からの要求に応じて、少（
とも、マイクロプログラム命令の個々のステップの任意
のものと一致した場合に外的に印加したアドレスに応等
した命令に移行させ、もしくは、マイクロプログラム命
令の個々のステップの任意のものと一敗した場合一旦停
止させ、あるいは、マイクロプログラム命令、の個々の
順序および動作またはいずれか一方の内容を出力するよ
うにし、又は、これらの任意の組合せの処理を行う。
、〔実施例〕 本発明の実施例について添付図面を参照して述べる。
、 、第１図は、実施例の
第１の形態として、マイクロプログラム命令の個々のス
テップの任意のものと一致した場合に外的に印加したア
ドレスに応じた命令に移行させる場合の構成を示す。
第１図において、インストラクションレジスタ（ＩＲ）
１、マイクロアドレスレジスタ（ＭＡＲ）２、デコーダ
（ＤＥＣ）３、マイクロプログラムスト−レジ（ＭＣ３
）４、シーケンサ（ＳＥＱ）５、マイクロプロゲラムコ
−、ドを実行するユニット６はマイクロプログラム命令
演算手段を構、成する要素であり、従来のもの、キ同様
である。またバスインターフェースユニット（ＢＩＵ）
７およびチップ（ＣＨＩＰ）８も従来のものと同様であ
る。
１、マイクロアドレスレジスタ（ＭＡＲ）２、デコーダ
（ＤＥＣ）３、マイクロプログラムスト−レジ（ＭＣ３
）４、シーケンサ（ＳＥＱ）５、マイクロプロゲラムコ
−、ドを実行するユニット６はマイクロプログラム命令
演算手段を構、成する要素であり、従来のもの、キ同様
である。またバスインターフェースユニット（ＢＩＵ）
７およびチップ（ＣＨＩＰ）８も従来のものと同様であ
る。
実行ユニット６にはデータバス（ＤＡＴＡ−Ｂｕｓ）と
アドレスバス（ＡＤＤ−ＢＵＳ）が接続されている。
＝上述の回路の
動作を簡単に説明すると、マイクロプログラム命令がイ
ンストラクションレジスタ１に装荷（ロード）されると
そのスタートアドレス（・５Ｔ−ＡＤＤ）が取り出され
、マイクロアドレスレジスタ２を介してデコーダ３に印
加される。
アドレスバス（ＡＤＤ−ＢＵＳ）が接続されている。
＝上述の回路の
動作を簡単に説明すると、マイクロプログラム命令がイ
ンストラクションレジスタ１に装荷（ロード）されると
そのスタートアドレス（・５Ｔ−ＡＤＤ）が取り出され
、マイクロアドレスレジスタ２を介してデコーダ３に印
加される。
マイクロプログラムスト−レジ４には上述のマイクロプ
ログラム命令の機能を遂行するのに必要な複数の命令コ
ードが記憶されている。従ってデコーダ３からアドレス
が指定されると該当する命令コード（μＣ０ＤＥ）がと
り出されて実行ユニ、ントロで実行されると共に、シー
ケンス５を介して次の命令コードに移行するための処理
が行なわれる。命令コードは実行ユニット６で実行され
るが、これらの実行に特有のレジスタ等の回路が実行ユ
ニット６内に設けられている。また実行ユニット６とバ
スインターフェースユニット７との間のリンケージを行
うコミュニケーションレジスタ等もマイクロプログラム
命令に特有のものである（いずれも図示せず）。
ログラム命令の機能を遂行するのに必要な複数の命令コ
ードが記憶されている。従ってデコーダ３からアドレス
が指定されると該当する命令コード（μＣ０ＤＥ）がと
り出されて実行ユニ、ントロで実行されると共に、シー
ケンス５を介して次の命令コードに移行するための処理
が行なわれる。命令コードは実行ユニット６で実行され
るが、これらの実行に特有のレジスタ等の回路が実行ユ
ニット６内に設けられている。また実行ユニット６とバ
スインターフェースユニット７との間のリンケージを行
うコミュニケーションレジスタ等もマイクロプログラム
命令に特有のものである（いずれも図示せず）。
従来、１つのマイクロプログラム命令は、あたかも１つ
の命令であるかの如く所定の命令が１単位として一括し
て行なわれ、外部から個々の動作又は回路状態を制御す
ることはできなかった。
の命令であるかの如く所定の命令が１単位として一括し
て行なわれ、外部から個々の動作又は回路状態を制御す
ることはできなかった。
第１図にはマイクロプログラム命令制御手段の１形態と
して、データバスに接続されたブレークポイントレジス
タ（ＢＰＲ）１１、アドレス−数回路としての排他的非
論理和（ＥＮＯＲ＋エクシクルーシプＮ０Ｒ）ゲート１
３、ＮＡＮＤゲートとＮＯＲゲートが図示の如く接続さ
れて形成されたフリップフロップ回路１４、ＮＡＮＤゲ
ート１５、インバータ１６、出カバソファ１７．１Ｂ、
バッファ１８とデータバス間に設けられたファースト・
イン・ファースト・アウト（ＦＩＦＯ）バッファ１９お
よび内部バス２１．２２が図示の如く接続されて制御回
路１０が形成されている。
して、データバスに接続されたブレークポイントレジス
タ（ＢＰＲ）１１、アドレス−数回路としての排他的非
論理和（ＥＮＯＲ＋エクシクルーシプＮ０Ｒ）ゲート１
３、ＮＡＮＤゲートとＮＯＲゲートが図示の如く接続さ
れて形成されたフリップフロップ回路１４、ＮＡＮＤゲ
ート１５、インバータ１６、出カバソファ１７．１Ｂ、
バッファ１８とデータバス間に設けられたファースト・
イン・ファースト・アウト（ＦＩＦＯ）バッファ１９お
よび内部バス２１．２２が図示の如く接続されて制御回
路１０が形成されている。
第１図の回路の動作について述べる。
ブレークポイントレジスタ１１がデータバスに接続され
ているから、データバスを介してアドレスがブレークポ
イントレジスタ１１にロードされる。しかしながら、常
にマイクロプログラム命令を外部から制御したい訳では
ないので、制御するか否かを指定するイネーブルピッｌ
−（ＥＮ）が付加されている。若し外的制御をかけない
通常の場合は、ＥＮ＝０であり、よって、ＮＡＮＤゲー
ト１５の出力がハイレベル、インバータ１６の出力がロ
ーレベルとなり、出力バッファ１７がローセレクトされ
、マイクロプログラム命令演算回路は従来同様に作動す
る。出力バッファ１８は出力バッファ１７と相反的に作
動するから、この場合出カバソファ１８からはＦＩＦＯ
バッファ１９の内容は出力されない。
ているから、データバスを介してアドレスがブレークポ
イントレジスタ１１にロードされる。しかしながら、常
にマイクロプログラム命令を外部から制御したい訳では
ないので、制御するか否かを指定するイネーブルピッｌ
−（ＥＮ）が付加されている。若し外的制御をかけない
通常の場合は、ＥＮ＝０であり、よって、ＮＡＮＤゲー
ト１５の出力がハイレベル、インバータ１６の出力がロ
ーレベルとなり、出力バッファ１７がローセレクトされ
、マイクロプログラム命令演算回路は従来同様に作動す
る。出力バッファ１８は出力バッファ１７と相反的に作
動するから、この場合出カバソファ１８からはＦＩＦＯ
バッファ１９の内容は出力されない。
次に外的に制御をかける場合について述べる。
この場合ブレークポイントレジスタ１１のＥＮ−１であ
る。また外的に制御をかけたいマイクロプログラム命令
に係るアドレスを、データバスを介してＦＩＦＯバッフ
ァ１９にロードしておく。
る。また外的に制御をかけたいマイクロプログラム命令
に係るアドレスを、データバスを介してＦＩＦＯバッフ
ァ１９にロードしておく。
、マイクロプログラム命令に係るアドレスがバス２２を
介してＥＮＯＲゲート１３の一方の端子に印加され、他
方の端子にはバス２１を介してブレークポイントレジス
タ１１の出力が印加され、両者のアドレスが一致した場
合フリッ、ブフロップ１４がセットされる。従ってＮＡ
ＮＤゲート１５の出力がローレベルとなり、出９カバッ
フ１１８が選択され、出力バッファ１７は禁止される。
介してＥＮＯＲゲート１３の一方の端子に印加され、他
方の端子にはバス２１を介してブレークポイントレジス
タ１１の出力が印加され、両者のアドレスが一致した場
合フリッ、ブフロップ１４がセットされる。従ってＮＡ
ＮＤゲート１５の出力がローレベルとなり、出９カバッ
フ１１８が選択され、出力バッファ１７は禁止される。
これによりＦＩＦＯバッファ１９にロードされたアドレ
スが、マイクロアドレスレジスタ２からのアドレスに代
、ってデコーダ３に印加される。これにより、ＦＩＦＯ
バッファ１９にロードしたアドレスに基づいてマイクロ
プログラム命令の個々の動作を行なわせることが可能と
なる。
スが、マイクロアドレスレジスタ２からのアドレスに代
、ってデコーダ３に印加される。これにより、ＦＩＦＯ
バッファ１９にロードしたアドレスに基づいてマイクロ
プログラム命令の個々の動作を行なわせることが可能と
なる。
上記外的制御を停止さ、せるためには、フリップフロッ
プ１４のリセット信号にリセット信号（ＲＥＳＥＴ）を
印加すればよい。その後、再び外的制御を１、〒う場合
は上記同様に行えばよい。
プ１４のリセット信号にリセット信号（ＲＥＳＥＴ）を
印加すればよい。その後、再び外的制御を１、〒う場合
は上記同様に行えばよい。
ＦＩＦＯバッファ１９には任意のアドレスをロードする
ことが可能であるから、既存の手段ではアクセス不可能
なマイクロプログラム命令の領域にアクセス可能となり
、通常禁止されている動作を行なわせることが可能とな
る。また既存のマイクロプログラム命令の個々の処理を
、単独であるいは任意の組合せで実行させることが可能
となり、通常外部からは検知できないレジスタの内容等
を読み出すこ−とが可能となり１、試験検査能力が向上
し、デバッグ、故障診断にも有効となる。
ことが可能であるから、既存の手段ではアクセス不可能
なマイクロプログラム命令の領域にアクセス可能となり
、通常禁止されている動作を行なわせることが可能とな
る。また既存のマイクロプログラム命令の個々の処理を
、単独であるいは任意の組合せで実行させることが可能
となり、通常外部からは検知できないレジスタの内容等
を読み出すこ−とが可能となり１、試験検査能力が向上
し、デバッグ、故障診断にも有効となる。
尚、上述の例においては連続的な外的制御を可能ならし
めるため、ＦＩＦＯ、バッファ１９を設けた場合につい
て述さたが１．、ｌステップ毎行う場合は必ずしもかか
るバッファは必要とされず、また。
めるため、ＦＩＦＯ、バッファ１９を設けた場合につい
て述さたが１．、ｌステップ毎行う場合は必ずしもかか
るバッファは必要とされず、また。
かかる外的制御アドレスはデータバスを介するこ。
となく直接的に印加することも可能である。
第２図に実施例の第２の形態として、マ・ｆクロプログ
ラム命令の任意の動作を停止する場合の構成を示す。第
２図において第１図と共通する部分は共通の符号を付し
である。
ラム命令の任意の動作を停止する場合の構成を示す。第
２図において第１図と共通する部分は共通の符号を付し
である。
第２図の制御回路２０は前述同様のブレークポイントレ
ジスタ１１ ’、ＥＮＯＲゲート１３、フリップフロッ
プ１４の外、インバータ２６ 、ＮＯＲゲート２５、マ
イクロプログラムスト−レジ４と実行ユニット６との間
に設けられた出力バッファ２７を有している。また同期
信号印加回路３０が設けられている。この例においては
、ブレークポイントレジスタ１１′にイネーブルピット
は設けられていない。一方、シーケンサ５が制御回路２
０の信号により制御される。
ジスタ１１ ’、ＥＮＯＲゲート１３、フリップフロッ
プ１４の外、インバータ２６ 、ＮＯＲゲート２５、マ
イクロプログラムスト−レジ４と実行ユニット６との間
に設けられた出力バッファ２７を有している。また同期
信号印加回路３０が設けられている。この例においては
、ブレークポイントレジスタ１１′にイネーブルピット
は設けられていない。一方、シーケンサ５が制御回路２
０の信号により制御される。
第２図に図示の回路の動作について述べる。初期状態に
おいてはフリップフロップ１４はリセットされており、
その出力はローレベルであるから、ローセレクトにより
、出力バッファ２７はマイクｏ７’ログラムスト−レジ
４の命令を実行ユニット６に出力し、シーケンサ５も通
常通り作動する。
おいてはフリップフロップ１４はリセットされており、
その出力はローレベルであるから、ローセレクトにより
、出力バッファ２７はマイクｏ７’ログラムスト−レジ
４の命令を実行ユニット６に出力し、シーケンサ５も通
常通り作動する。
ブレークポイントレジスタ１１′の出力アドレスとマイ
クロアドレスレジスタ２のアドレスが一致するとフリッ
プフロップ１４がセットされ、シーケンサ５が禁止され
、且つマイクロプログラムスト−レジ４の命令は実行ユ
ニット６には転送されず、実行されない。すなわちマイ
クロプログラム命令を一時的に停止することができる。
クロアドレスレジスタ２のアドレスが一致するとフリッ
プフロップ１４がセットされ、シーケンサ５が禁止され
、且つマイクロプログラムスト−レジ４の命令は実行ユ
ニット６には転送されず、実行されない。すなわちマイ
クロプログラム命令を一時的に停止することができる。
かかる停止の後、外部から同期信号印加回路３０を介し
て同期信号を印加することによりフリップフロップ１４
をリセットし再続行させることができる。
て同期信号を印加することによりフリップフロップ１４
をリセットし再続行させることができる。
すなわち従来においてはシングルステップ機能等により
１単位としてのマイクロ命令毎の停止しか行なえなかっ
た訳であるが、この実施例により個々のマイクロプログ
ラム命令毎に行うことが可能となる。従って外部イベン
トへの即応性が向上し、また前述同様の試験検査能力の
向上、デバッグ、故障診断に寄与する。
１単位としてのマイクロ命令毎の停止しか行なえなかっ
た訳であるが、この実施例により個々のマイクロプログ
ラム命令毎に行うことが可能となる。従って外部イベン
トへの即応性が向上し、また前述同様の試験検査能力の
向上、デバッグ、故障診断に寄与する。
第３図に実施例の第３の形態として、マイクロプログラ
ムの個々の動作を追跡可能にした場合の構成を示す。第
３図において、第１図と共通する部分は共通の符号を用
いてあり、また直接関係しない部分は図示していない。
ムの個々の動作を追跡可能にした場合の構成を示す。第
３図において、第１図と共通する部分は共通の符号を用
いてあり、また直接関係しない部分は図示していない。
第３図に図示の制御回路４０は、実行・診断モード切替
回路４２、および出カバソファメモリ４１′が図示の如
く接続されている。またデータバスには出力バッファ４
５が設けられている。
回路４２、および出カバソファメモリ４１′が図示の如
く接続されている。またデータバスには出力バッファ４
５が設けられている。
第３図に図示の回路の動作を述べる。
マイクロプログラム命令のトレースを行なわせようとす
る場合、実行・診断モード切替回路４２はバッファメモ
リ４１への書込が可能なように書込許可信号Ｓ。を出力
する。これにより、マイクロアドレスレジスタ２のアド
レスがバス４３を介してバッファメモリ４１に記憶され
る。バッファメモリ４１が満杯になった場合、１単位の
マイクロプログラム命令が終了した場合等、実行・診断
モード切替回路４２は書込許可信号ＳＷに変えて続出許
可信号ＳＲをバッファメモリ４１に出力する。これによ
りストアされたアドレスがバス４４、及びデータバス（
ＤＡＴＡ−ＢＵＳ）を介して読み出され、出力バッファ
４５を介して視認可能な形態で出力される。
る場合、実行・診断モード切替回路４２はバッファメモ
リ４１への書込が可能なように書込許可信号Ｓ。を出力
する。これにより、マイクロアドレスレジスタ２のアド
レスがバス４３を介してバッファメモリ４１に記憶され
る。バッファメモリ４１が満杯になった場合、１単位の
マイクロプログラム命令が終了した場合等、実行・診断
モード切替回路４２は書込許可信号ＳＷに変えて続出許
可信号ＳＲをバッファメモリ４１に出力する。これによ
りストアされたアドレスがバス４４、及びデータバス（
ＤＡＴＡ−ＢＵＳ）を介して読み出され、出力バッファ
４５を介して視認可能な形態で出力される。
これによりマイクロプログラム命令の一部又は全部の順
序をトレースすることが可能となる。
序をトレースすることが可能となる。
またバッファメモリ４１をマイクロプログラムスト−レ
ジ４の出力部に接続すれば、実際の個々のマイクロコー
ドをトレースすることが可能となる。
ジ４の出力部に接続すれば、実際の個々のマイクロコー
ドをトレースすることが可能となる。
上述のバッファメモリ４１のサイズは任意なものとする
ことができるが、１ステツプ毎に行う場合には必ずしも
バッファメモリ４１は必要としない。
ことができるが、１ステツプ毎に行う場合には必ずしも
バッファメモリ４１は必要としない。
以上、添付図面を参照□して３形態について述べたが、
これらは単独であっても有効であるし、または、これら
を適宜組合せて用いると著しい効果を生ずる。
これらは単独であっても有効であるし、または、これら
を適宜組合せて用いると著しい効果を生ずる。
本発明はマイクロコンピュータに限らずζ他のディジタ
ルコンピュータに適用し得る。
ルコンピュータに適用し得る。
以上に述べたように本発明によれば、マイクロプログラ
ム命令を１単位として、外的に制御可能且つ監視可能と
なり、試験検査の能力向上、デバッグおよび故障診断等
が効果的に行うことができるようになる。
ム命令を１単位として、外的に制御可能且つ監視可能と
なり、試験検査の能力向上、デバッグおよび故障診断等
が効果的に行うことができるようになる。
第１図は本発明の一実施例の第１の形態を示す構成図、
第２図は第２の形態を示す構成図、第３図は第３の形態
を示す構成図である。 （符号の説明） １・・・インストラクションレジスタ、２・・・マイク
ロアドレスレジスタ、３・・・デコーダ、４・・・マイ
クロプログラムスト−レジ、５・・・シーケンサ、６・
・・実行ユニット、７・・・バスインターフェースユニ
ッ 。 ト、１０・・・マイクロプログラム制御回路、１１・・
・ブレークポイントレジスタ、１３・・・−数回路、１
４・・・フリップフロップ、１７．１８・・・出カバソ
ファ、１９・・・ＦＩＦＯメモリ。
第２図は第２の形態を示す構成図、第３図は第３の形態
を示す構成図である。 （符号の説明） １・・・インストラクションレジスタ、２・・・マイク
ロアドレスレジスタ、３・・・デコーダ、４・・・マイ
クロプログラムスト−レジ、５・・・シーケンサ、６・
・・実行ユニット、７・・・バスインターフェースユニ
ッ 。 ト、１０・・・マイクロプログラム制御回路、１１・・
・ブレークポイントレジスタ、１３・・・−数回路、１
４・・・フリップフロップ、１７．１８・・・出カバソ
ファ、１９・・・ＦＩＦＯメモリ。
Claims (1)
- １、通常の命令と同等の取扱いにより内部的に複数の命
令が実行されて所定の機能を遂行するようにしたマイク
ロプログラム命令演算手段と、該マイクロプログラム命
令演算手段を制御する手段であって、マイクロプログラ
ム命令の個々のステップの任意のものと一致した場合に
外的に印加したアドレスに応答した命令に移行させるも
の、とを具備するマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028402A JPS61188626A (ja) | 1985-02-18 | 1985-02-18 | マイクロプロセツサ |
| EP86400332A EP0194185A3 (en) | 1985-02-18 | 1986-02-18 | Computer system having instruction surveillance configuration |
| KR1019860001123A KR900000113B1 (ko) | 1985-02-18 | 1986-02-18 | 명령 감시구성을 갖는 컴퓨터 시스템 |
| US07/596,745 US5129079A (en) | 1985-02-18 | 1990-10-15 | Computer system having subinstruction surveillance capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028402A JPS61188626A (ja) | 1985-02-18 | 1985-02-18 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188626A true JPS61188626A (ja) | 1986-08-22 |
Family
ID=12247667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JPH04107630A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | 中央処理装置 |
| US5469550A (en) * | 1992-01-28 | 1995-11-21 | Cezzar; Ruknet | Reversible computer apparatus and methods of constructing and utilizing same |
| US5761467A (en) * | 1993-09-28 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | System for committing execution results when branch conditions coincide with predetermined commit conditions specified in the instruction field |
| JP2630271B2 (ja) * | 1994-09-14 | 1997-07-16 | 日本電気株式会社 | 情報処理装置 |
| US6023564A (en) * | 1996-07-19 | 2000-02-08 | Xilinx, Inc. | Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions |
| US6915460B2 (en) * | 2001-06-26 | 2005-07-05 | International Business Machines Corporation | Method, apparatus, and program for service processor surveillance with multiple partitions |
| US6452550B1 (en) * | 2001-07-13 | 2002-09-17 | Tyco Electronics Corp. | Reduction of the effects of process misalignment in millimeter wave antennas |
| US7546585B2 (en) * | 2005-01-24 | 2009-06-09 | International Business Machines Corporation | Method, system and computer program product for testing computer programs |
| KR20230069661A (ko) * | 2021-11-12 | 2023-05-19 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109934A (ja) * | 1981-12-23 | 1983-06-30 | Fujitsu Ltd | 処理装置のコンソ−ル |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3898623A (en) * | 1973-06-05 | 1975-08-05 | Ibm | Suspension and restart of input/output operations |
| FR2253435A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| US4205370A (en) * | 1975-04-16 | 1980-05-27 | Honeywell Information Systems Inc. | Trace method and apparatus for use in a data processing system |
| JPS5248440A (en) * | 1975-10-15 | 1977-04-18 | Toshiba Corp | Memory access control system |
| US4240138A (en) * | 1978-10-03 | 1980-12-16 | Texas Instruments Incorporated | System for direct access to a memory associated with a microprocessor |
| US4325121A (en) * | 1978-11-17 | 1982-04-13 | Motorola, Inc. | Two-level control store for microprogrammed data processor |
| JPS5582359A (en) * | 1978-12-18 | 1980-06-21 | Toshiba Corp | Microprogram test unit |
| US4338661A (en) * | 1979-05-21 | 1982-07-06 | Motorola, Inc. | Conditional branch unit for microprogrammed data processor |
| US4312034A (en) * | 1979-05-21 | 1982-01-19 | Motorola, Inc. | ALU and Condition code control unit for data processor |
| US4342078A (en) * | 1979-05-21 | 1982-07-27 | Motorola, Inc. | Instruction register sequence decoder for microprogrammed data processor and method |
| DE2948644A1 (de) * | 1979-12-04 | 1981-06-11 | Robert Bosch Gmbh, 7000 Stuttgart | Vorrichtung zum ueberwachen des inhalts einer speicherzelle eines mikroprozessorsystems |
| IN155448B (ja) * | 1980-03-19 | 1985-02-02 | Int Computers Ltd | |
| US4349873A (en) * | 1980-04-02 | 1982-09-14 | Motorola, Inc. | Microprocessor interrupt processing |
| US4348722A (en) * | 1980-04-03 | 1982-09-07 | Motorola, Inc. | Bus error recognition for microprogrammed data processor |
| US4398244A (en) * | 1980-05-07 | 1983-08-09 | Fairchild Camera & Instrument Corporation | Interruptible microprogram sequencing unit and microprogrammed apparatus utilizing same |
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| DE3241412A1 (de) * | 1982-11-09 | 1984-05-10 | Siemens AG, 1000 Berlin und 8000 München | Vorrichtung zum testen eines hochintegrierten mikroprogramm-gesteuerten elektronischen bauteiles |
| US4635193A (en) * | 1984-06-27 | 1987-01-06 | Motorola, Inc. | Data processor having selective breakpoint capability with minimal overhead |
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Patent Citations (1)
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