KR900000113B1 - 명령 감시구성을 갖는 컴퓨터 시스템 - Google Patents

명령 감시구성을 갖는 컴퓨터 시스템 Download PDF

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KR900000113B1 KR1019860001123A KR860001123A KR900000113B1 KR 900000113 B1 KR900000113 B1 KR 900000113B1 KR 1019860001123 A KR1019860001123 A KR 1019860001123A KR 860001123 A KR860001123 A KR 860001123A KR 900000113 B1 KR900000113 B1 KR 900000113B1
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내용 없음.

Description

명령 감시구성을 갖는 컴퓨터 시스템
제1도는 본 발명에 따른 명령 감시구성을 갖는 컴퓨터 시스템 실시예의 블록도.
제2도는 제1도의 선입선출(FIFO)에서의 데이터 구성을 도시한 도.
제3도는 제1도 시스템의 연산모드 분류의 설명도.
제4도는 본 발명에 따른 명령 감시구성을 갖는 컴퓨터 시스템의 다른 실시예의 블록도.
제5도는 제4도의 다른 FIFO 메모리에서 데이터 구성을 설명하는 도면.
제6도는 제4도에서 컴퓨터 시스템의 동작설명도.
제7도는 제4도에서 컴퓨터 시스템에서 실행되는 마크로코드의 실시도.
제8도는 제6도에서 마크로코드에 대응하는 마이크로코드를 도시한 도.
제9a도 내지 9d도에서 제8도에 도시된 동작이 실행될 때 제4도에 도시된 컴퓨터 시스템에 사용되는 데이터와 명령의 도면.
제10도는 본 발명에 따른 명령 감시구성을 갖는 컴퓨터 시스템의 또다른 실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 명령 처리수단 4 : 기억수단
1, 2, 3, 5 : 디코딩수단 6 : 하위명령 실행수단
40 : 제어수단
본 발명은 컴퓨터 시스템, 특히 마이크로프로그램 명령 감시구성을 갖는 컴퓨터 시스템에 관한 것이다.
컴퓨터 시스템에서, 일반적으로 다수의 마이크로프로그램 명령이 LOAD 명령 또는 STORE명령등의 대응마크로 명령에 추가하여 제공된다. 마이크로프로그램 명령 중 하나는 그의 사용을 간략화를 위해 프로그램에서 단일의 마크로 명령으로 사용될 수 있다. 각각의 마이크로프로그램 명령은 다수의 하위명령(subinstruction)(또는 마이크로 명령)으로 구성되며 따라서 마크로 명령에 의하여 실행될 수 없는 복합기능을 제공할 수 있다. 한편 그의 동작은 정상적 마크로 명령의 동작과 상위하다. 따라서 마이크로프로그램 명령을 실행하는 특별한 논리회로가 컴퓨터 시스템에 제공되어야만 한다.
프로그래머는 각각의 마이크로프로그램 명령을 구성하는 하위명령과 마이크로프로그램 명령을 실행하는데 사용되는 특정 레지스터등의 특정 논리회로의 회로기능을 이해할 필요는 없다. 왜냐하면 이들 마이크로프로그램 명령이 리드-온리-메모리(ROM)에 기억되거나 어떤 프로그램 에러 없이 단일 명령으로서 퍼어메어(firmware)에 의하여 제공되기 때문이다. 따라서 컴퓨터 시스템은 감시(또는 모니터) 기능 예컨대 특별 논리회로내의 내부 레지스터를 직접억세스, 하위명령의 일시적 중단, 또는 하위명령을 추적하는 감시기능을 갖추고 있지 않다.
그러나 마이크로프로그램 명령을 실행하는 회로상 초기 오류 외부잡음, 프로그램 버그(bug)등으로 인하여 마이크로프로그램 명령에 대한 고장으로 사용자는 빈번히 어려움을 겪는다. 이와 같은 고장일 경우에 하드웨어 시험을 하는 것이 가능하지만 이것은 정상적으로 그다지 효율적인 것이 아니며 고장을 분석하는데 국한된다.
마이크로프로그램에 대한 다른 고장은 예컨대 불법 파라메터 세트등의 마이크로프로그램 명령을 불법적으로 사용하는데서 기인한다. 이런 고장은 하드웨어 시험에 의하여 효과적으로 해결될 수 없다.
일본 공개특허공보 58-195252에는 하위명령의 어드레스가 중지하도록 설정된 어드레스와 일치할 때 마이크로프로그램 명령을 실행하는 동안 하위명령 동작을 중지하는 마이크로프로그램 제어장치에 대하여 밝히고 있다. 상기 제어장치는 클록펄스의 발생을 중지한다. 따라서 리스타트(restart) 동작상 고장이 있을 수 있다.
또한 상기 제어장치는 고장을 신속하고 효율적으로 분석하는 감시기능이 결여되어 있다.
본 발명의 목적은 마이크로프로그램 명령과 마이크로프로그램 명령을 감시하는 하위명령의 제어를 수행하는 명령 감시구성을 갖춘 컴퓨터 시스템을 제공하는데 있다.
본 발명의 다른 목적은 마이크로프로그램 명령과 하위명령의 동작의 추적을 수행하는 명령 감시구성을 갖는 컴퓨터 시스템을 제공하는데 있다.
본 발명의 또다른 목적은 단순하며 소형의 회로구성과 사용이 용이한 상기 기능을 포함하는 명령 감시구성을 갖춘 컴퓨터 시스템을 제공하는데 있다.
본 발명에 따라 대응 마이크로프로그램 명령을 실행하는 다수의 하위명령 코드를 갖는 적어도 하나의 명령코드군을 기억하는 제1회로; 명령 코드 기억회로와 동작적으로 접속되며 마이크로프로그램 명령을 디코딩하며 하위명령 코드의 내용에 응하여 하위명령 코드로 정의되는 마이크로프로그램 명령의 하위명령의 어드레스를 진행시키는 제2회로; 명령 코드 기억회로로부터 하위명령 코드에 응하여 하위명령을 실행하며 명령 코드 기억회로와 명령 디코드회로에 동작적으로 연결된 제3회로를 포함하며 마이크로프로그램 명령을 포함하는 명령을 처리하는 장치를 포함하는 컴퓨터 시스템이 제공된다.
명령 코드 기억회로는 더우이 명령 처리회로의 제어를 수행하는 다수의 다른 하위명령 코드를 기억한다. 또한 컴퓨터 시스템은 명령 처리회로에 동작적으로 접속되며 거기에 프리세트된 어드레스와 명령 코드 기억회로에서 하위명령 코드를 지정하는 명령 디코드회로로부터의 다른 어드레스를 비교하고 프리세트 어드레스가 다른 어드레스와 일치할 때 하위명령 동작을 중지하고 제어비트를 포함하는 적어도 1제어데이터와 명령 코드 기억회로내의 다른 하위명령 코드를 지정하는 어드레스를 공급한다.
제3회로는 제어데이터내의 제어비트에 응하여 다른 하위명령 코드 하위명령을 실행한다. 제어장치는 리세트신호가 거기에 공급될 때 하위명령의 중지 동작을 재개하기도 한다.
컴퓨터 시스템은 데이터 버스를 통하여 명령 처리장치와 제어장치에 동작적으로 연결되는 버스 인터페이스장치를 포함할 수도 있다. 제어장치는 제어데이터를 기억하는 메모리를 포함할 수도 있다.
버스 인터페이스장치는 메모리에 다수의 제어데이터를 기억하며 프리세트 어드레스를 제어신호가 인가됨에 따라 데이터 버스를 통하여 제어장치에 세트하여 제3회로가 프리세트 어드레스가 명령 디코드회로로부터의 다른 어드레스와 일치할 때 제어데이터의 제어비트에 응하여 제어데이터의 어드레스에 대응하는 다른 하위명령을 연속적으로 실행하도록 한다.
제어회로는 프리세트 어드레스를 유지하는 레지스터 프리세트, 어드레스와 명령 디코드회로로부터의 또다른 어드레스를 비교하며 프리세트 어드레스가 또다른 어드레스와 일치할 때 일치신호를 출력하는 비교회로, 일치신호를 래치하는 래치회로, 통과하는 또다른 어드레스를 게이팅하는 제1게이트, 통과하는 제어데이터를 게이팅하는 제2게이트, 및 스위치회로를 포함한다. 제1게이트와 상기 제2게이트가 일치신호에 응하여 역으로 동작하며 제1게이트는 일치신호가 불능일 때 또다른 어드레스를 통과시키는 닫힌 상태가 되며 반대의 경우에는 제2게이트는 메모리로부터의 제어데이터를 통과시킨다. 스위치회로는 일치신호가 불능일 때 다른 어드레스를 비교회로에 공급한다 반대일 때 제어데이터는 명령 디코드회로를 통하여 명령 코드 기억회로에 공급된다.
본 발명에 따라 또한 마이크로프로그램 명령을 포함하는 명령을 처리하며 대응 마이크로프로그램 명령을 실행하는 다수의 하위명령 코드를 갖는 적어도 1명령 코드군을 포함하는 장치; 명령코드 기억회로와 동작적으로 접속되며 마이크로프로그램 명령을 디코딩하며, 및 하위명령 코드에 의하여 정의되며 하위명령 코드의 내용에 응하여 마이크로프로그램 명령의 하위명령의 어드레스를 어드반스하는 회로; 및 명령 코드 기억회로와 명령 디코드회로와 동작적으로 접속되어 있으며 명령 코드 기억회로로부터의 하위명령 코드에 응하여 하위명령을 실행하는 회로를 포함하는 컴퓨터 시스템이 제공된다.
또한 컴퓨터 시스템은 명령 처리회로와 동작적으로 접속되며 명령 디코드회로로부터의 하위명령 코드를 기억하며 제어신호에 응하여 동일한 것을 출력하는 제어장치를 포함한다. 제어장치는 하위명령 코드의 어드레스와 결합된 데이터를 기억하며 명령 처리회로에서의 상태를 제어하며 동일한 것을 출력한다.
더욱이 본 발명에 따라 명령 처리회로와 동작적으로 접속되며 거기에 프리세트된 어드레스와 명령 코드 기억회로에서의 하위명령 코드를 지정하는 명령 디코드장치로부터의 다른 어드레스와 비교하며 프리세트 어드레스와 다른 어드레스가 일치할 때 하위명령 동작을 중지시키는 제어장치를 포함하는 컴퓨터 시스템이 제공된다. 제어장치는 리세트 신호가 거기에 공급될 때 상기 하위명령의 중지된 동작을 재기억한다.
본 발명의 다른 목적 및 특징은 첨부된 도면을 참고로 한 다음 기술로부터 명백해질 것이다.
제1도에서 컴퓨터 시스템은 마이크로프로세서장치(MPU)(10), 버스인터페이스장치(BIU)(20), 주메모리칩(CHIP)(30), 외부신호 입력회로(EXT)(35), 마이크로프로그램 명령 감시장치(MIS)(40), 데이터 버스(100), 및 어드레스 버스(ADD-BUS)(101)를 포함한다.
마이크로프로세서(10)는 16비트의 명령 레지스터(IR)(1), 16비트의 마이크로 어드레스 레지스터(MAR)(2), 디코더(DEC)(3), 마이크로프로그램 코드 기억장치(MCS)(4), 시이퀀서(SEQ)(5), 및 명령 실행장치(EU)(6)을 포함하고 있다.
마이크로프로그램 기억회로(4)는 각각이 마이크로프로그램 명령에 대응하는 다수의 하위명령으로 구성되는 다수의 하위명령군을 기억한다.
마이크로프로그램 기억회로(4)는 2영역(4a,4b)로 구성되며 전자(4a)는 프로그램에 의하여 억세스 가능하지만 후자(4b)는 억세스 할 수 없다.
명령 실행장치(6)는 산술연산 논리회로(ALU)(61), 16비트의 일시 레지스터(temporary register b, T-REG. b)(62), 상위 8비트 레지스터(aH)와 하위 8비트 레지스터(aL)로 구성되는 16비트의 일시 레지스터(T-REG. a)(63), 및 4범용 레지스터(G-REG. A 내지 G-REG. D)(65 내지 68)을 포함한다.
G-REG. A 내지 G-REG. D는 정상적 단일 명령과 마이크로프로그램 명령을 포함하는 명령을 통하여 프로그램에 의하여 억세스할 수 있지만 명령 레지스터, 마이크로 어드레스 레지스터, 및 일시 레지스터(T-REG a 및 b)는 할 수 없다.
버스 인터페이스장치(20)는 16비트의 통신 레지스터(COM-R2)(21)과 각각 16비트인 Q-레지스터(Q1 REG 내지 Q3 REG)(22 내지 24)를 포함한다.
COM-R2와 Q1-REG 내지 Q3-REG는 프로그램에 의하여 억세스될 수 없다.
MIS(40)는 이네이블(EN)비트, 내부 버스(112,113)를 스위칭하는 버스 스위칭회로(SW)(42), 배타적 NOR회로(ENOR)(43), NOR 게이트와 그들사이에 접속된 NAND 게이트를 포함하며 세트-리세트 플립플롭을 형성하는 세트-리세트형 플립플롭회로(FF)(44), NAND 게이트(NAND)(45), 및 인버터(INV)를 포함한다.
MIS(40)는 또한 출력 게이트(47,48)와 FIFO 메모리(49)를 포함한다.
제2도는 FIFO 메모리(49)에 기억된 데이터 구성의 설명도이다.
FIFO 메모리(49)는 각각이 제2도의 구성을 갖는 다수의 마이크로프로그램 명령 제어데이터를 기억한다.
제2도에서 15 내지 12비트는 제어정보를 포함하며 11 내지 0비트는 MCS(4)내의 마이크로 어드레스를 포함한다. 비트 15는 동작모드를 나타내며 즉 논리("0")는 정상모드 동작을 그의 반대일 경우에는 마이크로프로그램 명령의 동작을 상세히 분석하는 디버그-모드 동작을 나타낸다. 비트(14)는 비트(15,14)와 결합하여 실행제어형태를 나타낸다.
비트(14)의 논리("0")는 "비동작"을 나타내며 비트(15,14)가 논리("0")일 때 "데이터를 FIFO 메모리(49)에 부하(LOAD)하라"라는 것을 나타내며 비트(15,14)가 논리("1")일 때는 "디버그-모드 동작에서 정상모드 동작으로 복귀"를 의미한다. 한편 비트(15,14)의 결합은 다음 상태를 나타낸다.
Figure kpo00001
제1도에서 BIU(20)는 EXT(35)로부터 엑티브신호("ACT")와 데이터버스(100)로부터 반전 버스 이네이블 신호
Figure kpo00002
와 A0비트를 수신한다. 결합된
Figure kpo00003
신호와 A0비트 신호는 또는 제3도에 도시된 바와 같이 BIU(20)에 명령을 지시한다. 즉
Figure kpo00004
제1도에 도시된 컴퓨터 시스템의 동작에 대하여 기술하겠다.
컴퓨터 시스템의 동작이 정상모드에 있을 때 데이터 버스(100)에 이네이블 비트는 논리("0") 즉 저레벨이다. 브레이크 포인트 레지스터(41)가 어드레스와 논리("0")인 이네이블 비트를 받을 때 논리("0")인 EN 비트가 NANE 게이트(45)의 입력단자에 인가되어 논리("1")인 즉 고레벨인 출력신호(S 45)를 출력한다. INV(46)를 통하여 저레벨의 구동신호에 응하여 출력게이트(47)는 MAR(2)로부터 통과하는 DEC(3)로 데이터의 흐름을 허용하도록 낮게 선택된다.
한편 출력 게이트(48)는 FIFO 메모리(49)로부터 SW(42)로 데이터의 흐름을 금지하는 오픈상태가 된다. Q1-REG(22)를 통하여 칩(30)으로부터 마이크로프로그램 명령이 IR(1)로 부하될 때 스타드 어드레스(ST-ADD)는 거기서부터 취출되며 ST-ADD와 명령 코드를 MAR(2)를 통하여 DEC(3)로 인가되며 출력버퍼(47)는 ST-ADD의 통과를 허용한다. DEC(3)는 결과의 마이크로 명령 코드(μCODE)가 MCS(4)로부터 추출되어 EU(6)에 인가하며 마이크로프로그램 명령에 대응하는 다수의 하위명령을 기억하는 MCS(4)로 스타트어드레스로서 ST-ADD를 인가한다. EU(6)는 ALU(61)과 레지스터(62 내지 68) 및 BIU(20)내의 COM-R2(21)를 통하여 μCODE에 대응하는 하위명령을 실행한다. 동시에 마이크로프로그램 명령의 다음 하위명령으로 진행하는 동작은 SEQ(5)와 MAR(2)를 통하여 실행된다. 따라서 다음의 마이크로 명령 코드의 다음 동작이 실행된다.
다음에 디버그-모드하의 컴퓨터 시스템의 동작을 기술하겠다. 이 경우에 데이터 버스(100)내의 이네이블 비트는 논리("1")일 수 있다.
데이터 버스(100)로부터의 상기 데이터를 브레이크 포인트 레지스터(41)에 부하하기전에 논리("1")인 신호(BHE)와 데이터 버스(100)상에 논리("1")인 A0및 EXT(35)로부터의 신호(ACT)가 BIU(20)에 공급되며 EU(6)로부터의 마이크로 명령 코드(μCODE)를 제어하는 다수의 데이터를 데이터 버스(100)를 통하여 FIFO 메모리(49)로 부하한다.
브레이크 포인트 레지스터(41)는 어드레스와 데이터 버스(100)상의 논리("1")의 이네이블 비트를 수신하며 따라서 어드레스를 버스(111)를 통하여 ENOR(43)의 입력에 공급하고 고레벨의 비트(EN)를 NAND 게이트(45)에 공급한다.
초기조건에서 FF(44)는 리세트되어 저레벨인 신호를 출력한다. 따라서 NAND 게이트(45)에서의 신호(S 45)는 고레벨이다. 출력 게이트(47)는 낮게 선택되어 MAR(2)로부터 DEC(3)로 데이터 흐름을 허용하고 동일한 것을 SW(42)를 통하여 ENOR(43)의 또다른 입력에 공급된다. 한편 출력 게이트(48)는 열린상태가 된다.
SW(42)는 INT(44)로부터의 신호(S 44)에 응하여 동작 가능하게 되어 버스(113)상의 데이터를 신호 (S 44)가 저레벨일 때 ENOR(43)의 다른 입력에 접속된 버스(114)로 데이터를 통과하도록 하며 반대일 때 버스(112)상의 데이터를 버스(113)로 통과하게 한다. 브레이크 포인트 레지스터(41)로부터의 어드레스가 MAR(2)로부터의 어드레스와 일치하지 않을 때 ENOR(43)의 출력은 고레벨이 되어 FF(44)가 세트되지 않는다. 신호(S 45)가 상기 레벨로 유지된다. 따라서 마이크로프로그램 명령의 동작은 MPU(10)에서 실행될 수 있다.
브레이크 포인트 레지스터(41)로부터의 어드레스가 MAR(2)로부터의 어드레스와 일치할 때 ENOR(43)의 출력은 저레벨이 되어 FF(44)가 세트되고 따라서 신호(S 45)가 저레벨로 된다. 신호(S 45)의 변화로 인하여 출력 게이트(47)는 열린상태로 되며 출력 게이트(48)는 데이터를 FIFO 메모리(49)로부터 버스(112)로 통과시키는 저선택 상태로 된다. 동시에 SW(42)는 버스(112)상의 데이터를 버스(113)로 전송하는 상태로 된다.
FIFO 메모리(49)에 기억된 데이터가 MAR(2)로부터의 어드레스 대신에 DEC(3)로 공급된다. FIFO 메모리(49)에서의 각각의 데이터의 비트(12)는 제2도에 도시된 바와 같이 디버그 모드동작을 지시하는 논리("1")가 된다.
FIFO 메모리(49)에서 각각 데이터의 비트(15)는 이 경우에 "FIFO 메모리(49)로부터 데이터를 순차적으로 출력"할 것을 지시하는 논리("1")이 된다. 마지막 데이터는 비트(15,14)이며 양자 모두 논리("1")로서 "정상모드 동작"으로의 복귀를 나타낸다. MCS(4)는 양 영역(4a,4b)으로 나뉜다. 영역(4a)은 각각이 프로그램에 사용된 1마이크로프로그램 명령에 대응하는 다수의 마이크로 명령 코드로 구성되는 다수의 마이크로 명령 코드군을 기억한다. 영역(4b)은 디버그 모드동작만을 위해 사용되며 마이크로프로그램 명령을 제어하는 다수의 마이크로 명령 코드를 기억한다.
제2도에 도시된 바와 같이 데이터내에 포함된 비트(11 내지 0)의 어드레스는 영역(4b)와 영역(4a)를 모두 지정한다.
ENOR(43)에서 양 어드레스가 일치한 후에 MPU(10), BIU(20)등이 FIFO 메모리 (49)로부터의 데이터에 의해 지정된 MCS(4)내의 마이크로코드의 하위명령에 따라 동작될 수도 있다. 마이크로프로그램 명령 분석은 특정 실시예에 따라 상세히 후에 기술하겠다.
"정상모드 동작으로의 복귀"를 지시하는 논리("1")인 비트(15,14)의 데이터를 DEC(3)로 인가할 때 디버그 모드 동작은 정상모드 동작을 재개하도록 해제된다. 동시에 내부 레세트(RESETI)신호가 FF(4)의 리세트 단자에 공급되어 FF(44)가 리세트되며 따라서 출력 게이트(47)가 데이터를 통과시키는 이네이블상태로 되고 출력 게이트(48)가 금지상태로 된다. 외부 리세트신호(RESETe)신호가 디버그 모드로부터 정상모드로 강제 모드 변화를 위한 FF(44)의 리세트 단자로 인가된다.
상기 실시예에서 MPU(10)로의 연속 및 외부 제어에 대하여 기술했다. MPU(10)로의 스텝바이스텝 방식의 외부 제어가 요구되면 예컨대 브레이크 포인트 레지스터(41)로부터의 브레이크 포인트 어드레스와 ENOR(43)에서 MAR(2)로부터의 스타트 어드레스가 일치한 후에 정지신호를 SEQ(5)로 인가될 수 있으며 다수의 제어데이터를 기억하는 FIFO 메모리(49)가 요구되지 않는다.
정지신호가 마이크로 명령 코드 실행마다 인가되며, 따라서 오퍼레이터가 소망의 레지스터의 내용 예컨대 G-REG. A 내지 G-REG. D뿐만 아니라 프로그램에 의하여 억세스될 수 없는 T-REG. a와 b, IR등을 감시할 수 있다. 외부 리세트(RESETe)신호가 FF(44)에 공급되고 정상모드 동작이 재개된다.
제4도는 컴퓨터 시스템의 또다른 실시예에 대한 블록도이다. 제4도에서 MPU(10), BIU(20), CHIP(30) 및 EXT(35)는 플래그 레지스터(FLG-REG)(69)가 MIS(40')와의 관계에서 EU(6)에 표시되어 있다는 것을 제외하고 제1도에 표시된 것과 유사하다. MIS(40')는 부가 명령 감시를 수행하기 위해 제1도에 표시된 MIS(40)외에도 선택회로(선택)(50), 신호 믹스회로(믹스)(51), FIFO 메모리(52)를 포함한다. 제4도의 컴퓨터 시스템은 출력 버퍼(OUT-BUF)를 더 포함한다.
선택(50)은 NAND 게이트(45)의 신호(S 45)에 응해서 쓰기 지령(SW)이나 읽기 지령(SR)을 FIFO 메모리(B 52)로 출력시킨다. 믹스(51)는 버스(115)상의 어드레스 비트(0 내지 11) 및 EU(6)의 FLG-REG(69)로부터의 플래그 정보 비트(12 내지 15)를 결합시킨다. FIFO 메모리 (52)는 신호(SW)가 그것에 공급될 경우 믹스(51)로부터 데이터를 기억시키고, 신호(SR)가 그것에 공급될 경우 FIFO 방식으로 그것에 기억된 데이터를 데이터-버스(100)로 독출시킨다.
제5도는 믹스(51)에서 믹스된 데이터 구성을 예시하는 도면, 즉 FIFO 메모리(52)의 데이터 구성도이다. 비트(12 내지 15)는 MPU(10)의 레지스터 상태를 표시하는 플래그이다. 비트(0 내지 11)는 MCS(4)의 마이크로 어드레스이다. 제5도에 표시된 데이터로부터 마이크로 명령 코드의 내용과 그때의 상태가 분석될 수 있다.
FIFO 메모리(52)로부터의 데이터-버스(100)상의 데이터는 예를 들어 음극선관(CRT) 디스플레이나 프린터(표시되어 있지 않음)상에 그것들을 출력시키기 위해 출력 버퍼(70)로 전송된다. 제4도에 표시된 컴퓨터 시스템의 동작을 제5 내지 9도를 참고로 하여 기술할 것이다.
제6도를 참조하면, 컴퓨터 시스템은 MCS(4)에서 16진수를 가진 마이크로 어드레스("0")으로 된 시간(t0)에서 개시하며, 마이크로프로그램 명령에 따라 마이크로 어드레스를 진행시킨다. 시간(t1)에서, EXT(35)로부터의 신호(ACT)는 BIU(20)로 공급된다. 그 후에, 시간(t2)에서 하이레벨신호(
Figure kpo00005
및 A0)는 제3도에 표시된 바와 같이 "디버그-모드에 대한 워드 액세스"를 표시하며, 데이터-버스(100)를 통해 BIU(20) 및 MPU(10)로 공급된다. 동시에, 읽기 사이클을 지정하는 신호는 또한 BIU(20)에 인가된다.
상기 제어신호의 인가에 응하여, BIU(20)는 16진수인 마이크로 어드레스의 동작을 중단시키며, FIFO 메모리로의 제어데이터의 부하 동작, 즉 제9a도에 표시된 제어데이터를 FIFO 메모리 (49)로 부하시키는 동작에 유효하다. 상기 동작에 의해서, 제9a도의 8제어데이터가 제9a도의 순서로 FIFO 메모리에 기억된다. 각 기억 구성은 제2도를 참조로하여 FIFO 메모리에 기억된다. 각 데이터 구성은 제2도를 참고로 하여 기술된다. 제어데이터의 의미를 이후에 상세하게 기술할 것이다.
상기 부하의 완료후에, 정상 동작이 회복된다. 마이크로 어드레스("31")의 동작이 재개되며, 후속 동작이 계속된다.
제9a도의 제1열의 데이터는 논리("1")의 이네이블 비트와 함께 브레이크 포인트 레지스터(41)로 로드된다.
예를 들어 제7도에 표시된 16진 형태의 마크로코드("803412")에 의해 정해지고 제8도에 표시되어 있고 MCS(4)에 기억된 4개의 마이크로 명령 코드로 구성되는 "범용 레지스터(A)로의 직접 가산"의 마이크로프로그램 명령을 발견할 경우, DEC(3)는 "50"의 개시 마이크로 어드레스를 지정한다. 이와 같이, 마이크로 어드레스("50")의 마이크로 명령 코드는 EU(6)에서 유효하게 될 수 있다. 제7도에서 16진 코드의 첫 두 부분("80")은 상기 "범용 레지스터(A)로의 직접 가산"에 대한 오퍼랜드를 나타내고, 16진 코드의 중간 두 부분("34")은 EU(6)에서의 T-REG aL(63)으로 부하될 하위 어드레스를 나타내며, 16진 코드의 세 번째 두 부분("12")은 T-REG. aH(63)로 부하될 상위 어드레스를 나타낸다. 마크로코드("803412")에 따라서, 제8도에 표시된 마이크로 명령 코드는 MCS(4), 특히 영역(4a)에서 마이크로 어드레스("50" 내지 "53")사이에서 정해지고 기억된다.
제8도에 표시된 마이크로 명령 코드의 내용은 다음과 같다 :
a. 칩(30)의 하위 어드레스의
Figure kpo00006
데이터를 BIU(20)의 Q1-REG(22)로 부하시키고 동일한 것을 T-REG. aL(63)로 전송시킨다.
b. 하위 어드레스의 또다른
Figure kpo00007
데이터를 Q2-REG22로 부하시키고 그것을 T-REG. aH(63)으로 전송시킨다.
c. 상위 어드레스의 또다른 데이터를 G-REG. A(65)로 부하시키고 그것을 T-REG.b(62)로 전송시킨다.
d. ALU(61)에서의 T-REG b(62) 및 T-REG aL 및 aH(63)에서의 양 데이터를 가산하고, 그것을 G-REG. A(65)로 축적시키며, 마크로코드("803412")의 마이크로프로그램 명령을 종단시킨다.
제6도를 다시 참조하면, 마이크로 어드레스("50" 및 "51")의 제1 및 제2마이크로 명령 코드가 유효하다. 제9a도의 제1열에 표시되어 있는 "52"의 어드레스 및 논리("1")의 이네이블 비트가 브레이크 포인트 레지스터(41)에 축적되어 있으므로, 마이크로 어드레스("52")가 제작용할 경우, 컴퓨터 시스템의 동작 모드는 제1도를 참조하여 전에 설명했듯이 디버그 모드로 변경된다. 따라서, FIFO 메모리(49)에 기억되고 제9a도에 표시된 데이터는 MAR(2)로부터의 데이터 대신 DEC(3)로 공급된다. 동시에,선택(50)은 신호(Sw)를 FIFO 메모리(52)로 출력시킨다.
첫째로, 제9a도의 제2열에 표시된 16진수의 어드레스("0")는 MCS(4)에 공급되며, 제9b도에 표시되어 있고 영역(4b)의 어드레스("0")에 기억된 가산 명령은 유효하게 된다.
제1가산 명령은 "EU(6)의 T-REG. aL+aH에 기억된 내용을 BIU(2)의 COM-R2(21)로 전송"이다. 제1가산 명령의 실행에 기인하여, T-REG. a(63)의 내용은 일단 COM-R2(21)로 전송된다.
COM-R2(21)은 데이터-버스(100)에 연결되며, COM-R2(21)의 내용은 데이터-버스(100)으로 전송되고 OUT-BUF(70)을 통해 출력된다. 동시에, 버스(115)상의 비트(0 내지 11)의 상기 어드레스 및 FLG-REG(69)의 상태 플래그(69)는 믹스(51)에 결합되며, 따라서 그것이 내부의 제1어드레스로부터 FIFO 메모리(52)로 기억되게 된다. 제9a도에 표시된 제어데이터에 대응하는 영역(4b)의 "1" 및 "11"간의 어드레스에서 다른 가산명령은 어드레스("0")의 가산명령과 마찬가지로 순차적으로 실행된다. 따라서, T-REG. a(63), T-REG. b(62), IR(1), 및 Q1-REG 내지 Q3-REG(22 내지 24)에 축적된 내용은 프로그램으로부터 필요에 따라 액세스될 수 있으며, G-REG. A(65)의 내용은 OUT-BUF(70)을 통해 시각 형태로 될 수 있다.
제9a도에 표시된 최종 제어데이터는 논리("1")의 비트(13)이고 논리("1")의 비트(15 및 14)이며, 제2도에 표시된 바와 같이 "제어데이터를 FIFO 메모리로 부하"를 나타낸다. 따라서, 시간(t2)의 동작에 대해 상기에서 언급했듯이, 제어데이터(이 경우에 제9c도에 표시되어 있음)는 FIFO 메모리(49)로 로드된다. 명확히, 각 제어데이터는 제2도에 표시된 구조로 정해진다. 모든 제어데이터는 논리("1")의 비트를 포함하며, 디버그 모드는 여전히 진행된다. 또한, 비트(15)는 논리("1")이다. 게다가, 제9a도의 최종 제어데이터의 비트(14 및 15)는 제2도에 표시된 바와 같이 "FIFO 메모리 충만"을 표시하는 논리"0"이다. 따라서 선택(50)은 신호(SW)를 해제시키고 하이레벨의 신호(SR)를 FIFO 메모리(52)로 출력시킨다. 더욱이 영역(4b)의 어드레스("8")의 가산명령은 제9d도에 표시된 바와 같이 "FIFO 메모리(52)의 데이터를 COM-R2로 출력"을 의미한다.
그러므로, 시간(t4)의 동작동안, FIFO 메모리(52)에 기억된 8데이터는 연속적으로 BIU(20)의 COM-R2(21)로 전송되며, 연속적으로 OUT-BUF(70)로 그것을 출력시킨다. 이러한 출력 데이터는 이전에 출력된 레지스터의 데이터의 대응으로 사용될 수 있다.
제9c도의 최종 제어데이터는 "정상모드 동작으로의 귀환"을 나타내는 논리("1")의 비트(13 내지 15)를 가진다. 따라서 디버깅용 상기 제어동작의 완료후에, MPU(10)의 제어 정상모드로 회복될 것이고 영역(4a)의 어드레스("53")의 중단된 마이크로 명령은 시간(t7)에서 개시될 것이다.
제4도의 컴퓨터 시스템은 MAR(2)로부터의 어드레스 및 어드레스 명령에 대응하는 FLG-REG(69)의 플래그를 어느때라도 믹스(51)를 통해 FIFO 메모리(52)로 기억시킬 수 있다. FIFO 메모리(52)에 기억된 데이터는 OUT-BUF(70)를 통해 출력된다. 이것은 MPU(10)의 동작을 용이하게 테스트하는데 이용될 수 있다.
제10도의 컴퓨터 시스템의 또다른 실시예의 회로다이어그램이다. 제10도에서 MPU(110), BIU(20), 칩(30) 및 EXT(35)는 제1도와 기본적으로 동일하다. 컴퓨터 시스템은 또한 MIS(40") 및 동기신호 인가회로(SAC)(75)를 포함한다. MIS(40")은 이네이블 비트 ENOR(43), FF(44), 출력 게이트(54), NOR 게이트(55), 및 INV(56)를 포함하지 않는 브레이크 포인트 레지스터(41a)를 포함한다. FF(44)의 출력신호(S 44)는 이러한 것들을 사용 또는 불능하게 하도록 SEQ(5) 및 출력 게이트(54)에 연결된다.
컴퓨터 시스템의 동작을 설명할 것이다.
그곳에서 중지되도록 요구된 명령의 마이크로 어드레스는 브레이크 포인트 레지스터(41a)로 기억된다. 브레이크 포인트 레지스터(41a)의 어드레스는 MAR(3)으로부터의 어드레스와 일치하지 않을 경우, FF(44)가 리세트되는 결과에 따라 ENOR(43)의 출력이 하이레벨로 된다. 하이레벨의 신호(S 44) MPU(10)의 동작을 정상모드 동작에서 확실히 하도록 SEQ(5) 및 출력 게이트(54)로 공급된다.
브레이크 포인트 레지스터(41a)의 어드레스가 MAR(3)으로부터의 어드레스와 일치할 경우, FF(44)는 세트된다. 로우 이네이블 신호(S 44)의 인가에 의해 SEQ(5)의 동작이 중지된다. 동시에 출력 게이트(54)는 마이크로 명령 동작이 강제적으로 및 임시적으로 중단됨에 따라 그것을 통하는 MCS(4)로부터 μCODE의 통과를 금지시킨다. 잠시동안, SAC(75)에서 동기신호(S 75)의 공급으로, FF(44)는 리세트되며, 중지된 마이크로 명령을 재개시킨다.
SAC(75)에서 동기신호(S 75)의 발생은 예를 들어 컴퓨터 시스템과 함께 동작되도록 결합된 외부장치의 타이밍에 응해서 임의로 실행될 수 있다. 그 재개는 또한 리세트 신호를 NOR(55)로 인가시킴으로써 달성될 수 있다.
종래 기술에서, 그 중지는 모든 마이크로프로그램 명령으로만 실행될 수 있다. 제10도에 표시된 컴퓨터 시스템에서, 그 중지는 모든 마이크로프로그램 명령뿐만 아니라 마이크로프로그램 명령을 형성하는 어느 마이크로프로그램 명령으로도 실행될 수 있다. 게다가, 중지회복은 다른 장치의 동기에 응해서 실행될 수 있다. 명확히, 제1,4 및 제10도에 표시된 명령 감시회로는 서로 결합될 수 있다.
본 발명의 많은 다양한 실시예가 본 발명의 정신 및 범위를 벗어나지 않고서 구성될 수 있다. 본 발명이 추가된 청구범위에 한정된 것을 제외하고, 본 명세서에 기술된 특수한 실시예에 한정되지 않는다는 것을 알아야 한다.

Claims (13)

  1. 대응 마이크로프로그램 명령을 수행하는 다수의 하위명령 코드를 갖는 적어도 하나의 명령 코드 그룹을 기억하는 수단(4), 마이트로프로그램 명령을 디코딩하며 상기 하위명령 코드의 내용에 따라 하위명령 코드에 의해 정해진 상기 마이크로프로그램 명령의 하위명령 어드레스를 진행시켜며 상기 명령 코드 기억수단에 동작가능하게 접속된 수단(1,2,3,5), 및 상기 명령 코드 기억수단으로부터 하위명령 코드에 따라 상기 하위명령을 실행하며 상기 명령 코드 기억수단 및 상기 명령 디코드수단에 동작가능하게 접속된 수단(6)을 포함하며, 더욱이 상기 명령 코드 기억수단은 상기 명령 처리수단의 제어를 수행하는 다수의 다른 하위명령 코드를 더 기억하고, 마이크로프로그램 명령을 수용한 명령을 처리하는 수단(10), 및 상기 명령 코드 기억수단의 상기 하위명령 코드를 지시하는 상기 명령 디코드수단으로부터의 또다른 어드레스 및 그것에 프리세트된 어드레스를 비교하고, 상기 하위명령의 동작을 중지시키며, 상기 프리세트된 어드레스가 상기 또 다른 어드레스와 일치할 경우 적어도 제어비트를 포함하는 하나의 제어데이터 및 상기 명령 코드 기억의 상기 다른 하위명령 코드를 지시하는 한 어드레스를 공급하는 상기 명령 처리수단에 동작가능하게 접속되어 있고 여기서 상기 명령 실행수단은 상기 제어데이터의 상기 제어비트에 응해서 상기 다른 하위명령 코드의 다른 하위명령을 실행하게 되어 있는 제어수단(40)으로 구성되어 있는 것을 특징으로 하는 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 명령 처리수단(10)은 프로그램에 의해 액세스될 수 있는 레지스터, 및 상기 명령을 실행하고 상기 프로그램에 의해 액세스될 수 없는 제어회로 및 제어레지스터를 포함하며, 상기 다른 하위명령은 상기 레지스터 및 상기 제어 레지스터의 데이터 및 상기 제어회로의 상태를 상기 컴퓨터 시스템의 데이터 버스(100)로 출력시키는 명령을 포함하며, 상기 데이터 버스의 상기 데이터가 출력장치에 의해 출력되는 것을 특징으로 하는 컴퓨터 시스템.
  3. 제2항에 있어서, 상기 시스템이 상기 데이터 버스를 통해 상기 명령 처리수단(10) 및 상기 제어수단(40)에 동작가능하게 접속된 버스 인터페이스수단(20)을 더 포함하고, 상기 프로그램에 의해 액세스될 수 없는 버스 제어회로 및 버스 제어 레지스터를 포함하며, 상기 다른 하위명령은 상기 버스 제어 레지스터의 데이터 및 상기 버스 제어회로의 상태를 상기 데이터 버스로 출력시키기 위한 다른 명령을 더 포함하고 있는 것을 특징으로 하는 컴퓨터 시스템.
  4. 제3항에 있어서, 상기 제어수단(40)은 상기 제어데이터를 기억시키는 제1메모리수단(49)을 포함하며, 상기 버스 인터페이스수단은 다수의 제어데이터를 상기 제1메모리수단에 기억시키고, 제어신호의 인가에 따라 상기 데이터 버스를 통해 상기 프리세트 어드레스를 상기 제어수단에 세트시키며, 상기 명령 실행수단은 상기 프리세트 어드레스가 상기 명령 디코드수단으로부터의 상기 또다른 어드레스와 일치할 경우 상기 제어 데이터의 제어비트에 따라 상기 제어데이터의 어드레스에 대응하는 상기 다른 하위명령을 연속적으로 실행하는 것을 특징으로 하는 컴퓨터 시스템.
  5. 제4항에 있어서, 각 제어데이터의 상기 제어비트는 정상모드 동작으로부터 제어모드 동작으로 또는 제어모드 동작으로부터 정상모드 동작으로 상기 명령 처리수단의 동작 모드 변화를 지시하는 비트를 포함하며, 따라서 상기 명령 처리수단은 상기 프리세트 어드레스가 상기 명령 디코드수단으로부터의 상기 또다른 어드레스와 일치할 경우 상기 제어모드와 상기 다른 하위명령을 실행하고 상기 제어비트에 따라 상기 정상모드 동작으로 회복되는 것을 특징으로 하는 컴퓨터 시스템.
  6. 제5항에 있어서, 상기 제어수단(40)은 상기 프리세트 어드레스를 보유시키는 레지스터(41), 상기 프리세트 어드레스 및 상기 명령 디코드수단으로부터의 상기 또다른 어드레스를 비교하여 상기 프리세트 어드레스가 상기 또다른 어드레스와 일치할 경우 일치신호를 출력시키는 비교회로(43), 상기 일치신호를 래치시키는 래치회로(44), 그것을 통해 통과하는 상기 또다른 어드레스를 게이트시키는 제1게이트(47), 그것을 통해 통과하는 상기 제어데이터를 게이트시키는 제2게이트(48), 및 스위치회로(42)를 포함하며, 상기 제1게이트 및 상기 제2게이트는 상기 일치신호에 따라 역으로 동작되고, 상기 제1게이트는 상기 일치신호가 불능으로 될 경우 상기 또다른 어드레스를 통곽시키는 단락 상태로 되며, 그렇지 않을 경우 상기 제2게이트는 그것을 통해 상기 제1메모리수단으로부터의 상기 제어데이터를 통과시키며, 상기 스위치회로는 상기 일치신호가 불능으로 될 경우 상기 또다른 어드레스를 상기 비교회로에 공급하고, 그렇지 않을 경우 상기 명령 디코드수단을 통해 상기 제어데이터를 상기 명령 코드 기억수단에 공급하는 것을 특징으로 하는 컴퓨터 시스템.
  7. 제6항에 있어서, 상기 제어수단(40)은 상기 명령 처리수단 및 상기 버스 인터페이스수단에서의 상기 상태 및 상기 또다른 어드레스를 믹스시키는 믹스회로(51) 및 상기 믹스된 데이터를 기억시키며 상기 제어데이터의 상기 제어비트 및 상기 일치신호에 따라 그것을 상기 데이터 버스로 출력시키는 제2메모리수단(52)을 더 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  8. 제7항에 있어서, 상기 제어수단은 리세트신호가 그것에 공급될 경우 상기 하위명령의 상기 중지된 동작을 더 회복시키는 것을 특징으로 하는 컴퓨터 시스템.
  9. 대응 마이크로프로그램 명령을 수행하는 다수의 하위명령 코드를 갖는 적어도 하나의 명령 코드 그룹을 기억하는 수단(4), 마이크로프로그램 명령을 디코딩하며 상기 하위명령 코드의 내용에 따라 하위명령 코드에 의해 정해진 상기 마이크로프로그램 명령의 하위명령 어드레스를 진행시키며 상기 명령 코드 기억수단에 동작가능하게 접속된 수단(1,2,3,5), 및 상기 명령 코드 기억수단으로부터 하위명령 코드에 따라 상기 하위명령을 실행하며 상기 명령 코드 기억수단 및 상기 명령 디코드수단에 동작가능하게 접속된 수단(6)을 포함하고, 마이크로프로그램 명령을 수용한 명령을 처리하는 수단(10), 및 상기 명령 디코드수단으로부터 상기 하위명령 코드를 기억시키고 그것을 제어신호(SW,SR)에 따라 출력시키며 상기 명령 처리수단에 동작가능하게 접속된 제어수단(40)으로 구성되는 것을 특징으로 하는 컴퓨터 시스템.
  10. 제9항에 있어서, 상기 제어수단은 상기 하위명령 코드의 한 어드레스와 결합된 데이터 및 상기 명령 처리수단의 제어상태를 기억시키며 그것을 출력시키는 것을 특징으로 하는 컴퓨터 시스템.
  11. 제10항에 있어서, 상기 제어수단(40)은 상기 명령 처리수단의 상기 상태 및 상기 어드레스를 믹스시키는 믹스회로(51) 및 상기 믹스된 데이터를 기억시키며 상기 제어신호에 따라 그것을 데이터 버스를 출력시키는 메모리수단(52)을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  12. 대응 마이크로프로그램 명령을 수행하는 다수의 하위명령 코드를 갖는 적어도 하나의 명령 코드 그룹을 기억하는 수단(4), 마이크로프로그램 명령을 디코딩하며 상기 하위명령 코드의 내용에 따라 하위명령 코드에 의해 정해진 상기 마이크로프로그램 명령의 하위명령 어드레스를 진행시키며 상기 명령 코드 기억수단에 동작가능하게 접속된 수단(1,2,3,5), 및 상기 명령 코드 기억수단으로부터 하위명령 코드에 따라 상기 하위명령을 실행하며 상기 명령 코드 기억수단 및 상기 명령 디코드수단에 동작가능하게 접속된 수단(6)을 포함하며, 마이크로프로그램 명령을 수용한 명령을 처리하는 수단(10), 및 상기 명령 코드 기억수단의 상기 하위명령 코드를 지시하는 상기 명령 디코드수단으로부터의 또다른 어드레스 및 그것에 프리세트된 어드레스를 비교하고, 상기 프리세트 어드레스가 상기 또다른 어드레스와 일치할 경우 상기 하위명령의 동작을 중지시키며, 상기 명령 처리수단에 동작가능하게 접속된 제어수단(40)으로 구성되어 있는 것을 특징으로 하는 컴퓨터 시스템.
  13. 제12항에 있어서, 더욱이 상기 제어수단은 리세트신호가 그것에 공급될 경우, 상기 하위명령의 상기 중지된 동작을 회복시키는 것을 특징으로 하는 컴퓨터 시스템.
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