JPS61241841A - エミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔利用分野〕 この発明は、マイクロプロセッサシステムをテストする
為の集積回路インｅサーキットのエミュレータに関する
ものである◎ 〔発明の背景〕 任意ノマイクロプロセッサ準拠のコンピュータシステム
をデバッグする為の著しく望まれる方法は、プロセッサ
ソケットを介してそのシステムにアクセスすることであ
る。イン・サーキット・エミユレーション（ＩＣＥ）と
して知られるこの技術によってテスト中のユニットのプ
ロセッサ（ターゲット）は外され、第２のマイクロプロ
セッサ（ホスト）がターゲットのプロセッサソケットを
介してターゲットに連結され、ターゲット・プロセッサ
のイン・サーキット・エミュレーションヲ実行する。Ｉ
ＣＥ技術には一般に、３つの大きな制約がつきものであ
った。 第１の制約は、ＩＣＥの全ての機能をターゲットマイク
ロプロセッサのチップの外部から制御しなければならな
いことである。Ｉ（ｌ用回路がその機能を果たすに必要
なデータにアクセスする為には、ターゲットプロセッサ
情報はマイクロプロセッサのテップから外に出さなけれ
ばならない。 情報はその後チップに戻され、その動作を制御するよう
にされなければならない。ターゲットプロセッサのチッ
プを制御し且つ必要な全ての１０６機能を実行する為に
必！！表論理の量は相当なものとなる。ＩＣＥ用回路は
物理的にプラグ（すなわチ、ホスト／エミュレーション
プロセッサｔｔみ且つシステムをデバッグする為にター
ゲットプロセッサの代りに使用されるプラグ）の位置に
配置することはできない。従ってプラグからＩ（ｌ用回
路へのケーブル及びこれらのケーブルを駆動する為のバ
ッファを使用する必要がある。その為、実時間機能の遅
延及び場合により損失が誘発される。 第２の制約はコストである。補助的な論理、ケーブル及
びバッファに関連するコストにより製造コストが高まる
。 第３の制約は追跡／ブレーク動作が実行される方法であ
る。ＩＣＥ用回路がこれらの動作を開始する旨を要請さ
れると、前記回路は特別の制御メモリーに、ターゲット
プロセッサにより実行されるとプロセッサを所望の状態
にするコードをｃｉ　−ドしなければならない。次にＩ
ＣＥ用回路はプログラムコードのソースを通常のプログ
ラムメモリーからこの特別の制御メモリーへと切換えな
ければならない。プロセッサが特別の制御メモリーから
のコードを実行している間、ｒｃｇ用回路は適宜のコー
ドを通常のプログラムメモリーへと「詰込」壕なければ
ならない。次にプログラムコードのソースは通常のプロ
グラムメモリーへと再度切換えられなければならない。 実施されなければならないこの周辺的な作業の結果、文
脈切換えを実時間で行なうことができない。 本発明は極めて大規模の集積イン・サーキットエミュレ
ータ（ＶＬ８Ｉ（Ｊ）の概念を利用することによって上
記の制約を解決するものである。全ての関連ＩＣＥ用回
路をプロセッサのチップ上に組込むことによって、上記
の制約のほとんどが解消される。ＩＣＥ用回路がその追
跡／ブレーク及び文脈切換え機能を実行する為にターゲ
ットプロセッサ情報をチップから取り出す必要がなくな
る。 従って特別のケーブル及びバッファは不要となる。 チップの状態は特別の制御メモリーの必要がなく内部で
制御可能であるので実時間の追跡／ブレーク動作が達成
可能である。 ＩＣＥ技術は、従来、別の４つの特殊な制約にもさらさ
れてきた。その第１はエミュレーションモード中、ＩＣ
Ｅ回路のプロセッサの内部データへのアクセスが制約さ
れることである。代表的には、メモリー（すなわち、プ
ログラムメモリーがデータメモリーと同一スペースを共
有している場合は外部メモリー、又、別個のメモリーを
使用の場合はプログラムメモリー及び外部データメモリ
ー）のアドレス線だけが、チップの外部から利用可能で
ある。 追跡又はブレークを惹起する為には、プログラマ−はプ
ログラムメモリーアドレス、オブコード値、外部データ
メモリーアドレス及び（又は）外部メモリーデータ値だ
けしか活用できない。 第２の制約は追跡又はブレークを惹起するのに使用可能
なトリガ状態の数の制約である。通例、ｘ　ｃｐ：：ｗ
ットは追跡とブレーク−１−１７ガ状態用にそれぞれ２
つのレジスタを使用する。この制限はＩ（Ｊ［ｉ５］路
に利用できるボードのスペースに制約があることに帰因
する。 目下のところ、特定のトリガ状態を条件によりアーミン
グし、スデイスアーミングすることができない。従って
、比較的単純な実験しか実施できない。 第３の制約はＩＣＥ回路の動作速度である。ＩＣＥ回路
は、一連のシュリンク（Ｉｍ少）過程に於てターゲット
プロセッサの速度をトラッキング（追跡）可能でなけれ
ばならない。縮小するごとに、システムのクロックはよ
シ早くなる。１０ｇ回路が十分な速度猶予をもって設計
されない限シ、縮小したチップの最高速の動作を維持す
ることはできない。 第４の制約はマルチプロセッサ構造を多重のＩＣ１回路
でデバッグすることの制約である。特に、分散型制御の
用途に向けられたプロセッサには機能上高度な多重ｘｃ
ｇ能力が不可欠である。 本発明は以下に説明するように、これらの制約をＶＬＳ
Ｉ（ｌ概念を用いて除去するものである。 〔発明の概要〕 マイクロプロセッサシステムをデバッグする目的で利用
者がイン・サー中ットーエミュレーシ目ン（ｒｃＥ）を
実行可能なマイクロコントローラのようなマイクロプロ
セッサシステムで便用されるマイクロプロセッサとして
、同一のシリコンテップ上に実現される回路を開示する
。チップは、マイクロプロセッサの他に、１０ｇ回路及
びＩＣ１回路トマイクロプロセッサをインタフェースす
る制御回路を含む。以下に説明のＩＣ１回路は任意の単
一チップマイクロプロセッサと組合わせて使用してもよ
いが、本明細書のマイクロプロセッサは比較的完全なマ
イクロプロセッサシステムであって、ＡＬＵ　、レジス
タ、アキュムレータ、内部バス等の他に４つのオンｅボ
ード人力／出力ボート、発振器及びクロック回路、外部
データメモリー及び外部プログラムメモリー用のアドレ
ス・スペースを含むことに留意されたい。ＩＣＥ回路と
組合わせて使用可能である代表的なマイクロプロセッサ
はインテル８０５１１１マイクロコントローラである。 ＩＣＥ回路はデパック手段であシ、特定のマイクロプロ
セッサシステムの設計が一度デバッグされると、その後
は、マイクロプロセッサシステムの実施にはＩＣＥ回路
を含めなくて良いことを了解されたい。 ＩＣＥ回路は、（１）プログラムアドレスレジスタ及び
プロセッサの内部データバス及び種々の制御線の内容を
監視する捕獲論理手段と、　（１１）捕獲論理手段から
のデータをテップの出力ビンへと送るＦＩＦＯバッファ
より成る追跡回路と、（ｌｌｌ）システムの所望の定っ
たテストを実施する有限状態マシンとして機能する、エ
ミュレーションカウンタを有するソフトウェアでグミグ
ラム可能な論理プレイ及び連想記憶装置により構成され
ている。前述の丁ぺての回路は、システム内でテストさ
れるマイクロプロセッサ及び１１１回路と、マイクａ　
７’　ａセッサをインタフェースする制御回路と共に、
単一のシリコンチップ上に実現されている。制御回路に
は、ＩＣＥ回路を３つのモード、すなわちエミュレーシ
ョンモード、呼掛はモード、又は停止モードの１つに置
くためのモード制御器が含まれている。 システム内でテストされるマイクロブａｉツサと同一の
チップ上にＩＣＥ回路を組込むことによって、マイクロ
プロセッサにより使用され、且つ（又は）生成される全
ての内部データに、ｘｃｒｒ：回路は容易にアクセス可
能である。このようにして、従来は使用不能であった追
跡及びブレークトリツガ状態、例えばオブコード、内部
ＲＡＭアドレス、％別機能レジスタアドレス、ビットア
ドレス可能レジスタ・アドレス、及びデータ値などが便
用可能である。勿論、従来アクセス可能であったプログ
ラムメモリーアドレス、オプ；−ドーデータ、外部ＲＡ
Ｍアドレス及び外部ＲＡＭデータは依然として追跡及び
ブレーク・トリガ状態として使用可能である。更に次の
ような追跡データを含むことが可能である。すなわち、
内部ＲＡＭアドレス及びデータ、特別機能レジスタアド
レス及びデータ、ビットアドレス可能なレジスタΦアド
レス及びデータ、及び直接メモリーアクセス（ＤＭＡ）
　　を介してアクセスされる外部ＲＡＭアドレスである
。勿論、従来からアクセス可能なプログラム［Ｆ］メモ
リー〇アドレス、オプ；−ドデータ及び外部ＲＡＭアド
レス及びデータは依然追跡データとして使用可能である
。 と９わけプロセッサ及び１００回路への全ての回路はチ
ップ自体に組込まれている。これによって残りのＩＣｌ
ｉｌｉ回路、すなわち制御回路に対するインターフェー
スを標準化することが可能である。 同一の標準インターフェースを使用する任意のマイクロ
プロセッサは直接同一の制御ボックスに接続可能であシ
、その結果、ｉイクロコントローラ用の汎用のＩＣＥと
なる。 事災止金ての１００回路がチップ上に組込まれているの
で、Ｉｉ回路はマイクロプロセッサ回路全体と共に縮小
する。これによって速度の互換性が保証される。完全な
速度の互換性を保証する為に制御ボックスは１つのプロ
セス（又はわずかな生成プロセス〕を念頭に置いて設計
すればよい。 チップ上に追跡及びブレーク回路を組込むことによって
、トリガ状態用に多数のレジスタを提供することが可能
である。追跡及びプレークト１７ガ状態を大＠に増強す
る為チップ上に提供可能な追加の機能用にはシリコン領
域は比較的安価である。 本発明に於ては、トリガ状態のアーミング及びディスア
ーミングは８つのレベルまで備えられている。更に、追
跡又はブレークが開始される以前にトリガ状態の多重的
な突合わせを可能にする為、カウンタが具備されている
。本発明により利用者はトリテ・イベントを構成する可
能なデータ・フィールドの一つ、いくつかまたは全てを
トＩＪガすることが可能である。その結果、これらの弾
力的な追跡〜ブレークのトリガ及びアーミング状態を利
用することにより、多重のＩＩ能力が組込まれる。更に
、個別のＩＣＩユニットの追跡〜ブレーク機能を連結す
る為、４つの外部周期線が提供されている。 このようにｖｔ、ｓｒｃｇの体系的な設計によって、本
発明は制御ボックスへの標準化されたインタフェースを
提供し、ＩＣＥの機能性と弾力性を高め、インターフェ
ースの速度及びボード・スペースの制約を取除き、多重
のＩＣＩ能力を提供する。 〔実施例〕 次に本発明の実施例を添附図面を参照しつつ詳細に説明
する。 イン・サーキット・エミュレーション（ＩＣＩｉＸ）と
して知られた技術を利用してマイクロプロセッサ準拠の
システムのデバッグを可能にする為の超大規模集積イン
・サーキット・エミュレータ（ＶＬＳ　Ｉ　ｃｇ）を開
示する。以下の説明に於ては、本発明を完全に理解する
為、特定の語長又はバイト長等の多くの特定の細目を記
述する。しかし当業者にとっては、本発明はこのような
特定の細目なしでも実施可能であることが明白であろう
。別の面に於ては、本発明の説明を不必要に不明瞭にし
ない為、公知の回路はブロック図で示しである。 タイミングその他に関する詳細に関しては、本発明を完
全に理解するのに不要であり、又、通常の専門家にとっ
ては自明であるので、はとんどの部分については、゛こ
れらを省略しである。 まず＠１図を参照すると、単一のシリコンチップ上に組
込まれている本発明のそれぞれの要素が点Ｊｉｌｔ内に
示しである。すなわち、第１図に示すように、単一のチ
ップ上に実施されたＶＬＳ　Ｉ　Ｃ２回路を構成する要
素には、マイクロプロセッサ１３、捕獲論理手段１５．
連想記憶装置（ＣＡＭ）１了、ソフトウェアでプログラ
ム可能な論理アレイ（５ＰＬＡ）２１　、追跡ノ（ツ７
ア２５及びモード制御器２７が含まれる。更に、追跡）
（ツファ２５からバス３２への出力として、ＩＩ制御ボ
ックス内の外部追跡メモリーに接続された複数のピンア
ウトであることが多い出力３１が示されている。 マイクロプロセッサ１３はマイクロコントローラシステ
ムのようなマイクロコンピュータ準拠のシステムで使用
されるマイクロプロセッサである。 マイクロプロセッサは通常の公知のマイクロプロセッサ
と機能性を全て含み且つ、通例の態様にて動作するもの
と仮定しである。すなわち、マイクロプロセッサ１３は
ＶＬ３ＩＣＥチップ上で実現される為に基本的に修正さ
れない標準型のマイクロプロセッサである。明細書本文
および特許請求の範囲に記載のチップの一部は、第１図
の実線３３内に示されるＩＣＥ回路を形成している。 捕獲論理手段 捕獲論理手段１５は、時としてプログラム・カウンタ（
ＰＣ）と称するプログラム・アドレスＱレジスタ（ＦＡ
Ｉ　、内部データバス（ＩＤＢ）及びマイクロプロセッ
サ内部からの制御線からデータの入力を受ける。捕獲論
理手段への更に別の入力は、マイクロプロセッサψアド
レス及びデータバスからの入力であり、前記データはバ
ス４１上に置かれる。例えばインチル８０５１型マイす
ロプロセッサのように、一般的に、ＰＣは１６ビツト、
　ＩＤＢは８ビツト、そしてＩＣＩバスは１６ビツトで
ある。捕獲論理手段１５は、ＰＣ，オブコード１行キ先
及ヒソース・アドレス、アドレス・スペース及びプロセ
ッサにより実行されるそれぞれの命令のデータをラッチ
することにより、プロセッサを監視する役割を果たす一
組のラッチより構成されている。前記のデータは、プロ
セッサの命令サイクルごとに捕獲論理手段ドよりラッチ
され、バス４５を介して連想記憶装置（ＣＡＭ）１７及
び追跡バッファ２５へと伝送される。後に詳述する追跡
バッファ２５は、基本的には、捕獲論理手段によりラツ
テされたデータを、出力ビン３１に連結されている追跡
バス３２へと送るＦＩＦＯバッファである。出力ピン上
に置かれたデータは、次に、後の処理用に外部追跡メモ
リーへと向けられる。 連想記憶装置 ＣＡＭ１７は、ＩＣＩＥ回路の実際の動作を制御する状
態マシンとして機能する、ソフトウェアでプログラム可
能な論理アレイ（ＳＰＬＡ）により用いられる出力を作
成する。ＣＡＭ１７は、プロセッサの状態を判定し、且
つこれを４つの可能な語認識子と比較する状態マシンの
部分である。４つの語認識子のどの組が使用されるかは
、状態マシンの状態によって決定される。比較の結果は
５ＰＬＡによりラッテされ、その後状態マシンの次の状
態を判定する為に利用される。 好ましい実施例に於ては、インテル８０５１型フアミリ
ーのマイクロコントローラについて、ＣＡＭは７３ピッ
ト３２語の静的記憶装置である。これは３２の語ｉ？！
識子を含み、それぞれの語認識子は７３ビツトの長さで
ある。ＣＡＭは、後述するように、状態マシンのダウン
ロード動作中にロードされる。ダウンロード中、メモリ
ーは３２００８ビツト會バイトとしてアドレス可能であ
る。ＣＡＭは４つの部分に分割され、それぞれが別個の
８組の４つの語ｇ識子をアドレスする能力を与える。 ４つのＣＡＭ　　は並列に配列されている。状態マシン
ｆ）状１１ｉｔ、　ＣＡＭメモリーへのペースやアドレ
スとして使用される。 語認識子は、それぞれが１６ビツトの８つのスロットよ
シ成っている。しかし、全てのスロットの全てのビット
が使用される訳ではない。８つの語認識子のフィールド
を以下に示し、第２図を参照しつつ説明する。 スロット１〕　アドレス・スペース及ヒアドレス比較型
−一これらのフィールドの長さはそれぞれ３ビツトであ
る。このスロットの残りの１０ビツトは使用されない。 ７　ト′ｘ　＠ｘゝ−スーこのフィールドはアドレス・
スペース・レジスタ５１内に記憶されている３つのビッ
トより成っている。ＣＡＭ語のビット７　、６　、５は
それぞれアドレス嚇スペース・ビット２，１．０を表わ
す。これは行き先アドレス・レジスタ５３内に記憶され
ている行き先アドレスカドのプロセッサやメモリー・ア
ドレス・スペースに属するかを特定する符号化された値
を含んでいる。第１のビットは、ビット９・アドレスが
比較されているか否かを示す。残りの２つのビットはデ
ータ・メモリー〇スペースを示す。可能な符号化された
値は次の通りである。 ビット　７６５ ０００−−イリーガル（違法） ００１−一内部ＲＡＭスペース ０　］　０−−特別機Ｗレジスタ・スペース０１１−一
外部ＲＡＭスペース １００−−イリーガル（違法） １０１−一ビット・アドレス可能内部 ＲＡＭスペース １１０−一ビット・アドレス可能特別機能レジスタ・ス
ペース １１１−−イリーガル（違法〕 アドレス比較ｍ−一このフィール・ドはアドレス比較レ
ジスタ５５内に記憶されている３ビツトである。ＣＡＭ
語のビット４，３．２は、以下の表に記載するように、
それぞれより大（ｒＧＴＪ）。 同等（「εＱＪ）及びよシ小（ｒＬＴＪ）の状態を表わ
す。３つのビットは行き先アドレスフィールドが絶対値
比較器５７内で使用される態様を制御する符号化された
値よシ成っている。可能な符号化値は次の通シである（
以下の表で極性が逆になっていることに留意されたい）
。 ＧＴ　　ＩＱ　ＬＴ ビット　　４３２ １１１−一比較語をディスエーブ ル〇 一致は生じない。 １１０−−一致を生じる為には実 際の行き先アドレスは 行き先アドレス・フィ ールドよル小でなけれ ばならない。 １０１−−一致を生じる為には実 際の行き先アドレスは 行き先アドレスのフィ ールドと等しくなけれ ばならない。 １００−一実際の行き先アドレス は行き先アドレスと等 しいか、それよシ小で ＧＴ　　ＥＱ　　ＬＴ なければならない。 ０　１　１　−一実際の行き先アドレスは一致を生じる
為には 行き先アドレスフィー ルドよシ大でなげれば ならない。 ０１０−一実際の行き先アドレス は一致を生じる為には 行き先アドレス・フィ ールドよシ小か又はよ シ大でなければならな い。 ００１−一実際の行き先アドレス は一致を生じる為には 行き先アドレスフィー ルドと等しいか、それ より大でなければなら ない。 ＧＴ　　ＥＱ　　ＬＴ Ｏ００−一意味なし。この値は行 き先アドレス比較器に 無条件の一致を生じる。 スａツ？２）データ・マスター−このフィールドはデー
タ・マスク・レジスタ５９に記憶された８ビツトである
。これはデータ使用のマスクを含む。マスクは同等比較
器６１に記憶されたデータ中のビットの突合わせ（一致
〕を強制する為に使用される。任意のビット位置におけ
る　１１＃は比較器６１の対応するビット位置における
突合わせを強制する。全データ値の突合わせにおける「
無意味（Ｄｏｎ’　ｔ　Ｃａｒ＋ｓ　）　Ｊ状態は、マ
スク・レジスタ５９が全ての　１１″を含む時に生ずる
。このスロットの上位８ビツトは使用されない。 スロット３）行き先アドレスーーこのフィールドは行き
先アドレス・レジスタ５３内に記憶された１６ビツトで
ある。これは命令中の実際の行き先アドレスと比較され
る行き先アドレスを含む。 行き先アドレスは内部ＲＡＭスペース、外部ＲＡＭスペ
ース、特別機能レジスタ（５ＦＲ）スペース。 又はビット・アドレス可能レジスタ・スペース内の任意
のアドレスであることが可能である。ビット・アドレス
はバイト内のどのビットがアクセスされているかを明示
する、バイト・アドレス（ＳＦＲまたはＲＡＭ）プラス
３ビツトであると指定される。この場合低位バイトはバ
イト拳アドレスを又、高位バイトはビット指標を含む。 スロット４）データ値−一このフィールドはデータ・レ
ジスタ６３内に記憶されている８ビツトである。これ社
、比較器６１用の修飾子値であるデータを含む。このス
ロットの上位８ビツトは使用されない。 スロット５）ＰＣ比較型−一このフィールドはＰＣ比較
型レジスタ８５内に記憶されている３ビツトである。こ
れはＰＣアドレス・フィールドが絶対値比較器５Ｔ内で
使用される態様を制御する符号化された値を含んでいる
。とれらのビットは、求められているＰＣが、比較器５
Ｔ内の指定値よシ小であるか、同一であるか、又はよシ
大であるかを特定する。正しいビット内の１１＃は、ど
の不等性が満たされるべきかを選択する。これらのビッ
トの組合わせによって、よシ小か同等、より犬か同等、
又は無意味の状態を生ずる。無意味の状態は３つのビッ
ト全てをＳｌ“にセットすることによって達成される。 このスロット内の残シの１３ビツトは便用されない。 スロット６〕　オブコード・マスクー−このフィールド
はオブコード嗜マスク拳レジスタ６７内に記憶され九８
ビットである。これはオブコード値用のマスクを含む。 マスクは比較器６１内でのビットの突合わせを強制する
為に使用される。 任意のビット位置における　１１″は比較器の対応する
ビット位置における突合わせを強制する。 全データ値の突合わせに於ける無意味の状態は、マスク
・レジスタが全ての１１＃を含んでいる時に生ずる。ス
ロットの上位８ビツトは使用されない。 スロット７）ＰＣアドレスーーこのフィールドはＰＣレ
ジスタ６９内に記憶されている１６ビツトである。これ
は、比較器５Ｔ内でＰＣの値と比較されるべきＰＣアド
レスを含む。 スロット８）オブコード値−一このフィールドはオブコ
ード・レジスタＴ１内に記憶された８ビツトである。こ
れは比較器６１内の命令オブコードと比較されるオブコ
ードを含む。このスロットの上位８ビツトは使用されな
い。 第２図に示す回路構成図は４つのＣＡＭ比較器の１つで
あシ、それぞれがオブコード、ＰＣアドレス、ソース・
アドレス、行き先アドレス、アドレスＱス”ペースと、
プロセッサにより実行される命令のデータを比較する。 ４つのＣＡＭ比較器のそれぞれに於ける比較の結果は、
エミュレーション・プロセッサにより実行された事象す
なわちイベントが語認識子により指定された状態と適合
するか否かを判定する為、相互に論理積操作される。 エミエレーショ／・プロセッサにより実行されたイベン
トは、１つがそれぞれ４つのＣＡＭ比較器内にある４つ
の語認識子の１組と比較される。これらの比較のそれぞ
れにより、適合−非適合状態が生じ、突合わせ論理回路
Ｔ３の出力として現われる。４つの比較結果はＣＡＭ　
１７から、第３図を参照しつつ後述する５ＰＬＡ２１　
への４つの出力を構成する。 ソフトウェアでプログラム可能な論理アレイ本発明の主
な目的の一つはチック上に強力且つ弾力的な追跡／ブレ
ーク機構を実現することである。これは８−状態のマイ
クロプログラム可能なＶ＠状態マシンによって達成され
る。この状態マシンは、ｌｌの入力と１１の出力と１６
のＡＮＤ（論理積）項の８ＰＬＡと、前述の３２１１１
ｘ７３ビットＣＡＭと、２つの動的に再ロード可能な１
６ビツトのエミュレーションｅカウンタと、４つの外部
周期＠（２つは入力用、２つは出力用）とより成ってい
る。 状態マシンはその部品それぞれのプログラム能力により
多面性を達成する。５ＰＬＡは、入力の任意の所望の組
合わせが任意の所望の出力の組合わせを作成可能である
ようにマイクｏ　７’　ｏグラムされることができる。 前述のように、ＣＡＭは完全にプログラム可能であシ、
３２の語認識子を含む。エミュレーション書カウンタハ
ｌ　カラ６５５３６までの任意の数のイベントをカウン
トするように動的にプリロード可能である。マシンのそ
れぞれの可能な状態には４つの追跡／ブレーク語認識子
の組が連結されている。４つの語認識子のうち一致が全
くないか、１つか、複数か、全てに一致があるかによっ
て、別の状態ｉシン入力と共に、マシンの次の状態、ひ
いては語認識子の次の組が指定される。 ５ＰＬＡ　は状態マシンの心臓部である。前述のように
、これは、１１の入力と、１１の出力と、１６のＡＮＤ
項よシ成っている。これはン７トウエア制御のもとに動
的にプリグラム可能である。 標準型のＰＬＡ　　も　ＶＬ８　Ｉ　ＣＥに利用可能で
あろうが、便利に実行し得る例はまれであろう。例えば
、εＰＲＯＭをＰＬＡ　（、例えばＩＪｉ：　ＰＲＯＭ
　　又はＵＶＰＲＯＭ）として利用した場合、各実験後
には、ＶＬ８ＩＣεテップ全体を、相当の時間と尽力を
費して再プログラムする必要があるだろう。 本発明に使用可能な５ＰＬＡの有利な実施例の詳細は、
米国特許出願第　　　　　号に開示されている。 さて第３図を参照しつつ、ＢＰＬ人への入力及び５ＰＬ
Ａからの出力を説明する。５ＰＬＡ入力は次の通りであ
る。 １、有限状態マシン自体の現在の状態（３ビツト）、２
）　　ＣＡＭからの突合わせ状態（４ビツト）、３、エ
ミュレーション・カウンタからの下位けたあふれ（アン
ダフロ−）信号（２ビツト）、４６２つの外部周期入力
線（２ビツト）。 ＢＰＬＡ出力は次の通シである。 １、Ｖ限状態ｉシンの次の状態（３ビツト〕、２）　プ
リロード・エミュレーション・カウンタ・信号（２ビツ
ト〕、 ３、　　ｍ分エミュレーション・カウンタ信号（２ピツ
　ト　）、 ４８　　追跡信号（１ピツト）、 ５、　ブレーク信号（１ビツト）、 ６．２つの外部周期出力線（２ビツト）。 ８ＰＬＡへの前述の１１の入力はラッチされ、５ＰＬＡ
の１６ビツトのＡＮＤプレーンへ入力される。すなわち
、ＡＮＤプレーンのそれぞれのレベルについて、８ＰＬ
Ａへの１１の入力はおのおの、ＡＮＤ項の単一のプログ
ラム可能ビットへの入力を成し、ＡＮＤ項は１１のプロ
グラム可能ビットのそれぞれからの出力を相互に論理積
操作することにより形成される単一の出力を成す。好ま
しい実施例に於ては、ＡＮＤプレーンは１６レベルのＡ
ＮＤ項から成るが、勿論、特定の用途に応じて増減可能
である。次にＡＮＤ項は別のプログラム可能段、すなわ
ち、ＯＲプレーンへの入力として使用される。すなわち
、ＯＲプレーンのそれぞれのレベルについて、それぞれ
のＡＮＤ項はプログラム可能ビットへの入力でアシ、そ
の出力は相互に論理和操作されて、単一の０８項を形成
する。 好ましい実施例に於ては、ｌｌレベルのＤＲ項があるが
、ＡＮＤ項の場合と同様に、要望によって０８項の増減
が可能である。 １１の０８項は、それぞれの出力０１項の極性を定める
出力ブレーンとしての最終的なプログラム可能段への入
力として使用される。５ＰＬＡの概念を利用することに
より、有限状態マシンは、あらゆる実験に先立ち所望の
機能向けにプログラムされることが可能であシ、プログ
ラムされなければならない。このことを達成する高レベ
ルの言語構文は次のように表わすことができる。マシン
状　　　゛態Ｘ＝ＩＦ（条件）ＴＨｇＮ（アクション）
、Ｘはマシン状態０〜７（マシン状態線０−２のそれぞ
れが論理１０レベルにあるが論理ゼロレベルにあるかに
よる）、ＩＰ文は８ＰＬＡ入力のＡＮＤ、ＯＲまたはＮ
ＯＴ　　の任意の組合わせ、及びＴＨｇＮ文のアクショ
ンは、８ＰＩ、Ａ出力の任意の組合わせである。 第４図を参照すると、エミュレーションφカウンタＯ及
び１は、２つの１６ビツト動的再ロード可能カウンタで
ある。これらのカウンタは、５ＰＬＡの制御のもとてイ
ベントの発生回数をカウントする為に使用される。それ
ぞれのカウンタは３つの部分よシ成っている。すなわち
、プリロード換算レジスタ８１　（８１ａ及び８１ｂ）
、　　カウンターレジスタ８３（，８３ａ及び８３ｂ）
、　　及び減分回路８５　（８５ａ及び８５ｂ）である
。プリロード換算レジスタ８１は、状態マシンにバス４
３上のデータを、ダウンロード中にロードされる。カウ
ンタ・レジスタ８３には、プリロード値をダウンロード
する時、プリロード値と同一の値がａ−ドされる。プリ
ロード換算レジスタ８１及びカウンタ・レジスタ８３は
同一のアドレスを有している。 双方とも畳込み動作に於てａ−ドされるが、カウンタレ
ジスタのみは読出し得る。５ＰＬＡにより使用可能にさ
れると、減分回路８５　（８５ａ及び８５ｂ）は、カウ
ンターレジスタ（８３ａ又は８３ｂ）からカウント値を
受け、そのカウント値から１だけ減分し、それを再度カ
ウンタ・レジスタにｃｔ　−ドする。 ５ＰＬＡ　＆１エミュレーション・カウンタを制御する
４つの出力を有している。出力８７の２つ（８７ｍ及び
８７ｂ）はプリロード換算レジスタ８１ａ又は８１ｂ　
からカウンタ・レジスタ８３ｍ又は８３ｂへの値のロー
ドを可能にする。すなわち、カウンタ・レジスタのそれ
ぞれにつき１つの出力である。別の２つの出力８９　（
８９ａ及び８９ｂ）は、それぞれのカウンタが、それぞ
れのカウンタ・レジスタ８３の値を減分することを可能
にする。カウントが１に違すると、次の減分で、８ＰＬ
Ａの入力である線９１ａ又は９１ｂの対応する１つの上
のアンダーフロー信号が生起される。 それぞれのカウンタにつき、５ＰＬＡ出力レジスタ（図
示せず）があシ、これはカウンタが状態マシン・サイク
ルに１度、又はプロセッサ・サイクルに１度域分するこ
とのいずれかを遇択する。 前述したように、第３図を再び参照すると、５ＰＬＡ　
２１　　は、チップの外側から来る２つの入力およびチ
ップから直接外に出る２つの出力、すなわち外部周期線
１００〜１０３を有している。とれらの周期線によって
、多重のｉｃｇ構造内のＩＣＥユニットは相互に通信し
てその追跡／ブレーク機能を調和させることが可能であ
る。次に本発明の多重のｘｃＩｉＸ能力を詳細に説明す
る。 入力周期線１００　　と　１０１は有限状態マシンに対
し、多重のＩＣＩＥ構造内の別のプロセッサの状態を指
示する。これらの線はｆ９ＰＬＡへの任意の別の入力と
同様に扱われる。５ＰＬＡのマイクロプログラミングは
、有限状態マシンの状態に、入力周期線が如何なる作用
を及ぼすかを決定する。 出力周期線１０２及び１０３は多重のＩ（ｌ構造の他の
プロセッサに対して有限状態マシンの状態を指示する。 入力周期線を出力周期線と併用し、２つの共通周期線を
作成することによって、多重のＴＣＩ構造内の全てのプ
ロセッサは相互に通信可能である。 追跡回路 再度第１図を参照すると、追跡バッファ２５は、上述の
ように捕獲論理手段１５によりラッチされたデータを出
力ピン３１へと送る。この追跡バッファは、追跡バス３
２へと、追跡されている命令に関する情報を出力するＶ
ＬＳＩＣＩＩ；の一部である追跡回路よシ成っている。 これは又、追跡データをラッチする様にＩ（ｌ追跡メモ
リーにより要求される追跡りａツクを供給する。追跡回
路は命令に関する情報を集め、且つ、起動状態となる５
ＰＬＡ２１　内でプログラムされた条件により追跡信号
が線１０９上で確認された場合に、集められた情報を追
跡バス３２へとシフトアウトする一連のシフトレジスタ
よシ成っている。 追跡データの組は追跡フレームと呼ばれる。追跡フレー
ムは命令に応じて、１〜５の追跡語によって形成される
。それぞれの追跡語は３１ビツトの語長であり、１対の
アドレス／データ、及び９つのスロット内の前記対に関
する情報を含む。そレソレの追跡フレームハ、工２ニレ
−ジョン−プロセッサにより実行される１つの命令と連
結している。以下に追跡語のフォーマットを示す。 スロット１）、フレームの第１の語−一このビットは　
１１＃を含んでいる場合、目下の語がフレームの第１の
語であシ、プログラムφカウンタ及びオブコードを含ん
でいることを示している。残シの語は全て命令用のアド
レス／データ対の情報を含み、このビット内に　ｓθ″
を有している。このビットが％１１であシ、アドレス及
びデータ長歯ビットが１０＃である場合は、追跡フレー
ムはＯＭＡ情報を含んでいる。 スロット２）、　ＰＣ又はアドレス高−一このスロット
はアドレス又はプログラム・カウンタの高バイトを含ん
でいる。ビット命令用には、このバイトはスロット３）
内のバイト・アドレスにより指定された記憶場所への３
ビツト指標を含んでいる。 スロット３）、ＰＣ又はアドレス低−一このスロットは
アドレス又はプログラム・カウンタの低バイトを含んで
いる。 スロット４）、ソース７行き先−一このビットハ語の中
のアドレス／データ対が命令中ノソース又は行き先のい
ずれとみなされているかを指示する。％１＃はソースを
示し、他方１０″は行き先を示す。このフィールドはフ
レームの第１の語中では定義されない。 スロット５）、ビット命令−一このビットは、アドレス
がビット・アドレスであるなら％１＃である。このビッ
トはフレームの第１の語中では定義されない。 スロット６）、アドレス・スペースーーこのフィールド
は２ビット幅であり、その語に含まれるアドレスのアド
レス・スペースを指示する。とれらのビットはフレーム
の第１の語中では定義されない。とれらは次のように符
号化される。 （００）　　イリーガル（違法） （Ｏｌ）　　ｅ別機能レジスタ・スペース（１０）内部
ＲＡＭスペース （１１）外部データスペース スロット７）、アドレス妥当ビットーーこのビットはア
ドレス・フィールドが妥当であるかどうかを指示する。 ｓｌｌはフィールドが妥当なアドレスを含むことを、一
方１０＃はフィールドが未定義であることを示す。 スロット８）、データ妥当ビットーーこのビットはデー
タ・フィールドが妥当であるかどうかを指示する。′１
＃はフィールドが妥当なデータを含むことを、一方　％
０“はフィールドが未定義であることを示す。 スロット９）、オブコード又はデーター−このスロット
は命令のオブコード又は命令中のデータの第１のバイト
を含む。即値データは不当なアドレスを有するソースデ
ータとして現われる。他のオペランドはソース及び行き
光情報の一部として現われる。 出力追跡データを分析することによって、マイクロプロ
セッサ・システム全体を、比較的有効かつ低コストにて
デバッグすることが可能である。 多重ＩＣＥの能力 本発明は、上述のように２対の外部周期線１００−１０
４を使用することによってその多重ＩＣＥ能力を達成す
る。これらの線によって、ＩＣＥユニットは別のＩＣＥ
ユニット内の事象すなわちイベントをトリガすることが
可能である。この能力は例示により最もよく説明できる
。以下に３つの例を示す。 １）最も簡単な例は、１つのＩＣ１ｆｌユニツトがブレ
ーク又は追跡をした場合、別のＩＣＥユニットのブレー
ク又は追跡を惹起するものである。これは１つの周期線
を広域追跡信号として、又、別の周期線を広域ブレーク
信号として定義することによって達成される。個別のＩ
ＣＥユニットはこれらの線に並列接続されている。各Ｉ
（ｌユニット内の５ＰＬＡは、次に、表明（ａｓｓｅｒ
ｔ）があれば周期線が追跡又はブレークを惹起するよう
にマイクロコード化される。このようにして線の一つに
対する表明をする任意のＩＣＥユニットは全てのＩＣＥ
ユニットにおける応答を惹起する。 ２）第２の例には、３つのＩＣＥユニットの相互接続が
含まれる。必要なシナリオは、ＩＣＩユニットＡが、Ｉ
ＣｊＥユニットＢＬ／ｃおける事象をトリガしなければ
ならない一定の状態を達成するととである。このように
してトリガ（アーム）されｆｃ、ｘｃｇユニットＢは、
それがＩＣＥ３−エツトＣにおける事象をトリガしなけ
ればならない一定の状態を達成する１でコードを実行す
る。このことは、１つの周期線をユニットＡと８間の通
信線として、又、第２の周期線をユニットＢと０間の通
信線として定義することによって達成される。ユニット
Ａはそれが、ユニットＢをトリガしなければならない状
態に違するまでコードを実行する。 ユニツ）Ａは第１の周期線に対する表明をする。 ユニットＢはＩＲｌの周期線の状態の変化に応答して状
態を変化させる。ここでユニットＢの状態ハアームされ
、それがユニットＣをトリガしなければなら々い状態に
達するまでコードの実行を継続する、この時点で、ユニ
ットＢ社第２の周期線に対する表明をし、且つユニット
Ｃは第２の周期線の状態の変化に応答して状態を変化さ
せる。 ３）第３の例は、周期線の１つが広域ブレーク線として
予約されなければならないこと以外は前述の二つの例と
同一である。これは、３つのＩＣＩＥユニットの通信を
介する一つの周期線だけを残す。 例えば、１つの周期線は例１で示したように広域ブレー
ク信号として定義可能である。第２の周期線を通信線と
して使用する為に、ＩＣＥユニットの状態マシンは次の
ようにマイクロ；−ド化されなければならない。工二ッ
）Ｂはそのエミュレーションカウンタの１つを１から０
にカウントするようにセットしなければならない。その
状態マシンは、第２の周期線に対する表明がされるとカ
ウンタを減分し外ければならない。ユニットＣは、その
エミュレーショ／・カウンタの１つを２から０にカウン
トするようにセットしなければならない。その状態マシ
ンは、第２の周期線に対する表明がされると、カウンタ
を減分しなければならない。 ユニットＡは、それがユニットＢをトリガしなければな
らない状態に達するまでコードを実行する。ユニットＡ
は第２の周期線に対しての表明をする。ユニツｌ−Ｂ及
びＣは、第２の周期線に対する表明に応答して、そのエ
ミュレーション・カラ７ｆｉ’に減分する。ユニットＢ
のエミュレーション・カウンタはカウントｌから０にセ
ットされたので、カウンタは下位けたあふれ（アンダフ
ロー）し、ユニツｌ−Ｂの状態を変化せしめる。ユニッ
トＣは、そのエミュレーションカウンタが２からカウン
トするようにセットされているので状態を変化させない
。ここでユニットＢの状態はアームされる。ユニットＢ
は、ユニットＣをトリガしなければならない状態に達す
るまでコードの実行を継続する。ユニットＢは第２の周
期線に対する表明をする。ユニットＣは第２の周期線の
状態の変化に応答してそのエミュレーションカウンタを
減分スル。ユニットＣのエミュレーションカウンタは２
からカウントするようにセットされたので、カウンタは
アンダフローシ、それによりュニットＣの状態を変化せ
しめる。 モード制御器 第１＠を再度参照すると、これまでに言及していない実
線３３内に示す１０５回路の部分はモード制御器２７だ
けである。モード制御器２Ｔの特定の詳細についてはマ
イクロプロセッサ１３の構造に大きく左右されるので、
それらの詳細はここでは説明を省いてきた。しかし、か
かる細部については肖該専門家に会知のものである。す
なわち適宜の制御器はマイクロプロセッサの構造の知識
及び、本明細書にて開示している１０５回路の構造の知
識により容易に構成し得るものである。前述の通ｐ１そ
−ド制御器２Ｔは１０５回路を、３つのモード

【すなわ
ちエミュレーション・モード、呼掛はモード又は停止モ
ード】の１つに置く。 エミュレーションモードに於ては、ＶＬ８ＩＣＩテップ
上のマイクロプロセッサはターゲット・プロセッサと同
様に機能する。すなわち、実時間エミュレーションノ間
、エミュレーション・プロセッサはプログラム・コード
・メそり一からの命令を取出し、それらを実行する。エ
ミュレーションは、エンニレ−ジョン開始シジスタ内の
アドレスにて始１シ、利用者による打切シ、ないし、線
１１１に対する表明を惹起せしめるような条件に利用者
が８ＰＬＡをセットすることによって停止（すなわちブ
レーク）する。勿論、エミュレーション・モードに於て
は、追跡データが利用者により５ＰＬＡ　２１　　でセ
ットした条件で各命令及び出力用に集められる。 呼掛はモードに於ては、利用者は、ＩＣＥ回路に対して
の直接的制御をする。このモードに於ては以下のことが
可能である。 １）　　ａ）追跡及びブレーク・アーｉング、ディスア
ーミング及びトリガ条件、ｂ）エミュレーション制御ビ
ット、及びＣ）メモリースペース・マツピングを定義す
ることにより、システムをエミユレーシヨン用に準備す
る。 ２）追跡バッファの内容を吟味する。 ３）任意のメモリー・スペースの内容を吟味し及び（又
は）変更する。 ４）以前プログラムされたＩｌｌ・コマンド嗜マクロを
実行する。 呼掛はモードに於てはプログラムはマイクロプロセッサ
内で実行可能であシ、データはバス４１に送られ、この
データは次にモード制御器２Ｔを介してバス４３に送ら
れ、これがＣＡＭ１７及び８ＰＬＡ　２１　　に所望の
初期状態をロードする。 呼掛はモードに於ては、ＩＣＥユニットはターゲット・
プロセッサの実時間処理機能をエミュレートシない。割
込みは提供されず、直列ボート通信は支援されず、タイ
マー機能は抑止され、ＤＭＡの機能性は限定され、且つ
追跡及びブレーク回路は使用不能（ディスエーブル）と
される。 停止モード？、ｔ１１１ユニットが１つのモードから別
のモードに切換えられる間の状態である。停止モード中
、ｒｃｇ　システムは、呼掛はモード中にプロセッサに
より実行されるべきコードをＩＣＥの監視メモリーにダ
ウンロードし、プロセッサは、モード制御器２Ｔ専用の
、エミュレーション制御レジスタの内容に従って１つの
モードから別のモードへと順次移行する。エミュレーシ
ョン制御レジスタ及びモード制御器２Ｔにより使用され
る別のレジスタは以下に説明する。 工２エレーシ目ン制御レジスタは、ニオニジージョン制
御バイトを含む８ピツト・レジスタである。前述した通
り、このレジスタは呼掛はモード中だけアクセス可能で
ある。個別のビットについて以下に説明する。 ビット０−一エミュレーション停止ビット。このビット
は、停止モードから出た後に、エミュレーション・プロ
セッサが入るモードを制御する。 これは停止モードを出ると自動的にクリヤされるので、
エミエレーションΦモードからのブレーク後、プロセッ
サは常に呼掛はモードに入る。このビットはシステムの
リセット中クリヤされる。このようにして、プロセッサ
はセットされると、停止モードから呼掛はモードに入る
。 ビット１−−ソフトウェア０ブレーク。このビットはブ
レークを惹起し、呼掛はモード中にクリヤされた後にセ
ットされると停止モードに入る。 ブレークを生じる為、まず雫Ｑ＃が、そして次に１１＃
がこのビットに書込まれる。このビットはシステムのリ
セット中にクリヤされる。 ビット２−一エミュレータ・ラスト・モード。 このビットによ＃）８ＰＬＡは呼掛はモード中に循環し
て機能テストを補助することができる。５ＰＬＡ及びそ
の出力ラッチは、さもなければ呼掛はモード中に凍結さ
れる。このビットはシステムのリセット中にクリヤされ
る。 ビット３−一二ξエレータ外部アクセスｅビット。この
ビットは呼掛はモード中のプロセッサの所定のボートの
動作を制御する。セットされると、ホードは、外部メモ
リー・アドレスにアクセスがなされても、呼掛はモード
を通して凍結状態を保つ。クリヤされるとボートは正規
に外部メモリーへのアクセスに応答する。このビットは
システムのりヒツト中にセットされる。 ビット４−一利用者プログラム・メモリー、拳読出しビ
ット。このビットがセットされると、外部データ・メモ
リーが、利用者プログラム・メモリーから呼掛はモード
中に読出される。このビットはシステムのリセット中に
クリヤされる。 ビット５−−ＶＬＳＩ（ｌレジスタ拳アドレス使用可能
。このビットがセットされると、呼掛はモード中、１外
部“オンーチップＶＬＳＩＣｇレジスタ・スペースから
の全ての外部データが取出される。このビットはシステ
ムのリセット中クリヤされる。 ビット６一−ＤＭＡ使用不能。このビットが呼掛は中に
セットされると、ＤＭＡは使用不能となる。ＤＭＡはこ
のビットがクリヤされるまで呼掛は中に自動的に使用不
能となる。このビットはシステムのリセット中にセット
される。 ビット７−−モニターへのデータ・メモリーΦアクセス
。このビットによって、呼掛はモード中、ＩＣｇ監視メ
モリースペースへの外部データメモリーのアクセスが可
能となる。このビットはシステムのリセット中にセット
される。 好ましい実施例に於ては、上述のエミュレーション制御
レジスタの他に、エミユレーション用の実験の準備中、
プロセッサの完全な状態をセーブし且つ復元する為、モ
ード制御器２７が使用する為の３つの補足的な一時的レ
ジスタが割当てられている。４つのレジスタのそれぞれ
は、マイクロプロセッサが使用するレジスタの他に追加
されている読出し／書込み特別機能レジスタである。勿
論、マイクロプロセッサにより使用されるレジスタは、
ＩＣＥ回路によっても使用可能である。４つの特別機能
レジスタは呼掛はモード中に限シアクセス可能であるこ
とに留意されたい。 公知の大規模集積技術を利用して単一のシリコン上に、
本明細書にて開示するＩＣＥ回路を実現することによっ
て、前述のイン・サーキット・エミュレーションを用い
たマイクロコンピュータシステムのデバッグに関する困
難性を避けることができる。 このように、これまでＶＬ８１０Ｆ、チップの説明をし
てきた。本発明の理解を促進する為、特定の実施例につ
いて説明してきたが、本発明は、本明細書に於て考察し
たのとは別の型式のプロセッサと結合しても実施可能で
あることが了解されよう。 更に、特許請求の範囲に規定した本発明の範囲から逸れ
ることなく、語長、パスの幅等の細部の変更が可能であ
る。更に、ＶＬＳ　Ｉ　ＣＥへの情報入力、及びＶＬＳ
　Ｉ　ＣＥからの情報出力等の細目は、クレームに記載
した本発明の範囲から逸れることなく、特定の用途に応
じて変更可能である。

【図面の簡単な説明】

第１図は本発明に基づく超大規模集積イン・サーキット
ｅエミュレータ（ＶＬＳＩＣε〕の構成図、第２図は単
一の連想記憶装置（ＣＡＭ）の比較器の構成図、第３図
は本発明に於て利用されているソフトウェアでプログラ
ム可能な論理アレイ（ＳＰＬＡ）の構成・図、ｆｉｇＡ
図は本発明に於て使用されているエミュレーション・カ
ウンタの構成図である。 １３・・争・マイクロプロセッサ、１５＠・・・捕獲論
理手段、１７・・・・連想記憶装置（ＣＡＭ）、２１・
・・ｅソフトウェアでプログラム可能な論理アレイ（Ｓ
ＰＬＡ　）、２５−・φ・追跡バッファ、２７・・・・
モー１’制御！、５１・壷―・アドレス・スペース・レ
ジスタ、５３・・・・行き先アドレス・レジスタ、５５
・・・・アドレス比較型レジスタ、５Ｔ・・・・絶対値
比較器、５９・・・・データφマスク・レジスタ、６１
・・・・同等比較器、６３・・・・データ・レジスタ、
６７・・・・オブコード・マスク・レジスタ、６９・・
・・プログラムカウンタ、Ｔ１・・・・オブコード・レ
ジスタ、８１ａ、８１ｂ　　・・・・プリロード換算レ
ジスタ、８３ａ、８３ｂ　　−轡・・エミュレーション
・カウンタ、８５ａ、８５ｂ嗜・・・減分回路、１００
，１０１　　・・・・入力用周期線、１０２，１０３・
・・・出力用周期線。

Claims (13)

【特許請求の範囲】
1. （１）集積回路の一部を形成する少なくとも１つのマイ
   クロプロセッサを含むマイクロプロセッサシステムをテ
   ストする為の集積回路イン・サーキット・エミュレータ
   であつて、 前記マイクロプロセッサによりそれが所定の命令シーク
   エンスを実行する際に生成されるデータを記憶する為の
   捕獲論理手段と、 所定のデータを記憶手段に記憶し、前記所定のデータを
   前記マイクロプロセッサにより生成された前記記憶され
   たデータと比較し且つ、前記比較の結果に値が準拠する
   出力信号を生成する為の比較手段と、 前記出力信号を受け且つ前記出力信号の値に準拠して追
   跡信号及びブレーク信号を選択的に生成する為の論理手
   段と、 前記追跡信号の値に準拠して、前記マイクロプロセッサ
   により生成された前記データを選択的に利用可能化にし
   て前記集積回路の外部で利用可能にする為の利用可能化
   手段と、 前記ブレーク信号の値に準拠して前記エミュレータの動
   作モードを制御する為の制御手段とにより構成されるこ
   とを特徴とするエミュレータ。
2. （２）特許請求の範囲第１項記載のエミュレータにおい
   て、前記捕獲論理手段は前記マイクロプロセッサ内に配
   置されたプログラムカウンタ、内部データバス及び制御
   線及び前記マイクロプロセッサのアドレス及びデータバ
   スに結合された複数個のラッチを具備し、前記ラッチは
   前記マイクロプロセッサの前記プログラムカウンタ、内
   部データバス、アドレス及びデータバス及び制御線から
   のデータを、前記マイクロプロセッサのクロック周期ご
   とに記憶することを特徴とするエミュレータ。
3. （３）特許請求の範囲第２項記載のエミュレータにおい
   て、前記比較手段は、前記所定のデータを記憶する前記
   論理手段と連結された連想記憶装置と、前記複数個のラ
   ッチと連結され、オブコード、プログラムカウンタ・ア
   ドレス、ソース・アドレス、行き先アドレス、前記マイ
   クロプロセッサにより実行された命令のアドレススペー
   ス及びデータの少なくとも１つと、前記連想記憶装置内
   の記憶場所の対応するフィールドとを比較する為の少な
   くとも１つの比較器とにより構成されることを特徴とす
   るエミュレータ。
4. （４）特許請求の範囲第３項記載のエミュレータにおい
   て、前記比較器は、自己に記憶されるビットの突合わせ
   を強制する為の少なくとも１つのマスクレジスタを含み
   、前記マスクレジスタ内に記憶されている値は前記連想
   記憶装置内の記憶場所の対応するフィールドにより決定
   されることを特徴とするエミュレータ。
5. （５）特許請求の範囲第１項記載のエミュレータにおい
   て、前記論理手段はプログラム可能な論理配列より成る
   ことを特徴とするエミュレータ。
6. （６）特許請求の範囲第５項記載のエミュレータにおい
   て、前記プログラム可能な論理配列はソフトウェアプロ
   グラム可能であることを特徴とするエミュレータ。
7. （７）特許請求の範囲第１項記載のエミュレータにおい
   て、前記利用可能化手段は前記捕獲論理手段に連結され
   外部記憶装置への出力用に前記捕獲論理手段内に記憶さ
   れているデータをバッファする為の追跡バッファより成
   ることを特徴とするエミュレータ。
8. （８）特許請求の範囲第１項記載のエミュレータにおい
   て、前記制御手段は前記エミュレータを選択的にエミュ
   レーションモード、呼掛けモード及び停止モードの１つ
   に置くことを特徴とするエミュレータ。
9. （９）特許請求の範囲第３項記載のエミュレータにおい
   て、前記少なくとも１つの比較器は、行き先アドレスレ
   ジスタに連結された絶対値比較器を含み、前記絶対値比
   較器は実行される命令の行き先実アドレスと前記行き先
   アドレスレジスタに記憶されている行き先アドレスとを
   比較し且つ所定の突合せ条件が合致すると信号を生成す
   ることを特徴とするエミュレータ。
10. （１０）特許請求の範囲第３項記載のエミュレータにお
    いて、前記少なくとも１つの比較器はプログラムカウン
    タレジスタに連結された絶対値比較器を含み、前記絶対
    値比較器は実行される命令用のプログラムカウンタの実
    アドレスと前記プログラムカウンタレジスタ内に記憶さ
    れているプログラムカウンタアドレスとを比較し且つ、
    所定の突合せ条件が合致すると信号を生成することを特
    徴とするエミュレータ。
11. （１１）特許請求の範囲第３項記載のエミュレータにお
    いて、前記少なくとも１つの比較器はオブコードレジス
    タに連結された同等比較器を含み、前記同等比較器は前
    記オブコードレジスタ内に記憶されているオブコードと
    実行される命令のオブコードとを比較し、所定の突合せ
    条件が合致すると信号を生成することを特徴とするエミ
    ュレータ。
12. （１２）特許請求の範囲第３項記載のエミュレータにお
    いて、前記少なくとも１つの比較器はデータレジスタに
    連結された同等比較器を含み、前記同等比較器は前記デ
    ータレジスタ内に記憶されたデータ値と実行される命令
    のデータフィールドとを比較し、所定の突合せ条件が合
    致すると信号を生成することを特徴とするエミュレータ
    。
13. （１３）特許請求の範囲第３項記載のエミュレータにお
    いて、前記少なくとも１つの比較器はプログラムカウン
    タレジスタ及び行き先アドレスレジスタとに連結された
    絶対値比較器と、オブコードレジスタ及びデータレジス
    タに連結された同等比較器とを含み、前記絶対値比較器
    は前記プログラムカウンタレジスタ及び行き先アドレス
    レジスタの１つの値と、実行される命令内の対応するフ
    ィールドとを比較して、所定の突合せ条件が合致すると
    信号を生成し、オブコードレジスタ及びデータレジスタ
    に連結された前記同等比較器は前記オブコードレジスタ
    及びデータレジスタの１つの値と、実行される命令内の
    対応するフィールドとを比較して、所定の突合せ条件が
    合致すると信号を生成することを特徴とするエミュレー
    タ。