JP3214613B2 - マイクロプロセッサ及びデータ処理システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ及びデータ処理システムに関し、特に、キャッシュメ
モリとデータトレース機能とを有するマイクロプロセッ
サ及びデータ処理システムに関する。

【０００２】

【従来の技術】コンピュータシステムは、マイクロプロ
セッサ（ＭＰＵ）と、これを動作させるプログラムを内
蔵したＲＯＭ（読出し専用メモリ）と、処理するデータ
を記憶するＲＡＭ（ランダム・アクセス・メモリ）と、
その他の周辺装置から構成されている。コンピュータシ
ステムを開発する段階では、通常、マイクロプロセッサ
にトレース回路を付加して、プログラムが期待通りに動
作するかどうかを検査（デバッグ）することが必要であ
る。

【０００３】従来は、マイクロプロセッサに接続される
アドレス・バスやデータ・バス（以下、これらのバスを
まとめてシステム・バスと呼ぶ）をトレース回路と接続
して、所定のタイミングで所望の履歴情報を獲得し、ト
レース回路に内蔵された記憶装置（トレースメモリ部）
に保存するようにしていた。

【０００４】マイクロプロセッサには、動作速度がマイ
クロプロセッサの動作速度に比して十分には速くない大
容量のメインメモリを用いて稼働する形式のものがあ
る。このようなコンピュータシステムでは、ＳＲＡＭ(S
tatic RAM)等から成る小容量で高速なキャッシュメモリ
をマイクロプロセッサの近傍に配置し、メインメモリか
ら読み出したデータの一部をキャッシュメモリに記憶し
て使用することにより、マイクロプロセッサの速度を低
下させずに作動させている。

【０００５】ところで、キャッシュメモリを有しないマ
イクロプロセッサでは、リード／ライト信号などの制御
信号に応答して、実行すべき命令を外部のＲＯＭ等から
なるメモリから逐次取り込んで実行する。従って、外部
端子、特にアドレス・バスや制御信号の状態を観測すれ
ば、実行中の命令をトレースすることができる。これに
対し、キャッシュメモリを有する上述のマイクロプロセ
ッサでは、実行すべき命令がキャッシュメモリにヒット
すると、メモリに対するアクセスが行われないため、外
部端子を観測するだけでは実行中の命令の全てをトレー
スすることができない状態を招く。この場合には、デバ
ッグを適正に行うことができない。

【０００６】そこで、マイクロプロセッサからの命令が
供給されるシステム・バスにトレース回路を接続し、キ
ャッシュメモリにヒットした命令もトレースできる構成
のマイクロプロセッサが知られている（以下、従来例１
とする）。図７は、この形式のマイクロプロセッサ及び
トレース回路等を含むデータ処理システムの一例を示す
ブロック図である。

【０００７】データ処理システム１８は、パイプライン
処理ブロック１２と、パイプライン処理ブロック１２と
の間でデータを授受するデータ・キャッシュ１３と、次
に実行すべき命令等を出力する命令キャッシュ１５とを
有するマイクロプロセッサ１１を備えている。データ処
理システム１８は更に、マイクロプロセッサ１１等から
の種々のデータが供給されるシステム・バス１６、シス
テム・バス１６に夫々接続された周辺装置１７、ＲＯＭ
１９、ＲＡＭ２０及びトレース回路１４を備える。ま
た、マイクロプロセッサ１１は、クロック信号ＣＬＫを
出力する発振回路１２８（図８）と、パイプマスク信号
PIPEMKがロウレベルでパイプライン処理が有効なときだ
けクロック信号ＣＬＫに同期したパイプクロック信号PI
PECLKを出力するパイプクロック生成回路１２９（図
８）とを備える。

【０００８】図８は、従来のデータ処理システム１８の
内部構成を詳細に示すブロック図であり、図９は、図８
に示す上記従来のデータ処理システムにおける作動タイ
ミングを示すタイミングチャートである。

【０００９】図８をもとに、データ処理システム１８の
構成を詳細に説明する。データ処理システム１８のマイ
クロプロセッサ１１は、５段のパイプライン・ステージ
として、ＩＦステージ、ＲＦステージ、ＥＸステージ、
ＤＦステージ及びＷＢステージを有し、各ステージの相
互間に夫々、パイプライン・レジスタを備えている。

【００１０】ＩＦ（命令・フェッチ）ステージは、プロ
グラムカウンタ生成部１３２と、命令コードを授受する
命令キャッシュ１１５と、プログラム・カウンタ（Ｐ
Ｃ）１３４とを備える。

【００１１】ＩＦステージでは、プログラム・カウンタ
１３４で指示されるアドレス（以下、ＰＣアドレスと呼
ぶ）を用いて命令キャッシュ１１５または命令メモリ
（ＲＯＭ）１９から命令が読み出され、ＲＦパイプライ
ン・レジスタ１７３に書き込まれる。プログラム・カウ
ンタ１３４のＰＣアドレスはインクリメントされて、次
の命令フェッチ・サイクルに備える。プログラムカウン
タ生成部１３２は、分岐命令などがあった場合に、分岐
先のアドレスを生成する。

【００１２】ＲＦ（レジスタ・フェッチ）ステージは、
パイプライン制御部１３７と、レジスタファイル１３８
と、ＩＦステージに隣接するＲＦパイプライン・レジス
タ１７３とを備えている。ＲＦパイプライン・レジスタ
１７３は、プログラム・カウンタ１３４からの出力をラ
ッチするＰＣラッチ１３５と、命令キャッシュ１１５か
ら出力された命令コードをラッチする命令コードラッチ
１３６とを備える。これらのラッチ１３５、１３６は、
パイプクロック信号PIPECLKに同期して保持動作する。
なお、パイプライン制御部１３７は、図８では便宜上Ｒ
Ｆステージに図示したが、ＲＦステージだけに属するも
のではなく、全てのステージに係わるものである。

【００１３】パイプライン制御部１３７は、命令コード
ラッチ１３６から命令コードを読み込み、これをデコー
ドしてパイプライン処理における作動を統括的に制御す
るものである。レジスタファイル１３８は、レジスタ番
号が付与された複数のレジスタからなり、アクセスのキ
ーとしてレジスタ番号が入力されると、そのレジスタの
内容が読出し／書込みされるものである。例えば、読出
し及び書込みのデコーダと、フリップフロップを並べた
レジスタとから構成される。レジスタファイル１３８で
は、レジスタの読出し時に状態は何ら変更されず、レジ
スタ番号を入力として指定するだけで、レジスタに保存
されたデータを得ることができる。レジスタファイル１
３８のレジスタへの書込み時には、例えば、レジスタ番
号、書き込むべきデータ、及び、書込みを制御するクロ
ック信号の３入力が必要である。

【００１４】ＥＸ(Execute:実行)ステージは、算術演算
部（ＡＬＵ）１４３と、ＥＸパイプライン・レジスタ１
７４とを備える。ＥＸパイプライン・レジスタ１７４
は、パイプライン制御部１３７とレジスタファイル１３
８から出力される通常の処理データをラッチするラッチ
１４０、１４１、１４２を備える。ラッチ１４０、１４
１、１４２は、レジスタファイル１３８の内容、算術演
算部１４３の演算結果、リード／ライトデータをアクセ
スするアドレスなどをパイプクロック信号PIPECLKに同
期して保持する。

【００１５】ＥＸ(実行)ステージでは、デコードされた
命令が実行される。例えば、ロード命令によって、レジ
スタの内容と符号拡張された値とがＥＸパイプライン・
レジスタ１７４から読み出されて、算術論理演算ユニッ
ト（ＡＬＵ）１４３で加算され、加算結果がＤＦパイプ
ライン・レジスタに格納される。このステージでは、ラ
ッチ１４０、１４１に各信号を設定する必要があり、設
定した信号によって、ＡＬＵの演算操作、及び、レジス
タと符号拡張された値とのどちらをＡＬＵに入力するか
等が夫々選択される。

【００１６】ＤＦ（データ・フェッチ）ステージは、デ
ータキャッシュ１１３と、ＤＦパイプライン・レジスタ
１７５とを備える。ＤＦパイプライン・レジスタ１７５
は、算術演算部１４３からのデータをラッチするラッチ
１４５と、ラッチ１４２からのライトデータをラッチす
るラッチ１４６とを備える。

【００１７】ＤＦステージでは、メモリ１９、２０また
は周辺装置１７へのアクセスステージであり、データの
読出し（リード）が行われる。ロード命令によってデー
タキャッシュ１１３にミスヒットした場合、ＲＡＭ２０
などからデータが読み出され、ＷＢパイプライン・レジ
スタ１７６に格納される。

【００１８】データキャッシュ１１３は、パイプライン
制御部１３７を含むパイプライン処理ブロック２２との
間で種々のデータを授受するもので、リードデータまた
はライトデータが読み書きされる。ミスヒットした場合
には、データキャッシュ１１３は、外部バス制御部１４
８にリードバスサイクルを発行する。

【００１９】最終ステージであるＷＢ(Write Back:書込
み)は、ＷＢパイプライン・レジスタ１７６を備える。
ＷＢパイプライン・レジスタ１７６は、ラッチ１４５の
出力であるアクセスアドレスなどをラッチするラッチ１
５０と、データキャッシュ１１３からのリードデータと
ラッチ１４６からのライトデータとの一方をセレクタ１
９１で選択してラッチするラッチ１５１とを備える。

【００２０】ＷＢステージでは、データの書込み（ライ
ト）が行われる。ロード命令では、ＷＢパイプライン・
レジスタ１７６からデータが読み出され、レジスタ・フ
ァイル１３８にデータを書き込む。ストア命令では、デ
ータキャッシュ１１３にヒットしたときは、データキャ
ッシュ１１３にデータを書き込み、ミスヒットしたとき
は外部にライトバスサイクルを発行し、ＲＡＭ２０など
にデータを書き込む。

【００２１】これらのステージとは別に、マイクロプロ
セッサ１１は、外部バス制御部１４８を備えている。ま
た、マイクロプロセッサ１１は、アドレス信号（S_ADD
R）端子１７７、データ(S_DATA)端子１７８、リード／
ライト信号(S_R/W)端子１７９、及びステータス信号(S_
STATUS)端子１８０を備えている。

【００２２】外部バス制御部１４８は、これらの各端子
１７７〜１８０と接続されるとともに、システム・バス
１６に接続され、システム・バス１６へのデータの供給
及び取込み等の制御を行う。すなわち、外部バス制御部
１４８は、システム・バス１６を介してＲＯＭ１９、Ｒ
ＡＭ２０あるいは周辺装置１７との間でデータを授受
し、命令キャッシュ１２５とＲＯＭ１９との間で命令コ
ード等を授受し、データキャッシュ１１３とＲＡＭ２０
との間でリードデータを授受し、あるいは、ＷＢステー
ジからライトデータを取り込んで、内蔵のライトバッフ
ァ１４８ａを介してＲＡＭ２０に書き込む。つまり、外
部バス制御部１４８は、アドレス信号S_ADDR、リード／
ライト信号S_R/W、及びステータス信号S_STATUSを出力
すると共に、データ信号S_DATAを入、出力する。メモリ
ＲＡＭ２０や周辺装置１７へのライトは、ライトバッフ
ァ１４８ａにより、パイプライン処理に影響を与えるこ
となく独立してＲＡＭ２０へ書き込まれる。

【００２３】図９は、図７に示す上記従来のデータ処理
システムにおけるパイプライン処理時の作動タイミング
を示すタイミングチャートである。パイプライン処理で
は、直列的な命令実行の流れが並列化されて、命令のス
ループットが増大して命令の平均実行時間が短縮され、
１ステップで全体の中の１工程が完了する。

【００２４】図９においての横方向は時間軸を、縦方向
は信号線軸を夫々示している。上部側から、システムク
ロック信号(CLK)、パイプラインをマスクするパイプマ
スク信号(PIPEMK)、パイプクロック信号(PIPECLK)、第
１命令(Inst1(N：ノーマル))、第２命令(Inst2(R：リー
ド))、第３命令(Inst3(W：ライト))、第４命令(Inst4
(R))、及び、第５命令(Inst5(W))を示す。更に、外部の
メモリ１９、２０などとマイクロプロセッサ１１とを接
続するシステム・バス１６上の伝送信号である、システ
ムバス１６のバスサイクルのモードを表すバスサイクル
信号、アドレス信号(S_ADDR)、データ信号(S_DATA)、リ
ード／ライト信号(S_R/W)、動作状態を示すステータス
信号(S_STATUS)を示す。更に、図示しないＲＡＭ等のト
レースメモリ部における書込みアドレスを意味するS_TM
Aを示す。ここで、第１〜第５命令Inst1〜Inst5に記載
のＩＦ、ＲＦ、ＥＸ、ＤＦ及びＷＢは、その時点で夫々
の命令が処理されるパイプラインのステージを示す。ま
た、Inst1〜Inst5に付記されたＩＣHitは、パイプライ
ン処理が命令をフェッチするとき、命令キャッシュにヒ
ットしたことを示し、また、ＤＣHitは、パイプライン
処理がデータを読み出すとき、データキャッシュにヒッ
トしたことを示し、ＤＣMissは、データキャッシュにミ
スヒットしたことを示す。また、バスサイクルのモード
としては、命令フェッチ、データリード、データライ
ト、Ｉ／Ｏリード、Ｉ／Ｏライトなどがある。

【００２５】データ処理システムでは、パイプクロック
信号PIPECLKに同期して、Inst1(N)、Inst2(R)、Inst3
(W)、Inst4(R)、Inst5(W)がこの順に、ＩＦ、ＲＦ、Ｅ
Ｘ、ＤＦ及びＷＢの各ステージを順次に進む。パイプマ
スク信号PIPEMKは、パイプライン処理ブロック１２がキ
ャッシュ１１３、１１５にミスヒットして外部のＲＯＭ
１９やＲＡＭ２０をアクセスする場合など、該当ステー
ジの処理を待機するときにだけ有効になり、ステージを
引き延ばす。

【００２６】次に、図８と図９をもとに、各命令毎の処
理動作について説明する。時刻ｔ０のＩＦステージで
は、第１命令Inst1をフェッチする。すなわち、プログ
ラム・カウンタ（ＰＣ）１３４はＰＣアドレスＡ０１を
命令キャッシュ１１５に出力し、命令キャッシュ１１５
は、アドレスＡ０１にヒットすると、第１命令の命令コ
ードを命令コードラッチ１３６に出力する。時刻ｔ１の
ＲＦステージでは、第１命令Inst1をデコードする。す
なわち、パイプライン制御部１３７は、命令コードラッ
チ１３６から命令コードを読み取り、各ステージに対し
て必要な制御を行う。

【００２７】時刻ｔ２のＥＸステージでは、第１命令In
st1のデコード結果に基づき、演算処理を実行し、その
結果をラッチ１４５、１４６にラッチさせる。例えば、
第１命令Inst1が、分岐命令であったとすると、演算結
果である分岐先アドレスＡ０２がプログラムカウンタ生
成部１３２に入力され、プログラムカウンタ生成部１３
２は、プログラム・カウンタ１３４を分岐先アドレスＡ
０２に書き換える。

【００２８】時刻ｔ３、ｔ４のＤＦ、ＷＢステージで
は、なにも実行されずに処理が終了する。また、第１命
令Inst1はロード／ストア命令ではないので、データフ
ェッチは行われず、トレース対象にもならない。

【００２９】次に、第２命令Inst2(R)の処理について説
明する。ここで、第２命令Inst2(R)は、ＲＡＭ２０のＢ
０１番地からデータを読み出す命令であるとする。時刻
ｔ１のＩＦステージでは、パイプライン制御部１３７
は、プログラム・カウンタ１３４のＰＣアドレスＡ０２
を命令キャッシュ１１５に入力し、命令キャッシュ１１
５から第２命令Inst2をフェッチし、命令コードラッチ
１３６にラッチさせる。

【００３０】時刻ｔ２のＲＦステージでは、パイプライ
ン制御部１３７は、命令コードラッチ１３６の内容を取
り込んで第２命令Inst2をデコードし、読み出すべきＲ
ＡＭ２０のアドレスを計算するデータをラッチ１４０、
１４１にラッチさせる。時刻ｔ３のＥＸステージでは、
ＡＬＵ１４３は、ラッチ１４０、１４１の内容をもとに
演算して、演算結果であるアクセスアドレス(Address)
Ｂ０１番地をラッチ１４５にラッチさせる。

【００３１】時刻ｔ４のＤＦステージでは、アクセスア
ドレスＢ０１番地と、リード／ライト信号S_R/Wのうち
リード信号Ｒがデータキャッシュ１１３に入力され、Ｂ
０１番地にヒットすると、データキャッシュ１１３はデ
ータＤ０１をセレクタ１９１を介してラッチ１５１に出
力する。時刻ｔ５のＷＢステージでは、ラッチ１５１の
内容をレジスタファイル１３８の所定のレジスタに書き
込む。

【００３２】第２命令Inst2はロード命令であり、デー
タフェッチが行われるので、アクセスされたアドレスＢ
０１番地と読み出されたデータＤ０１とリード信号Ｒな
どの被トレースデータがトレース対象である。しかしな
がら、データキャッシュ１１３にヒットし、外部のシス
テムバス１６に出力されないので、トレース回路１４
は、これらの被トレースデータを取得することができな
い。

【００３３】次に、第３命令Inst3(W)の処理について説
明する。ここで、第３命令Inst3(W)は、ＲＡＭ２０のＢ
０２番地にデータＤ０２を書き込む命令であるとする。
時刻ｔ２のＩＦステージでは、第３命令Inst3を命令キ
ャッシュ１１５からフェッチする。時刻ｔ３のＲＦステ
ージでは、第３命令Inst3をデコードする。データＤ０
２はレジスタファイル１３８から読み出されてラッチ１
４２に出力される。

【００３４】時刻ｔ４のＥＸステージでは、ＡＬＵ１４
３は書き込むデータのアクセスアドレスを演算して、演
算結果であるＢ０２番地をラッチ１４５に出力する。ま
た、ラッチ１４２に保持されたデータＤ０２はラッチ１
４６に出力される。時刻ｔ５のＤＦステージでは、ラッ
チ１４５の内容はラッチ１５０へ、ラッチ１４６の内容
はセレクタ１９１を介してラッチ１５１へ出力される。

【００３５】時刻ｔ６のＷＢステージでは、ラッチ１５
１の内容をデータキャッシュ１１３にアドレスＢ０２番
地とデータＤ０２とライト信号Ｗとを渡し、データキャ
ッシュ１１３に書き込む。第３命令Inst3はストア命令
であり、データライトが行われるので、アクセスされた
アドレスＢ０２番地と、書き込みされたデータＤ０２
と、ライト信号Ｗを含むリード／ライト信号S_R/Wなど
の被トレースデータがトレース対象である。しかしなが
ら、データキャッシュ１１３にヒットしているので、ト
レース回路１４は、これらの被トレースデータを取得す
ることができない。

【００３６】次に、第４命令Inst4(R)の処理について説
明する。ここで、第４命令Inst4(R)は、ＲＡＭ２０のＢ
０３番地からデータＤ０３を読み出す命令であるとす
る。時刻ｔ３〜ｔ５のＩＦ〜ＥＸステージは、第２命令
Inst2と同様に処理される。時刻ｔ６のＤＦステージで
は、Ｂ０３番地とリード／ライト信号S_R/Wのうちリー
ド信号Ｒがデータキャッシュ１１３に入力される。

【００３７】データキャッシュ１３は、Ｂ０３番地にミ
スヒットすると、外部バス制御部１４８にアクセス情報
（Ｂ０３番地とリード信号Ｒなど）を渡し、外部バスか
らの読み出しを要求する。また、データキャッシュ１１
３は、パイプライン制御部１３７にパイプライン処理の
停止を要求し、パイプライン制御部１３７はパイプマス
ク信号PIPEMKをハイレベルにする。この結果、パイプク
ロック信号PIPECLKはロウレベルに固定され、パイプラ
インの各ステージは処理を停止する。

【００３８】時刻ｔ７〜ｔ９で、外部バス制御部１４８
は第４命令のリードバスサイクル（図９のバスサイク
ル）を実行する。時刻ｔ７で、外部バス制御部１４８
は、アドレス信号S_ADDR端子にＢ０３番地を、リード／
ライト信号S_R/W端子にＲ（リード信号端子を活性化し
た信号）を夫々出力し、システム・バス１６を介してＲ
ＡＭ２０をアクセスする。時刻ｔ８で、ＲＡＭ２０はア
ドレスＢ０３番地のデータＤ０３をシステム・バス１６
に出力し、データ信号S_DATA端子を通して外部バス制御
部１４８に入力する。時刻ｔ９で、外部バス制御部１４
８は、データＤ０３をデータキャッシュ１１３に入力す
る。

【００３９】時刻ｔ１０で、データキャッシュ１１３
は、データ(Read Data)Ｄ０３をセレクタ１９１を通し
てラッチ１５１にラッチさせるとともに、パイプライン
制御部１３７にパイプライン処理の停止解除を要求す
る。パイプライン制御部１３７は、パイプマスク信号PI
PEMKをロウレベルにし、パイプクロック信号PIPECLKを
復活させ、パイプラインの各ステージは処理を再開す
る。時刻ｔ１１のＷＢステージでは、ラッチ１５１の内
容をレジスタファイル１３８の所定のレジスタに書き込
む。

【００４０】第４命令Inst4はロード命令であり、デー
タフェッチが行われるので、アクセスされたアドレスＢ
０３番地と読み出されたデータＤ０３とリード／ライト
信号S_R/Wなどの被トレースデータがトレース対象であ
る。データキャッシュ１１３にミスヒットすると、外部
のシステムバス１６に出力されるので、トレース回路１
４は、これらの被トレースデータを取得することがで
き、時刻ｔ９でトレース回路１４に内蔵されたトレース
メモリ部（図示せず）のアドレスS_TMAの０Ｈ番地に被
トレースデータを書き込む。

【００４１】しかし、アクセス情報（Ｂ０３、Ｒ）は時
刻ｔ７でシステムバス１６に出力され、読出しデータＤ
０３は時刻ｔ８で出力されるので、トレース回路１４は
システムバス１６を常にモニタし、命令フェッチなどの
バスサイクルと識別しつつ被トレースデータ取得のタイ
ミングを制御する必要がある。トレースメモリ部に書き
込みが終了すると、次のクロック信号CLK（時刻ｔ１
０）でアドレス信号S_TMAはインクリメントされて１Ｈ
番地になり、次の書き込みに備える。

【００４２】次に、第５命令Inst5(W)の処理について説
明する。ここで、第５命令Inst5は、ＲＡＭ２０のＢ０
４番地にデータＤ０４を書き込む命令であるとする。時
刻ｔ４〜ｔ１１のＩＦ〜ＤＦステージでは、第３命令In
st3と同様に処理が進む。時刻ｔ１２のＷＢステージで
は、パイプライン制御部１３７は、ラッチ１５０、１５
１の内容（アドレスＢ０４番地とデータＤ０４）をデー
タキャッシュ１１３に書き込むとともに、外部バス制御
部１４８のライトバッファ１４８ａに書き込む。これに
より、第５命令Inst5のパイプライン処理は終了する。

【００４３】時刻ｔ１３〜ｔ１５で、外部バス制御部１
４８は、第５命令のライトバスサイクル（図９のバスサ
イクル）を実行する。時刻ｔ１３で、外部バス制御部１
４８は、アドレス信号S_ADDR端子１７７にアドレスＢ０
４番地を、リード／ライト信号S_R/W端子１７９にライ
ト信号Ｗを、ステータス信号S_STATUS端子１８０にステ
ータス情報を夫々出力し、システムバス１６を介してＲ
ＡＭ２０に入力する。時刻ｔ１４で、外部バス制御部１
４８は、データ信号S_DATA端子１７８に書込みデータＤ
０４を出力し、システムバス１６を介してＲＡＭ２０に
入力する。時刻ｔ１５で、ＲＡＭ２０はアドレスＢ０４
番地にデータＤ０４を書き込む。なお、ストア命令のと
きにミスキャッシュが生じても、外部バスであるシステ
ムバス１６が空いていれば、パイプライン処理は停止さ
れることなく処理が継続される。

【００４４】第５命令Inst5はストア命令であり、デー
タライトが行われるので、アクセスされたアドレスＢ０
４番地と書き込みされたデータＤ０４とライト信号Ｗ、
ステータス信号S_STATUSなどの被トレースデータがトレ
ース対象である。これらの被トレースデータは、データ
キャッシュ１１３にミスヒットするとシステムバス１６
に出力されるので、トレース回路１４は、これらの被ト
レースデータを取得することができ、時刻ｔ１５でトレ
ースメモリ部のアドレスS_TMAの１Ｈ番地に被トレース
データを書き込む。しかし、アクセス情報（Ｂ０４、S_
R/W、S_STATUS）は時刻ｔ１３でシステムバス１６に出
力され、読出しデータＤ０４は時刻ｔ１４で出力され、
しかも、第５命令のＷＢステージが終了後に出力される
ので、トレース回路１４はシステムバス１６を常にモニ
タし、フェッチ命令と識別しつつロード命令とは異なる
タイミングで被トレースデータ取得のタイミングを制御
する必要がある。

【００４５】トレースメモリ部に書込みが終了すると、
次のクロック信号CLK（時刻ｔ１６）でアドレス信号S_T
MAはインクリメントされて２Ｈ番地になり、次の書込み
に備える。

【００４６】トレース回路１４によるトレース処理はシ
ステム・バス１６を介して行われ、図９では、ミスヒッ
トした第４及び第５命令だけがシステム・バス１６で観
測されるので、トレースすることができる。しかしなが
ら、第２及び第３命令のロード／ストアがデータキャッ
シュ１１３にヒットするので、システム・バス１６にア
クセスされることがなく、トレースすることはできな
い。

【００４７】これを解決する方法として、パイプライン
処理を一旦停止してトレースする方法（従来例２とす
る）が提案されている。この方法では、命令フェッチ時
に命令キャッシュ１１５にヒットした場合には、システ
ム・バス１６が使われていない期間を利用して、そのと
きに実行されたアドレス情報をシステム・バス１６を介
して出力するようにしていた。しかし、システム・バス
１６が他の処理で使われている場合には、パイプライン
処理を一旦停止して、アドレス情報を出力するようにし
ていた。すなわち、マイクロプロセッサ１１は、通常の
命令処理サイクルとは別に、被トレースデータ出力サイ
クルを通常のバスサイクルの間に挿入して、外部に取り
出していた。

【００４８】

【発明が解決しようとする課題】図１０は、５段パイプ
ラインの処理状況を模式的に示す図であり、（ａ）はス
トア命令の場合、（ｂ）はロード命令の場合を夫々示
す。また、同図（ａ）のストア命令は、第Ｎ番目に実行
される第Ｎ命令であり、同図（ｂ）のロード命令は、第
Ｎ＋１番目に実行される第Ｎ＋１命令であるとする。

【００４９】ストア命令の場合、図１０（ａ）に示すよ
うに、時刻ｔ０のＩＦステージで、命令がフェッチさ
れ、ＲＦステージで命令に対応するデータをレジスタフ
ァイル１３８からリードする。更に、時刻ｔ２のＥＸス
テージで、このデータを書き込むべきアクセスアドレス
を計算し、ＤＦステージでは、何も処理せず、ＷＢステ
ージに進む。時刻ｔ４のＷＢステージで、データキャッ
シュ１１３にヒットしたときは、上述のアクセスアドレ
スとライトデータをデータキャッシュ１１３に書き込
み、ミスヒットしたときは、ライトバッファ１４８ａに
書き込む。時刻ｔ５以降で、外部バス制御部１４８は、
システムバス１６の空き状態のとき、ライトバッファ１
４８ａ内のライトデータをＲＡＭ２０に書き込むための
ライトバスサイクルを発行する。

【００５０】ロード命令の場合、図１０（ｂ）に示すよ
うに、時刻ｔ１のＩＦステージで命令がフェッチされ、
ＲＦステージで命令に対応するデータをレジスタファイ
ル１３８（図８）からリードする。更に、時刻ｔ３のＥ
Ｘステージで読み込むべきデータのアクセスアドレスを
計算し、時刻ｔ４のＤＦステージで、アクセスアドレス
をアクセスし、このアドレスに対応するリードデータを
データキャッシュ１１３またはＲＡＭ２０からリード
し、ＷＢステージで、このリードデータをレジスタファ
イル１３８に書き込む。なお、データキャッシュ１１３
にミスヒットしたときは、外部バス制御部１４８は、前
述のとおり、パイプライン処理を一旦停止させて、ＲＡ
Ｍ２０から読み出すためのリードバスサイクルを発行す
る。

【００５１】このように、ストア命令の場合には、時刻
ｔ５以降にＷＢステージまたはその終了後にライトバス
サイクルが発行されてデータが書き込まれる。これに対
してロード命令の場合には、ＤＦステージでリードバス
サイクルが発行されてデータが読み出される。システム
バス１６にトレース回路１４を接続して、マイクロプロ
セッサ１１の被トレースデータを取得するとき、トレー
ス回路１４は、ステータス信号S_STATUSの１つであるバ
スサイクル情報を常に監視し、ロード命令の場合とスト
ア命令の場合とで異なるタイミングで被トレースデータ
を取得しなければならなかった。このタイミングを検出
して、制御するためには、複雑な制御回路を構成しなけ
ればならなかった。

【００５２】さらに、第Ｎ命令は第Ｎ＋１命令より先に
実行されるのに、システムバスで観測すると、第Ｎ＋１
命令のデータアクセスの方が第Ｎ命令より先にシステム
バス上に出現することになり、トレースメモリ部に書き
込む順序が逆転する。デバッグするとき、トレースメモ
リ部の内容を読み出しても、どの命令でアクセスされた
データなのかを判断するのに時間がかかり、トレースの
効率を悪くしていた。

【００５３】上記従来例２のデータ処理システムでは、
命令キャッシュ１１５にヒットしても、命令をトレース
することはできるが、その場合に、マイクロプロセッサ
１１からの周辺装置１７等に対する命令の処理サイクル
を一旦停止しなければならない。従って、マイクロプロ
セッサ１１の処理の間には、トレース回路１４によって
トレースするための別のサイクルが介在することにな
り、トレース処理がリアルタイムに実行できないという
不都合が生じる。このため、マイクロプロセッサ１１
は、トレース処理の際には良好な作動が損なわれ、各処
理時におけるリアルタイム性が損なわれることになる。

【００５４】例えば、自動車のエンジン制御用に開発し
たプログラムをトレースする場合に、運転手がアクセル
をどの程度押したか、或いは、エンジンの回転数や温度
はどの程度かといった情報がマイクロプロセッサに入力
され、マイクロプロセッサが燃料の供給量や点火タイミ
ングなどを制御する。この際に、プログラム開発者は、
最適な燃料供給量を求めるため、マイクロプロセッサを
設定するパラメータをいろいろ変えてエンジンを動作さ
せることがある。このとき、プログラム開発者は、マイ
クロプロセッサ内部でどのようにプログラムが処理さ
れ、どのようなパラメータであったかを確かめながら開
発を進めることが多い。

【００５５】従来のトレース回路のように、プログラム
処理を途中で一旦止めて、トレース情報を取得するため
のトレース用バスサイクルを挿入すると、制御に時間的
なズレが生じてしまい、エンジンが止まったり、或い
は、求めた最適なパラメータが実使用状況におけるタイ
ミングでは最適値ではなかった等の不具合がある。

【００５６】また、近年では、マイクロプロセッサの動
作速度が向上し、動作クロックは数１００ＭＨｚにも及
ぶようになった。このように高速で動作するシステム・
バス１６にトレース回路のコネクタやプローブなどを接
続すると、不要な寄生容量がシステム・バス１６に付加
されることになり、アドレス信号S_ADDRやデータ信号S_
DATAの波形がなまり、データの授受が正確に行われず、
データ処理システムが正常に動作しなくなることもあっ
た。

【００５７】本発明は、上記に鑑み、命令キャッシュや
データキャッシュの機能を有しながらも、リアルタイム
性を損なうことなくトレースできる構成のマイクロプロ
セッサ及びデータ処理システムを提供することを目的と
する。また、本発明は、データキャッシュの機能を有し
ながらも、実行されたリード／ライトデータ、そのアド
レス、及びステータス信号などの情報をトレースできる
マイクロプロセッサを提供することを目的とする。本発
明は更に、マイクロプロセッサの動作に影響を与えるこ
となくトレースできるデータ処理システムを提供するこ
とを目的とする。

【００５８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロプロセッサは、命令キャッシュメ
モリとデータキャッシュメモリとを有し、システム・バ
スを介して外部装置との間でデータの授受を行い、命令
を取り込むＩＦステージと、命令をデコードするＲＦス
テージと、デコードされた命令を実行するＥＸステージ
と、前記外部装置にアクセスしてデータの読出しを行う
ＤＦステージと、データの書込みを行うＷＢステージと
を備えたマイクロプロセッサにおいて、前記ＤＦステー
ジに設けられ、前記ＥＸステージで出力されたアクセス
アドレスを保持する第１ラッチと、前記ＤＦステージに
設けられ、データ書込み時に前記ＥＸステージで出力さ
れたデータを保持する第２ラッチと、前記第１ラッチか
ら出力されたアクセスアドレスが入力されるデータキャ
ッシュメモリと、前記ＷＢステージに設けられ、前記第
１ラッチから出力されたアクセスアドレスを保持する第
３ラッチと、前記ＷＢステージに設けられ、ストア命令
時には前記第２ラッチから出力されたデータを、ロード
命令時には前記データキャッシュメモリより出力された
データを、選択手段で選択して保持する第４ラッチと、
前記第３ラッチ及び第４ラッチから出力されたアクセス
アドレス及びデータを、システム・バスとは独立したデ
ータトレース・バスに出力するデータトレースバス制御
手段と、前記データトレース・バスを介してトレースす
べき被トレースデータを出力する出力端子とを備え、ア
クセスアドレスとデータとが同期して前記データトレー
ス・バスに出力されることを特徴とする。

【００５９】本発明のマイクロプロセッサによると、キ
ャッシュメモリ機能を備えながらも、マイクロプロセッ
サからの命令を一旦停止することなく、システム・バス
とは別のデータトレース・バスを経由してトレースする
ことができ、従って、リアルタイム性を損なうことがな
い。更に、比較的簡素な構成によって、複数のデータを
最終ステージまでに出揃わせて出力することができる。

【００６０】

【００６１】

【００６２】

【００６３】また、前記ＥＸステージから前記ＷＢステ
ージまでの段数に相当する数のラッチから成るステータ
スラッチを更に備えることも好ましい態様である。

【００６４】前記データトレースバス制御手段が、前記
被トレースデータの出力の有効期間を示すイネーブル信
号生成手段を備えることが好ましい。

【００６５】また、前記ＲＦステージでは、フェッチし
た信号がロード命令又はストア命令であることが検出さ
れるとメモリリクエスト信号が出力され、前記ロード命
令又は前記ストア命令が前記ＷＢステージに到達したと
きに、前記メモリリクエスト信号を保持してイネーブル
信号を出力するイネーブルラッチを更に備えることが好
ましい。

【００６６】前記イネーブルラッチは、前記メモリリク
エスト信号とパイプライン処理と停止させるパイプマス
ク信号との論理積した信号を保持することによって、パ
イプライン処理を停止中はイネーブル信号を出力しない
ように構成する。

【００６７】前記データトレース・バスには、被トレー
スデータをトレースするトレース回路が接続されること
が好ましい。これにより、出力端子に導かれた複数のデ
ータを確実にトレースできる。

【００６８】本発明のデータ処理システムは、命令キャ
ッシュメモリとデータキャッシュメモリとを有し、シス
テム・バスを介して外部装置との間でデータの授受を行
い、授受するアドレスデータとデータデータをパイプラ
イン方式で処理するマイクロプロセッサを備えたデータ
処理システムにおいて、複数ステージの夫々に設けら
れ、前記外部装置又は命令キャッシュメモリにアクセス
されるアドレスデータを保持するアドレスラッチと、複
数ステージの夫々に設けられ、前記外部装置又はデータ
キャッシュメモリとの間で授受されるデータデータを保
持するデータラッチと、複数ステージの夫々に設けら
れ、前記アドレスデータ又は前記データデータのステー
タス情報を保持するステータスラッチと、システム・バ
スとは独立して設けられたデータトレース・バスと、前
記アドレスデータと前記データデータと前記ステータス
情報とから成る被トレースデータをパイプラインクロッ
クに同期してパイプラインの最終ステージまで転送する
データ供給手段とを備え、最終ステージのアドレスラッ
チと最終ステージのデータラッチと最終ステージのステ
ータスラッチにラッチされた被トレースデータであっ
て、同一の命令により発生した被トレースデータを命令
の発生順に前記データトレース・バスを介して前記出力
端子より出力することを特徴とする。

【００６９】上記データ処理システムによると、キャッ
シュメモリ機能を備えながらも、マイクロプロセッサか
らの命令を一旦停止することなく、データトレース・バ
スを経由してトレースすることができるので、リアルタ
イム性を損なうことがない。更に、比較的簡素な構成に
よって、最終ステージまでに出揃う複数データを出力す
ることができる。

【００７０】

【００７１】更に好ましくは、前記データ供給手段が、
前記最終ステージのアドレスラッチと最終ステージのデ
ータラッチからの前記被トレースデータを前記出力端子
に供給するデータトレースバス制御部を更に備えてい
る。これにより、データトレース・バスにトレース回路
が接続された場合に、最終ステージまでに出揃う複数デ
ータをトレース回路に円滑に出力できる。

【００７２】また、前記出力端子に接続され、前記出力
端子から出力された被トレースデータを記憶するトレー
ス回路を備えることも好ましい態様である。

【００７３】

【００７４】また、前記トレース回路は、被トレースデ
ータを記憶するトレースメモリ部と、被トレースデータ
を記憶するアドレスを算出するアドレス加算回路とを備
えることが好ましい。更に好ましくは、前記アドレス加
算回路は、パイプラインの処理が停止している期間は前
記トレースメモリ部の同じアドレス信号を出力する手段
を備えている。

【００７５】前記トレース回路は、所定の命令が最終段
のパイプラインステージに到達した時点で前記トレース
メモリ部に記憶させる手段を備えることが好ましい。更
に好ましくは、前記トレース回路は、イネーブル信号が
有効なときにトレースメモリ部の書込みを許可する手段
を備える。

【００７６】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例におけるマ
イクロプロセッサを有するデータ処理システムを示すブ
ロック図である。このデータ処理システムは、命令キャ
ッシュとデータキャッシュとを有し、システム・バスを
介してメモリ（ＲＯＭ、ＲＡＭ）または周辺装置との間
でデータの授受を行うもので、通常処理の５段パイプラ
イン処理システムと、トレース用のパイプライン処理シ
ステムとを備える。

【００７７】データ処理システム２４は、マイクロプロ
セッサ２１と、マイクロプロセッサ２１からの種々のデ
ータが供給されるシステム・バス１６と、システム・バ
ス１６に接続された周辺装置１７、ＲＯＭ１９及びＲＡ
Ｍ（メインメモリ）２０とを備えている。データ処理シ
ステム２４は更に、システム・バス１６とは別に配設さ
れ、マイクロプロセッサ２１からのトレースデータを伝
送するデータトレース・バス１０と、データトレース・
バス１０に接続され、このバス１０に供給される被トレ
ースデータを取り込んでトレース処理するトレース回路
３１とを備える。マイクロプロセッサ２１は、後述のパ
イプライン制御部３７等を含むパイプライン処理ブロッ
ク２２と、リード／ライトデータを格納するデータキャ
ッシュ２３と、命令コードを格納する命令キャッシュ２
５とを有している。また、各キャッシュは図示しないキ
ャッシュメモリとキャッシュコントローラとを有してい
る。

【００７８】図２は、データ処理システム２４の構成を
詳細に示すブロック図である。データ処理システム２４
のマイクロプロセッサ２１は、５段の各パイプライン・
ステージ、つまりＩＦ(Instruction Fetch)ステージ、
ＲＦ(Register Fetch)ステージ、ＥＸ(Execute)ステー
ジ、ＤＦ(Data Fetch)ステージ、及びＷＢ(Write Back)
ステージに分割されている。さらに、マイクロプロセッ
サ２１は、これらのステージを制御するパイプライン制
御部３７と、これらのステージと外部とデータを授受す
る外部バス制御部４８と、トレース回路３１に被トレー
スデータを出力するデータトレースバス制御部５２とを
備える。

【００７９】ＩＦ（命令・フェッチ）ステージは、プロ
グラムカウンタ生成部３２と、命令コードを授受する命
令キャッシュ２５と、プログラム・カウンタ（ＰＣ）３
４とを備える。

【００８０】プログラム・カウンタ（ＰＣ）３４は、現
在実行中の命令フェッチアドレスを保持する機能と、現
アドレスに所定数を加算して次にフェッチすべきアドレ
スを生成する機能とを有する。命令フェッチによって、
プログラム・カウンタ３４中のアドレスを用いて命令キ
ャッシュ２５またはＲＯＭ１９から命令コードが読み出
され、ＲＦパイプライン・レジスタ７３に書き込まれ
る。プログラム・カウンタ生成部３２は、分岐命令など
を実行したとき、分岐先の命令フェッチアドレスを生成
し、このアドレスをプログラム・カウンタ（ＰＣ）３４
に保持させる。

【００８１】ＲＦ（レジスタ・フェッチ）ステージは、
パイプライン制御部３７と、レジスタファイル３８と、
ＩＦステージに隣接するＲＦパイプライン・レジスタ７
３とを備えている。ＲＦパイプライン・レジスタ７３
は、プログラム・カウンタ３４からの出力をラッチする
ＰＣラッチ３５と、命令キャッシュ２５から出力された
命令コードをラッチする命令コードラッチ３６とを備え
る。これらのラッチ３５、３６は、パイプクロック信号
PIPECLKに同期して保持動作する。なお、パイプライン
制御部３７は、図２では便宜上ＲＦステージに図示した
が、ＲＦステージだけに属するものではなく、全てのス
テージに係わるものである。

【００８２】パイプライン制御部３７は、命令コードラ
ッチ３６から命令コードを読み込み、これをデコードし
てパイプライン処理における作動を統括的に制御するも
のである。また、命令コードに応じたステータス信号ST
ATUS_RF、リード／ライト信号R/W_RF、メモリリクエス
ト信号MRQ_RFを出力する。ここで、「***_RF」は、ＲＦ
ステージにおける信号であることを意味し、同一の信号
がＥＸステージにシフトすると「***_EX」に変わる。
「***_RF」と「***_EX」とは、信号の値は同じである
が、その値が有効であるタイミングが異なることを表
す。

【００８３】レジスタファイル３８は、レジスタ番号が
付与された複数のレジスタからなり、アクセスのキーと
してレジスタ番号が入力されると、そのレジスタの内容
が読出し／書込みされるものある。例えば、レジスタフ
ァイル３８は、読出し及び書込みのデコーダと、フリッ
プフロップを並べたレジスタとから構成される。レジス
タファイル３８では、レジスタの読出し時に状態は何ら
変更されず、レジスタ番号を入力として指定するだけ
で、レジスタに保存されたデータを得ることができる。
レジスタファイル３８のレジスタへの書込み時には、例
えば、レジスタ番号、書き込むべきデータ、及び、書込
みを制御するクロック信号の３入力が必要である。

【００８４】ＥＸ(実行)ステージは、算術演算部（ＡＬ
Ｕ）４３と、ＥＸパイプライン・レジスタ７４とを備え
る。ＥＸパイプライン・レジスタ７４は、パイプライン
制御部３７とレジスタファイル３８から出力される通常
の処理データをラッチするラッチ４０、４１、４２と、
動作状態を示すステータス信号STATUS_RFとリード／ラ
イト信号R/W_RFをラッチするＥＸ段トレース用ラッチ３
９とを備える。ラッチ４０、４１、４２は、レジスタフ
ァイル３８の内容、算術演算部４３の演算結果、リード
／ライトデータをアクセスするアドレスなどをパイプク
ロック信号PIPECLKに同期して保持する。

【００８５】算術演算部４３は、ラッチ４０、４１を経
由して、ＰＣラッチ３５の出力と、パイプライン制御部
３７の出力と、レジスタファイル３８の出力３８ａ、３
８ｂとを夫々取り込んで演算を実行し、その結果をＤＦ
ステージに出力する。

【００８６】ＤＦステージは、データキャッシュ２３
と、ＤＦパイプライン・レジスタ７５とを備える。ＤＦ
パイプライン・レジスタ７５は、ＥＸ段トレース用ラッ
チ３９からの出力をラッチするＤＦ段トレース用ラッチ
４４と、算術演算部４３からのデータをラッチするラッ
チ４５と、ラッチ４２からのライトデータをラッチする
ラッチ４６とを備える。

【００８７】データキャッシュ２３は、パイプライン制
御部３７を含むパイプライン処理ブロック２２との間で
種々のデータを授受するもので、リードデータまたはラ
イトデータが読み書きされる。ミスヒットした場合に
は、データキャッシュ２３は、外部バス制御部４８にア
ドレス信号、リード／ライト信号、及びステータス信号
を渡し、リードバスサイクルの発行を要求する。

【００８８】ＷＢ(Write Back:書込み)ステージは、Ｗ
Ｂパイプライン・レジスタ７６を備える。ＷＢパイプラ
イン・レジスタ７６は、ＤＦ段トレース用ラッチ４４か
らの出力をラッチするＷＢ段トレース用ラッチ４９と、
ラッチ４５の出力であるアクセスアドレスなどをラッチ
するラッチ５０と、データキャッシュ２３からのリード
データとラッチ４６からのライトデータとの一方をセレ
クタで選択してラッチするラッチ５１とを備える。

【００８９】これらのステージとは別に、マイクロプロ
セッサ２１は、外部バス制御部４８とデータトレースバ
ス制御部５２とを備えている。また、マイクロプロセッ
サ２１は、アドレス信号（S_ADDR）端子７７、データ(S
_DATA)端子７８、リード／ライト信号(S_R/W)端子７
９、及びステータス信号(S_STATUS)端子８０を備えてい
る。

【００９０】外部バス制御部４８は、これらの各端子７
７〜８０と接続されるとともに、システム・バス１６に
接続され、システム・バス１６へのデータの供給及び取
込み等の制御を行う。すなわち、外部バス制御部４８
は、システム・バス１６を介してＲＯＭ１９、ＲＡＭ２
０あるいは周辺装置１７との間でデータを授受し、命令
キャッシュ２５とＲＯＭ１９との間でプリフェッチ信号
等を授受し、データキャッシュ２３とＲＡＭ２０との間
でリードデータを授受し、あるいは、ＷＢステージから
ライトデータを取り込んで、内蔵のライトバッファ４８
ａを介してＲＡＭ２０に書き込む。つまり、外部バス制
御部４８は、アドレス信号S_ADDR、リード／ライト信号
S_R/W、及びステータス信号S_STATUSを出力すると共
に、データ信号S_DATAを入、出力する。メモリへのライ
トは、ライトバッファ４８ａにより、パイプライン処理
に影響を与えることなく独立してＲＡＭ２０へ書き込ま
れる。

【００９１】マイクロプロセッサ２１は更に、被トレー
スデータの出力端子として、アドレス信号（ADDR）出力
端子６３と、データ信号（DATA）出力端子６４と、リー
ド／ライト信号（R/W）出力端子６５と、ステータス信
号（STATUS）出力端子６６と、クロック信号(ＣＬＫ)出
力端子６７と、イネーブル信号(ENABLE)出力端子６８と
を備えている。各出力端子６３〜６８には、データトレ
ースバス制御部５２を含むデータ供給手段５３（図３参
照）に備えた後述の出力端子６３ａ〜６８ａが夫々接続
されるとともに、データトレース・バス１０を介してト
レース回路３１が接続される。

【００９２】アドレス信号（ADDR）出力端子６３は、ロ
ード／ストア命令でアクセスされたデータのアクセスア
ドレス信号ADDRを出力し、データ信号（DATA）出力端子
６４は、読み書きされたデータ信号DATAを出力し、リー
ド／ライト信号（R/W）出力端子６５は、被トレースデ
ータがリードバスサイクルのものであるかライトバスサ
イクルのものであるかを示すリード／ライト信号R/Wを
出力する。また、ステータス信号（STATUS）出力端子６
６は、バスサイクルのステータス情報に加え、リード／
ライトデータが１バイトワード（８ビット）、１ハーフ
ワード（１６ビット）、１ワード（３２ビット）、また
は、１ダブルバイトワード（６４ビット）のどのタイプ
であるかを示すサイズ情報と、ハーフワードやバイトワ
ードのとき３２ビット中何バイト目が有効なデータであ
るかを示す位置情報と、データの並び順などの状態を示
す情報などを出力する。

【００９３】データトレースバス制御部５２は、ラッチ
５１からのリードまたはライトデータDATAと、ラッチ５
０からのアクセスアドレスADDRと、ラッチ４９からのリ
ード／ライト信号R/W、及びステータス信号STATUSとを
夫々取り込み、トレースすべきこれらの被トレースデー
タをデータトレース・バス１０に出力する。

【００９４】データトレース・バス１０にはトレース回
路３１が接続されており、このトレース回路３１は出力
端子６３〜６８から対応する出力を受け取る入力端子６
９〜７２、９３、９４を備える。

【００９５】図３は、データトレースバス制御部５２を
含むデータ供給手段５３の内部構成の一例を示す回路図
である。図３は、被トレースデータを外部に出力するデ
ータ供給手段５３部分を図２に示すブロック図から抽出
して、描き直したものである。図中のラッチ４５、４
６、５１は、通常のパイプライン処理に使用するラッチ
であり、データトレース用ラッチと兼用される。

【００９６】図３に示すように、被トレースデータをト
レース回路３１に供給するデータ供給手段５３は、パイ
プライン制御部３７から出力されるステータス信号STAT
US_RFとリード／ライト信号R/W_RFとをパイプラインの
最終ステージまで導く複数段のトレース用ラッチ３９、
４４、４９と、アドレス信号ADDRを最終ステージまで導
く複数段のラッチ４５、５０と、リード／ライトデータ
DATAを導くラッチ４６、５１と、データトレースバス制
御部５２とから構成される。

【００９７】データトレースバス制御部５２の出力部分
には、クロック信号CLKを出力する出力端子６７ａ、イ
ネーブル信号ENABLEを出力する出力端子６８ａ、アドレ
ス信号ADDRを出力する出力端子６３ａ、データ信号DATA
を出力する出力端子６４ａ、リード／ライト信号R/Wを
出力する出力端子６５ａ、ステータス信号STATUSを出力
する出力端子６６ａ、クロック信号ＣＬＫを出力する出
力端子６７ａ、及び、イネーブル信号ENABLEを出力する
出力端子６８ａが夫々形成されている。データトレース
バス制御部５２は、最終段のラッチ４９ａ、４９ｂ、５
０、５１からの被トレースデータとクロック信号ＣＬＫ
とを夫々出力端子６５ａ、６６ａ、６３ａ、６４ａ、６
７ａに供給するとともに、イネーブル信号ENABLEを生成
する回路を有し、イネーブル信号ENABLEを出力端子６８
ａに供給する。

【００９８】マイクロプロセッサ２１は、パイプクロッ
ク信号PIPECLKを出力するパイプクロック生成回路を有
し、パイプクロック生成回路は２入力ＡＮＤゲート５４
で構成される。２入力ＡＮＤゲート５４の入力は、シス
テム・クロック信号CLKとパイプマスク信号PIPEMKの反
転信号とに接続される。２入力ＡＮＤゲート５４の出力
PIPECLKは、ラッチ３９ａ、３９ｂ、５６、４４ａ、４
４ｂ、５７、４５、４６、４９ａ、４９ｂ、６０、５
０、５１などのクロック端子と夫々接続される。２入力
ＡＮＤゲート５４は、パイプマスク信号PIPEMKがロウレ
ベルの間、クロック信号CLKを出力し、ハイレベルの間
はクロック信号CLKの出力を止めてロウレベルを出力す
る。このように、パイプクロック生成回路は、パイプラ
イン処理における各種信号の進行を制御する。

【００９９】データトレースバス制御部５２内のイネー
ブル信号ENABLEを生成する回路は、２入力ＡＮＤゲート
５５、ラッチ５６、５７、６０から構成される。ラッチ
５６、５７のクロック端子は、パイプクロック信号PIPE
CLKと接続され、ラッチ５６のデータ入力端子は、パイ
プライン制御部３７から出力されるメモリ・リクエスト
信号MRQ_RF出力と接続され、ラッチ５６の出力MRQ_EXは
ラッチ５７に入力され、ラッチ５７はメモリ・リクエス
ト信号MRQ_DFを出力する。２入力ＡＮＤゲート５５の入
力は、パイプマスク信号PIPEMKの反転信号とラッチ５７
の出力とが夫々接続され、２入力ＡＮＤゲート５４の出
力は、ラッチ６０のデータ入力端子と接続される。な
お、メモリ・リクエスト信号MRQ_RFは、パイプライン制
御部３７でロード／ストア命令であることが検知される
と、パイプライン制御部３７より出力される信号であ
る。メモリ・リクエスト信号MRQ_RFは、ＲＡＭ２０や周
辺回路１７へのデータアクセスを伴う場合にはハイレベ
ルになり、伴わない場合にはロウレベルになる。

【０１００】ラッチ６０のクロック端子は、クロック信
号CLKと接続され、ラッチ６０の出力はイネーブル信号E
NABLEの出力端子６８ａと接続される。イネーブル信号E
NABLEは、ロード命令とストア命令を伴う命令がＷＢス
テージに到達したときであって、クロック信号CLKの最
初の１クロック期間だけハイレベルとなる信号である。
すなわち、パイプマスク信号PIPEMKの反転した信号との
論理積をとって、パイプラインの先頭だけ、つまり最初
の１クロックのイネーブル信号ENABLEのみを有効にす
る。これにより、パイプラインが停止しているとき、保
持した同じ被トレースデータをトレースメモリ部５８に
書き込み続ける不都合を回避する。

【０１０１】図４は、トレース回路３１の要部を示す図
である。トレース回路３１は、被トレースデータを記憶
するトレースメモリ部５８と、インバータ８１と、イン
クリメント回路５９と、クロック信号CLK入力端子６
７、イネーブル信号ENABLE入力端子６８と、アドレス信
号ADDR入力端子６９と、データ信号DATA入力端子７０
と、リード／ライト信号R/W入力端子７１と、ステータ
ス信号STATUS入力端子７２とを有している。トレースメ
モリ部５８は、クロック信号CLKの入力端子MCLKと、ラ
イトイネーブル信号ＷＥ(-)の入力端子MWE(-)と、アド
レス信号TAの入力端子MTAと、データ信号TDの入力端子M
TDとを備える。ここで、（−）はライトイネーブル信号
ＷＥが負論理、すなわちロウレベルのときアクティブで
あることを意味する。また、入力端子MCLKに入力された
クロック信号CLKは、トレースメモリ部５８に書き込む
ための同期信号として利用される。アドレス信号TAは、
MWE(-)がロウレベルのとき、被トレースデータTDをトレ
ースメモリ部５８へ書き込むための書込みアドレスであ
る。

【０１０２】インクリメント回路（アドレス加算回路）
５９は、複数のフリップフロップ６１と加算器６２とセ
レクタ８２とからなり、取り込んだクロック信号CLK及
びイネーブル信号ENABLEに従って、トレースメモリ部５
８への書込みアドレス信号TAをアドレス入力端子MTAに
出力する。フリップフロップ６１は、トレースメモリ部
５８のアドレスMTAの入力端子数分のフリップフロップ
６１で構成される。加算器６２は、アドレス信号TAの現
在の値に＋１（または−１）して、次に被トレースデー
タを記憶すべきアドレスを計算する。セレクタ８２は、
イネーブル信号ENABLEがロウレベルのときフリップフロ
ップ６１の出力を選択出力し、ハイレベルのとき加算器
６２の出力を選択出力する。そして、次にクロック信号
CLKが立ち上がるとき、この選択出力がフリップフロッ
プ６１に保持される。このように、パイプライン処理が
停止して、イネーブル信号ENABLEがロウレベルになる
と、インクリメント回路５９は同一アドレスのままであ
る。従って、複数のクロック信号CLKが入力端子MCLKに
入力されても、異なるアドレスに被トレースデータを記
憶することがなくなり、トレースメモリの利用効率を上
げることができる。

【０１０３】イネーブル信号ENABLE入力端子６８から入
力されるイネーブル信号ENABLEは、インバータ８１で反
転されて入力端子MWE(-)に入力され、トレースすべき被
トレースデータの書込みを許可する。従って、イネーブ
ル信号ENABLEがハイレベルのとき書込みが許可される。
この結果、多くのバスサイクルのうち、ロード／ストア
命令に伴うバスサイクルだけの被トレースデータをトレ
ースメモリ部５８に記憶させることができる。

【０１０４】データ信号TDは、各入力端子６９〜７２か
ら入力されるアドレス信号（ADDR）と、データ信号（DA
TA）と、リード／ライト信号（R/W）と、ステータス信
号（STATUS）とからなり、トレースメモリ部５８のデー
タ入力端子MTDに入力される。データ信号TDの幅は、こ
れらの信号線の数を合計したビット数分である。このデ
ータ信号TDは、ライトイネーブル信号WE(-)がロウレベ
ルになるタイミングでトレースメモリ部５８に記憶され
る。

【０１０５】図５は、本実施形態例のデータ処理システ
ムにおける作動タイミングを示すタイミングチャートで
ある。

【０１０６】同図においての横方向は時間軸を、縦方向
は信号線軸を夫々示す。上部側から、システムクロック
信号(CLK)、パイプラインをマスクするパイプマスク信
号(PIPEMK)、パイプクロック信号(PIPECLK)、第１命令
(Inst1(N))、第２命令(Inst2(R))、第３命令(Inst3
(W))、第４命令(Inst4(R))、第５命令(Inst5(W))、シス
テム・バス１６上の伝送信号であるバスサイクル信号、
ＥＸ段トレース用ラッチ３９の出力の１つであるメモリ
リクエスト信号MRQ_EXと、この信号を次のパイプクロッ
ク信号PIPECLKでＤＦ段トレース用ラッチ４４に保持し
て出力させたメモリリクエスト信号MRQ_DFと、前記パイ
プマスク信号(PIPEMK)と、データトレースバス制御部５
２の出力信号であるイネーブル信号(ENABLE)と、アドレ
ス信号(ADDR)と、データ信号(DATA)と、リード／ライト
信号(R/W)と、ステータス信号(STATUS)と、トレースメ
モリ部５８のアドレス信号TAとを示す。

【０１０７】また、同図中において、第１〜第５命令In
st1〜Inst5に記載のＩＦ、ＲＦ、ＥＸ、ＤＦ及びＷＢ
は、その時点で夫々の命令が存在するパイプラインステ
ージを示す。例えば、第１命令Inst1は、時刻ｔ０でＩ
Ｆステージで処理が実行され、時刻ｔ１でＲＦステージ
に移されて、処理が実行される。これと同時に、第２命
令Inst2が、時刻ｔ１でＩＦステージに取り込まれて処
理が実行される。時刻ｔ４では、ＩＦステージ〜ＷＢス
テージで第５〜第１命令が夫々並列に処理される。

【０１０８】また、第１命令Inst1(N)の（Ｎ）は、マイ
クロプロセッサ２１内部で処理が完結してリード／ライ
ト処理されないノーマル命令であり、第２及び第４命令
Inst2(R)、4(R)の（Ｒ）はリード処理される命令であ
り、第３及び第５命令Inst3(W)、5(W)の（Ｗ）はライト
処理される命令であることを意味する。第１〜第５命令
Inst1〜Inst5に付記されたＩＣHitは、命令キャッシュ
にヒットしたことを示し、ＤＣHitはデータキャッシュ
にヒットしたことを示し、ＤＣMissはミスヒットしたこ
とを示している。

【０１０９】次に、図５を参照して図３に示すデータト
レースバス制御部５２の動作を説明する。パイプライン
制御部３７から出力されるメモリ・リクエスト信号MRQ_
RFは、次のパイプクロック信号PIPECLKの立ち上がりで
ＥＸ段トレース用ラッチ５６に保持され、ラッチ５６は
MRQ_EX信号を出力する。この信号MRQ_RFは、リードまた
はライトのデータアクセスを伴うロード／ストア命令が
実行されるとき、ハイレベルになる。例えば、第２命令
Inst2(R)がＲＦステージで命令デコードされ、リード処
理を伴うことが検出されると、パイプライン制御部３７
は、時刻ｔ２でMRQ_RF信号としてラッチ５６にハイレベ
ルを出力する（図示せず）。時刻ｔ３で、パイプクロッ
ク信号PIPECLKが立ち上がると、ラッチ５６はこれを保
持し、ラッチ５６の出力MRQ_EXをハイレベルにする（図
５（ｊ））。

【０１１０】また、第５命令Inst5のメモリリクエスト
信号MRQ_EXは、時刻ｔ６でラッチ５６に保持され、第５
命令Inst5のＥＸステージが終了する時刻ｔ１０まで保
持される。図示しない第６命令Inst6がノーマル命令で
あるとすると、時刻ｔ６で、パイプライン制御部３７の
出力はロウレベルになり、時刻ｔ１１のパイプクロック
信号PIPECLKの立ち上がりで、ラッチ５６はこれをラッ
チし、出力をロウレベルにする。

【０１１１】ラッチ５７は、ラッチ５６の出力をパイプ
クロック信号PIPECLKの立ち上がりで保持する。すなわ
ち、メモリリクエスト信号MRQ_DFは、ラッチ５６の出力
MRQ_EXを次のパイプクロック信号PIPECLKの立ち上がり
で保持したものであり、MRQ_EX信号をパイプクロック信
号PIPECLKの１クロック分シフトした信号である。例え
ば、第２命令Inst2に対応するMRQ_DF信号は、時刻ｔ４
でハイレベルになり、第５命令Inst5に対応するMRQ_DF
信号は、時刻ｔ１１でハイレベルになる（図５
（ｋ））。

【０１１２】２入力ＡＮＤゲート５５は、メモリリクエ
スト信号MRQ_DFとパイプマスク信号PIPEMKを論理否定し
た信号とを入力とし、パイプマスク信号PIPEMKがロウレ
ベルの期間のみMRQ_DF信号を出力する。ラッチ６０は、
クロック信号CLKの立ち上がりで２入力ＡＮＤゲート５
５の出力を保持し、イネーブル信号ENABLEとして出力す
る。

【０１１３】イネーブル信号ENABLEは、ロード命令とス
トア命令を伴う命令がＷＢステージに到達したときであ
って、クロック信号CLKの最初の１クロック期間だけハ
イレベルとなる信号である。例えば、第２命令Inst2のM
RQ_DF信号は、時刻ｔ４でハイレベルとなり、この時点
でパイプマスク信号PIPEMKはロウレベルであるので、Ａ
ＮＤゲート５５の出力はハイレベルである。時刻ｔ５で
クロック信号CLKが立ち上がると、２入力ＡＮＤゲート
５５の出力を保持し、その出力であるイネーブル信号EN
ABLEはハイレベルになる（図５（ｌ））。

【０１１４】また、第４命令Inst4のMRQ_DF信号は、時
刻ｔ６でハイレベルとなり、この時点でパイプマスク信
号PIPEMKはロウレベルであるので、ＡＮＤゲート５５の
出力はハイレベルである。しかし、時刻ｔ６の後半でパ
イプマスク信号PIPEMKはハイレベルになるので、ＡＮＤ
ゲート５５の出力はロウレベルになる。ラッチ６０は、
ＡＮＤゲート５５の出力をクロック信号CLKの立ち上が
りでラッチするので、時刻ｔ７でイネーブル信号ENABLE
はロウレベルになる（図５（ｌ））。

【０１１５】図６は、５段パイプラインの処理状況を模
式的に示す図であり、横方向は時間軸を、縦方向は信号
線軸を夫々示している。図６（ａ）はライトバスサイク
ルを伴うストア命令（第３命令Inst3(W)）の場合、図６
（ｂ）はリードバスサイクルを伴うロード命令（第２命
令Inst2(R)）の場合を夫々示す。また、図中、四角形□
は信号がそのステージで生成されることを表し、黒丸●
は前ステージのデータが次ステージにシフトしたことを
表し、白丸○は黒丸●と同様シフトするとともに、トレ
ースバスに出力されることを表す。

【０１１６】図２、図５及び図６を参照して、図３に示
す被トレースデータの生成動作を説明する。図６（ａ）
に示すストア命令Inst3(W)の場合、時刻ｔ２のＩＦステ
ージで、先ず命令がフェッチされ、ＲＦステージで命令
がデコードされる。このとき、パイプライン制御部３７
は、ライトデータWrite Dataを命令で指定されたレジス
タファイル３８から読み出してラッチ４２に保存すると
ともに、書き込みであることを示すリード／ライト信号
R/W_RFと、そのステータス信号STATUS_RFをラッチ３９
ａ、３９ｂに出力する。

【０１１７】時刻ｔ４で、これらの信号Write Data、R/
W_RF、STATUS_RFは、パイプクロック信号PIPECLKの立ち
上がりに同期してラッチ４２、３９ａ、３９ｂに夫々保
存され、信号Write Data_EX、R/W_EX、STATUS_EXを出力
する。時刻ｔ４のＥＸステージで、ＡＬＵ４３はこのラ
イトデータWrite Dataを書き込むべきアドレスを計算
し、アドレス信号Addressとしてラッチ４５に出力す
る。

【０１１８】時刻ｔ５のＤＦステージでは、信号Addres
s、Write Data_EX、R/W_EX、STATUS_EXは、パイプクロ
ック信号PIPECLKが立ち上がると、ラッチ４５、４６、
４４ａ、４４ｂに夫々ラッチされ、これらのラッチ４
５、４６、４４ａ、４４ｂは信号Address_DF、Write Da
ta_DF、R/W_DF、STATUS_DFを夫々出力する。時刻ｔ６の
ＷＢステージでは、パイプクロック信号PIPECLKが立ち
上がると、信号Address_DF、Write Data_DF、R/W_DF、S
TATUS_DFは、ラッチ５０、５１、４９ａ、４９ｂに夫々
ラッチされ、ラッチ５０、５１、４９ａ、４９ｂは信号
ADDR、DATA、R/W、STATUSを夫々出力する（図５（ｍ）
〜（ｐ））。

【０１１９】図５の第３命令Inst3のようにキャッシュ
にヒットした場合は、アドレス信号ADDRとデータDATAを
データキャッシュ２３に書き込む。第５命令Inst5のよ
うにキャッシュにミスヒットした場合は、外部バス制御
部４８に内蔵されるライトバッファ４８ａにライトデー
タを書き込み、このライトデータは、システムバス１６
が他に利用されていない間に外部バス制御部４８により
ＲＡＭ２０に書き込まれる。また、これらの信号ADDR、
DATA、R/W、STATUSは、トレースバス１０を介してトレ
ース回路３１に供給され、トレースメモリ部５８のアド
レスＴＡ１Ｈ番地に書き込まれる（図５（ｇ））。

【０１２０】図６（ｂ）に示すロード命令Inst2(R)の場
合、時刻ｔ１のＩＦステージで、先ず命令がフェッチさ
れ、ＲＦステージで命令がデコードされる。時刻ｔ２
で、パイプライン制御部３７は、読み出しであることを
示すリード／ライト信号R/W_RFと、そのステータス信号
STATUS_RFをラッチ３９ａ、３９ｂに出力する。

【０１２１】時刻ｔ３で、これらの信号R/W_RF、STATUS
_RFは、パイプクロック信号PIPECLKの立ち上がりに同期
してラッチ４２、３９ａ、３９ｂに夫々保存され、信号
R/W_EX、STATUS_EXを出力する。時刻ｔ３のＥＸステー
ジで、ＡＬＵ４３はこのライトデータWrite Dataを書き
込むべきアドレスを計算し、アドレス信号Addressとし
てラッチ４５に出力する。

【０１２２】時刻ｔ４のＤＦステージでは、信号Addres
s、R/W_EX、STATUS_EXは、パイプクロック信号PIPECLK
が立ち上がると、ラッチ４５、４４ａ、４４ｂに夫々ラ
ッチされ、これらのラッチ４５、４４ａ、４４ｂは信号
Address_DF、R/W_DF、STATUS_DFを夫々出力する。ま
た、アドレス信号Address_DFはデータキャッシュ２３に
入力され、ヒットするとデータキャッシュ２３は該当ア
ドレスのデータRead Dataを読み出して、セレクタ９１
を通してラッチ５１に出力する。セレクタ９１はリード
／ライト信号R/W_DFがライトモードのときライトデータ
Write Dataを選択し、リードモードのときはリードデー
タRead Dataを選択して出力する。

【０１２３】図５の第２命令Inst2のようにキャッシュ
にヒットした場合は、アドレス信号ADDRとデータDATAを
データキャッシュ２３から読み出す。第４命令Inst4の
ようにキャッシュにミスヒットした場合は、外部バス制
御部４８にリードバスサイクルを要求し、パイプマスク
信号PIPEMKをハイレベルにしてパイプライン処理を停止
し、ＲＡＭ２０からデータDATAを読み出す。

【０１２４】時刻ｔ５のＷＢステージでは、パイプクロ
ック信号PIPECLKが立ち上がると、信号Address_DF、Rea
d Data、R/W_DF、STATUS_DFは、ラッチ５０、５１、４
９ａ、４９ｂに夫々ラッチされ、ラッチ５０、５１、４
９ａ、４９ｂは信号ADDR、DATA、R/W、STATUSを夫々出
力する（図５（ｍ）〜（ｐ））。また、これらの信号AD
DR、DATA、R/W、STATUSは、トレースバス１０を介して
トレース回路３１に供給され、トレースメモリ部５８の
アドレスＴＡ０Ｈ番地に書き込まれる（図５（ｇ））。

【０１２５】このように、同一の命令に基づく各被トレ
ースデータは異なるステージで生成され、さらにストア
命令の場合とロード命令の場合とでデータが有効になる
ステージが異なる。本発明では、被トレースデータが生
成されるステージの次のステージから最終ステージまで
の段数に相当する数のラッチを設けて、異なるタイミン
グで生成される各被トレースデータをパイプクロック信
号PIPECLKに同期して次段のステージにシフトさせ、最
終段のＷＢステージのラッチに保持させるようにしたの
で、常に同じタイミングで各被トレースデータを取得す
るようにできる。

【０１２６】さらに、このタイミングは、ストア命令で
あってもロード命令であっても、あるいはデータキャッ
シュにヒットしてもミスヒットしても変わることがな
い。また、従来のように、後の命令による被トレースデ
ータが先に保存されるといった矛盾もなくなる。従っ
て、トレース回路３１のタイミング制御回路や、バスサ
イクルのモニタ回路などを付加することなく、容易に被
トレースデータを取得し、記憶させることができる。

【０１２７】図２及び図５を参照して、本実施形態例に
おけるデータ処理システムの作動について説明する。本
データ処理システムでは、通常はシステム・バス１６を
介して周辺装置１７及びＲＡＭ２０との間でデータを授
受し、また、ＲＯＭ１９からのデータを取り込む等の処
理を行う。また、キャッシュヒットからキャッシュミス
時のパイプライン動作では、通常は１ステージサイクル
で実行するため、実質的に１命令１サイクルとなる。

【０１２８】本データ処理システムでは、パイプクロッ
ク信号PIPECLKに同期して、Inst1(N)、Inst2(R)、Inst3
(W)、Inst4(R)、Inst5(W)の各命令が５段のパイプライ
ン・ステージを順次に通過して１サイクルのステージ処
理を夫々終了する。また、命令キャッシュミスやデータ
キャッシュミスが発生した場合には、パイプライン制御
部３７からのパイプマスク信号PIPEMKがロウレベルとな
り、全てのパイプライン・ステージの動作が停止する。

【０１２９】パイプライン処理が進んでも良いときに
は、パイプマスク信号PIPEMKは非活性化される。パイプ
クロック信号PIPECLKは、パイプマスク信号PIPEMKによ
ってマスクされる間は信号が出力されない。このため、
各命令は、パイプマスク信号PIPEMKがロウレベルのとき
にのみ、パイプクロック信号PIPECLKに同期して次段の
ステージに進む。

【０１３０】まず、パイプライン処理が開始され、ＩＣ
Hitで示すように、ＩＦステージで命令キャッシュ２５
にヒットすると、プログラムカウンタ生成部３２からの
カウンタ信号で更新されたプログラム・カウンタ３４の
ＰＣアドレスが、命令キャッシュ２５に出力されると共
に、ＲＦパイプライン・レジスタ７３のＰＣラッチ３５
に書き込まれる。これにより、ＰＣアドレスによって命
令キャッシュ２５から命令コードが読み出され、ＲＦパ
イプライン・レジスタ７３の命令コードラッチ３６に書
き込まれる。

【０１３１】ミスヒットが発生した場合には、フェッチ
アドレスとフェッチサイクルの要求信号が命令キャッシ
ュ２５から外部バス制御部４８に出力される。外部バス
制御部４８は、命令キャッシュミスのときにはプログラ
ム・カウンタ３４から命令キャッシュ経由でフェッチア
ドレスを受け取り、ＲＯＭ１９をアクセスする。また、
外部バス制御部４８は、データキャッシュミスのときに
は、ＥＸステージで計算してラッチ４５に格納されたア
クセスアドレスをデータキャッシュ２３経由で受け取
り、ミスヒット信号に応答してアクセスアドレスをシス
テム・バス１６を介してＲＡＭ２０にアクセスする。

【０１３２】ＲＦステージでは、パイプライン制御部３
７からの信号に従って、読み出すべきレジスタファイル
番号で指示されるレジスタファイル３８からレジスタの
内容を出力３８ａ、３８ｂ等として読み出す。このレジ
スタファイル番号、及びプログラム・カウンタ３４から
のＰＣアドレスが、ＥＸパイプライン・レジスタ７４の
ラッチ４０、４１、４２に夫々ラッチされる。

【０１３３】ＥＸステージでは、ＥＸパイプライン・レ
ジスタ７４のラッチ４０、４１から読み出した各データ
に基づいて、算術演算部４３が演算を行う。このとき、
命令コードがロード／ストア命令の場合には、演算結果
はデータアドレス（アドレス信号）となる。算術演算部
４３の出力は、ラッチ４５及びラッチ４６に夫々供給さ
れてラッチされる。

【０１３４】ＤＦステージでは、マイクロプロセッサ２
１は、ロード命令又はストア命令の場合には、第２命令
データ（Inst2(R)）以降におけるＤＣHitで示すよう
に、ＥＸステージで計算したデータアドレス（アドレス
信号）によってデータキャッシュ２３にアクセスし、ヒ
ットした場合で、ロード命令のときには、データキャッ
シュ２３から対応するデータを読み込み、ストア命令の
ときには、ＷＢステージでデータキャッシュ２３にデー
タを書き込む。更に、このデータをＷＢパイプライン・
レジスタ７６のラッチ５１にラッチする。一方、マイク
ロプロセッサ２１は、ミスヒットした場合には、ＤＦス
テージで外部バス制御部４８及びシステム・バス１６を
介して周辺回路１７、またはＲＡＭ２０にアクセスす
る。

【０１３５】ＷＢステージでは、ロード命令時、ＷＢパ
イプライン・レジスタ７６のラッチ５１から読み出され
たリードデータが、レジスタファイル３８に書き戻され
る。ラッチ５１にラッチされたデータは、常にデータト
レースバス制御部５２に供給される。また、ラッチ５０
から読み出されたリード／ライト信号R/W、及び、ステ
ータス信号STATUS等がデータトレースバス制御部５２に
供給される。

【０１３６】また、ロードまたはストア命令では、メモ
リリクエスト信号MRQ_EXがアクティブになり、これに伴
ってメモリリクエスト信号MRQ_DFが１クロック遅れて出
力されることにより、最終ステージであるＷＢステージ
に被トレースデータを出揃った段階でライトイネーブル
信号ENABLEがハイレベルとなり、出力される。

【０１３７】被トレースデータを記憶させる場合には、
データトレースバス制御部５２は、アドレス信号ADDR、
データ信号DATA、リード／ライト信号R/W、及び、ステ
ータス信号STATUSなどの被トレースデータをパイプクロ
ック信号に同期してラッチ４９、５０、５１にラッチ
し、トレース用の出力端子６３〜６６を通してデータト
レース・バス１０にこれらのデータを供給する。

【０１３８】次に、図２〜図５をもとに、各命令毎の処
理動作について説明する。従来と同じ部分については説
明を省略する。時刻ｔ０〜ｔ４のＩＦ〜ＷＢステージで
は、第１命令Inst1が処理される。第１命令Inst1はロー
ド／ストア命令ではないので、被トレースデータは発生
しない。

【０１３９】次に、第２命令Inst2(R)の処理について説
明する。ここで、第２命令Inst2(R)は、ＲＡＭ２０のＢ
０１番地からデータを読み出す命令であるとする。時刻
ｔ１のＩＦステージでは、パイプライン制御部３７は、
プログラム・カウンタ３４のＰＣアドレスを命令キャッ
シュ１５に入力し、命令キャッシュ１５から第２命令In
st2をフェッチし、命令コードラッチ３６にラッチさせ
る。

【０１４０】時刻ｔ２のＲＦステージでは、パイプライ
ン制御部３７は、命令コードラッチ３６の内容をみて第
２命令Inst2をデコードし、読み出すべきＲＡＭ２０の
アドレス信号をラッチ４０、４１にラッチさせる。ま
た、パイプライン制御部３７は、第２命令Inst2のデコ
ード結果に基づきメモリリクエスト信号MRQ_RF、リード
信号R_RF、ステータス信号STATUS_RFを出力し、パイプ
クロックPIPECLKに同期してトレース用ラッチ３９にラ
ッチさせる。

【０１４１】時刻ｔ３のＥＸステージでは、ＡＬＵ４３
は、ラッチ４０、４１の内容をもとに演算して、演算結
果であるＢ０１番地をラッチ４５にラッチさせる。ま
た、トレース用ラッチ３９の出力である信号、即ちメモ
リリクエスト信号MRQ_EX、リード信号R_EX、ステータス
信号STATUS_EXは、パイプクロックPIPECLKに同期してト
レース用ラッチ４４にラッチされる。この結果、メモリ
リクエスト信号MRQ_EXはハイレベルになる（図５
（ｊ））。

【０１４２】時刻ｔ４のＤＦステージでは、ラッチ４５
にラッチされたアクセスアドレスＢ０１番地とリード信
号Ｒがデータキャッシュ１３に入力される。アクセスア
ドレスＢ０１番地がデータキャッシュ２３にヒットする
と、データキャッシュ２３はデータＤ０１をセレクタ９
１を介してラッチ５１に出力する。アクセスアドレスＢ
０１番地とデータＤ０１は次のパイプクロック信号PIPE
CLKに同期してラッチ５０、５１に夫々ラッチされる。

【０１４３】また、トレース用ラッチ４４の出力である
リード／ライト信号R/W_DFのうち、リード信号Ｒ、ステ
ータス信号STATUS_DFは、パイプクロックPIPECLKに同期
してトレース用ラッチ４９にラッチされる。一方、メモ
リリクエスト信号MRQ_EXは、トレース用ラッチ４４にラ
ッチされ、その出力であるメモリリクエスト信号MRQ_DE
は、ハイレベルになる（図５（ｋ））。このメモリリク
エスト信号MRQ_DFは、パイプマスク信号PIPEMKの反転信
号とともに２入力ＡＮＤゲート５５に入力され、２入力
ＡＮＤゲート５５はイネーブル信号ENABLE_DFを出力す
る。この信号ENABLE_DFはクロック信号CLKに同期してト
レース用ラッチ６０にラッチされる。

【０１４４】時刻ｔ５のＷＢステージでは、パイプライ
ン制御部３７は、パイプクロックPIPEKLCに同期して、
ラッチ５１の内容をレジスタファイル３８の所定のレジ
スタに書き込む。これと同時に、ラッチ５０、５１は、
アドレス信号ADDRとデータ信号DATAをアドレス信号ADDR
の出力端子６３ａとデータ信号DATAの出力端子６４ａに
出力する（図５（ｍ）、（ｎ））。

【０１４５】また、トレース用ラッチ４９の出力である
リード信号R_DF、ステータス信号STATUS_DFは、パイプ
クロックPIPECLKに同期してリード／ライト信号R/Wの出
力端子６５ａとステータス信号STATUSの出力端子６６ａ
に夫々出力される（図５（ｏ）、（ｐ））。一方、トレ
ース用ラッチ４９の出力であるイネーブル信号ENABLE
は、クロック信号CLKに同期して出力され、イネーブル
信号ENABLEの出力端子６８ａに出力される。この結果、
イネーブル信号ENABLEは時刻ｔ５でハイレベルになる
（図５（ｌ））。

【０１４６】第２命令Inst2は、従来、データキャッシ
ュ２３にヒットすると、外部で被トレースデータをトレ
ースすることができなかったが、トレース専用の出力端
子６３ａ〜６８ａを設けることで、トレース回路３１
は、トレースバス１０を介してこれらの被トレースデー
タを取得することができる。また、トレース回路３１
は、時刻ｔ５でこれらの被トレースデータをトレースメ
モリ部５８のアドレスTA０Ｈ番地に記憶する。トレース
メモリ部５８に書き込みが終了すると、次のクロック信
号CLKでアドレス信号TAはインクリメントされて１Ｈ番
地になり、次の書き込みに備える。

【０１４７】次に、第３命令Inst3(W)の処理について説
明する。ここで、第３命令Inst3(W)は、ＲＡＭ２０のＢ
０２番地にデータＤ０２を書き込む命令であるとする。
時刻ｔ２〜ｔ５のＩＦ〜ＤＦステージでは、第３命令In
st3は従来と同様に処理される。また、ステータス信号S
TATUS、リード／ライト信号R/W、メモリリクエスト信号
MRQなどは第２命令の処理と同様に処理される。

【０１４８】時刻ｔ６のＷＢステージでは、ラッチ５
０、５１のアドレスＢ０２番地とデータＤ０２はデータ
キャッシュ１３に渡され、データキャッシュ１３に書き
込まれる。これと同時に、被トレースデータがトレース
バス１０を介してトレース回路３１に供給され、トレー
スメモリ部５８のアドレスTA１Ｈ番地に記憶される（図
５（ｇ））。トレースメモリ部５８に書き込みが終了す
ると、次のクロック信号CLKでアドレス信号TAはインク
リメントされて２Ｈ番地になり、次の書き込みに備え
る。

【０１４９】次に、第４命令Inst4(R)の処理について説
明する。ここで、第４命令Inst4(R)は、ＲＡＭ２０のＢ
０３番地からデータＤ０３を読み出す命令であるとす
る。時刻ｔ３〜ｔ５のＩＦ〜ＥＸステージは、第２命令
Inst2と同様に処理される。時刻ｔ６のＤＦステージで
は、Ｂ０３番地とリード信号Ｒがデータキャッシュ１３
に入力される。データキャッシュ１３は、Ｂ０３番地に
ミスヒットすると、外部バス制御部４８にアクセス情報
（Ｂ０３番地とリード信号Ｒ）を渡し、外部バスからの
読み出しを要求する。

【０１５０】また、データキャッシュ１３は、パイプラ
イン制御部３７にパイプライン処理の停止を要求し、パ
イプライン制御部３７は、時刻ｔ６〜ｔ１０の期間パイ
プマスク信号PIPEMKをハイレベルにする。この結果、パ
イプクロック信号PIPECLKはロウレベルに固定され、パ
イプラインの各ステージは処理を停止する（図５
（ｃ））。パイプライン処理が停止すると、ステータス
信号STATUS、リード／ライト信号R/W、メモリリクエス
ト信号MRQもシフト処理を停止し、各ラッチに待機する
（図５(p),(o),(j)〜(l)）。

【０１５１】時刻ｔ７〜ｔ９で、外部バス制御部４８は
第４命令のリードバスサイクルを実行し、データＤ０３
を読み出す。時刻ｔ１０で、データキャッシュ１３は、
データＤ０３をセレクタ９１を通してラッチ５１にラッ
チさせるとともに、パイプライン制御部３７にパイプラ
イン処理の停止解除を要求する。パイプライン制御部３
７はパイプマスク信号PIPEMKをハイレベルにし（図５
（ｃ））、パイプクロック信号PIPECLKを復活させ、パ
イプラインの各ステージは処理を再開する。

【０１５２】時刻ｔ１１のＷＢステージでは、ラッチ５
１の内容はレジスタファイル３８の所定のレジスタに書
き込まれる。これと同時に、第４命令Inst4のアクセス
アドレスＢ０３番地と読み出されたデータＤ０３とリー
ド信号Ｒなどの被トレースデータがトレースバス１０を
介してトレース回路３１に出力され、トレース回路３１
は、これらの被トレースデータを取得し、トレースメモ
リ部５８のアドレスTA２番地に記憶する（図５
（ｑ））。トレースメモリ部５８に書き込みが終了する
と、次のクロック信号CLKでアドレス信号TAはインクリ
メントされて３Ｈ番地になり、次の書き込みに備える。

【０１５３】次に、第５命令Inst5(W)の処理について説
明する。ここで、第５命令Inst5は、ＲＡＭ２０のＢ０
４番地にデータＤ０４を書き込む命令であるとする。時
刻ｔ４〜ｔ１１のＩＦ〜ＤＦステージでは、第３命令In
st3と同様に処理が進む。時刻ｔ１２のＷＢステージで
は、パイプライン制御部３７は、ラッチ５０、５１の内
容（アドレスＢ０４番地とデータＤ０４）をデータキャ
ッシュ１３に書き込むとともに、外部バス制御部４８の
ライトバッファ４８ａに書き込む。これにより、第５命
令Inst5のパイプライン処理は終了する。

【０１５４】また、時刻ｔ１２で、第５命令Inst5のア
クセスアドレスＢ０４番地と読み出されたデータＤ０４
とライト信号Ｗなどの被トレースデータがトレースバス
１０を介してトレース回路３１に出力され、トレース回
路３１は、これらの被トレースデータを取得し、トレー
スメモリ部５８のアドレスTA３番地に記憶する（図５
(ｇ)）。トレースメモリ部５８に書き込みが終了する
と、次のクロック信号CLKでアドレス信号TAはインクリ
メントされて４Ｈ番地になり、次の書き込みに備える。

【０１５５】以上のように、本データ処理システムで
は、被トレースデータ読み出し専用のバスを設け、パイ
プラインの最終ステージであるＷＢステージまでに、デ
ータトレースに必要な全てのデータを出揃うようにした
ので、トレースに必要なデータをパイプラインのＷＢス
テージに同期してトレース回路３１に出力することがで
きる。従って、データキャッシュ機能を継続しつつ、シ
ステムと同じサイクルでリアルタイム性を損なうことな
く、トレース処理をトレース回路３１によって実行する
ことができる。

【０１５６】また、従来のステータス信号S_STATUSは、
メモリのリード／ライト信号、周辺装置のリード／ライ
ト信号、プログラム・フェッチなどのバス・サイクル信
号で構成されていた。しかし、近年のマイクロプロセッ
サでは、これらのステータス信号S_STATUSをトレースす
るだけでは不十分になってきている。マイクロプロセッ
サのデータ幅は年々増加するとともに、そのデータ構造
は多様化してきている。例えば、ＣＰＵのデータ幅を３
２ビットとすると、周辺装置やメモリとの間で授受され
るデータ幅は１バイトワード（８ビット）、１ハーフワ
ード（１６ビット）、１ワード（３２ビット）、あるい
は１ダブルワード（６４ビット）などがある。また、１
バイトワードのデータを４つまとめて授受するとき、４
つのデータの並び順をアドレスに対して昇順にしたり、
降順にして授受することがある。また、１バイトワード
を３２ビットバスで授受するとき、有効な１バイトのデ
ータ位置として０〜７、８〜１５、１６〜２３、または
２４〜３２ビット目の４通りがある。

【０１５７】本実施の形態では、ステータス信号STATUS
として、従来のステータス信号S_STATUSに加え、パイプ
ライン制御部３７から出力されるデータのサイズ、並び
順、有効なデータ位置などをトレースできるようにし
た。しかも、このステータス信号STATUSは、ロード／ス
トア命令でデータが最終ステージであるＷＢステージに
到達するタイミングに合わせて到達するようにしたの
で、一つの命令に起因するデータアドレス信号ADDRとデ
ータ信号DATAとリード／ライト信号R/Wとステータス信
号STATUSなどの被トレースデータを一斉にＣＰＵ２１か
らトレース回路３１へ供給することができる。このた
め、トレース回路３１は、トレースするタイミングを制
御する回路を簡略化でき、容易に被トレースデータをト
レースメモリ部５８に記憶させることができる。

【０１５８】また、ロード／ストア命令をデコードした
ときパイプライン制御部３７から出力されるメモリリク
エスト信号MRQ_RFをパイプクロック信号PIPECLKに同期
してシフトさせ、イネーブル信号ENABLEとして前述の被
トレースデータに同期してトレース回路３１に出力する
ようにした。このため、トレース回路３１は、イネーブ
ル信号ENABLEをトレースメモリ部５８に書き込む制御信
号MWE(-)とするとともに、書き込みアドレスの加算回路
の制御信号として利用することができ、書き込み制御回
路を簡略化でき、しかも、ＷＢステージに保持された被
トレースデータをトレースメモリ部５８に何回も書き込
み続ける不都合をなくすことができる。

【０１５９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のマイクロプロセッサ及びデ
ータ処理システムは、上記実施形態例の構成にのみ限定
されるものではなく、上記実施形態例の構成から種々の
修正及び変更を施したマイクロプロセッサ及びデータ処
理システムも、本発明の範囲に含まれる。本実施の形態
では５段のパイプラインを例に説明したが、これに限定
されるものではない。また、本願発明は、パイプライン
処理の各ステージの名称や機能が異なるマイクロプロセ
ッサにも適用できる。また、被トレースデータとして、
フェッチした命令のアドレスを付加しても良い。

【０１６０】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサ及びデータ処理システムによると、キャッシ
ュメモリ機能を有しながらも、リアルタイム性を損なう
ことなくトレースすることができる。更に、コンピュー
タシステムの動作に影響を与えることなくトレース処理
を実行できる。

【図面の簡単な説明】

【図１】本発明の一実施形態例におけるマイクロプロセ
ッサを有するデータ処理システムを示すブロック図であ
る。

【図２】本実施形態例におけるデータ処理システムの構
成を詳細に示すブロック図である。

【図３】本実施形態例におけるデータトレースバス制御
部を含むデータ供給手段の内部構成の一例を示す回路図
である。

【図４】本実施形態例におけるトレース回路の要部を示
す図である。

【図５】本実施形態例のデータ処理システムにおける作
動タイミングを示すタイミングチャートである。

【図６】本実施形態例における５段パイプラインの処理
状況を模式的に示す図であり、（ａ）はライトバスサイ
クルを伴うストア命令の場合、（ｂ）はリードバスサイ
クルを伴うロード命令の場合を夫々示す。

【図７】従来のマイクロプロセッサ及びトレース回路等
を含むデータ処理システムの一例を示すブロック図であ
る。

【図８】従来のデータ処理システムの内部構成を詳細に
示すブロック図である。

【図９】図８に示す従来のデータ処理システムにおける
作動タイミングを示すタイミングチャートである。

【図１０】５段パイプラインの処理状況を模式的に示す
図であり、（ａ）はストア命令の場合、（ｂ）はロード
命令の場合を夫々示す。

【符号の説明】

１０：データトレース・バス １１、２１：マイクロプロセッサ １２、２２：パイプライン処理ブロック １３、２３：データキャッシュ １４：外部バス接続のトレース回路 １６：システム・バス １７：周辺装置 １８、２４：データ処理システム １９：ＲＯＭ ２０：ＲＡＭ（メインメモリ） １５、２５：命令キャッシュ ３１：トレース回路 ３２：プログラムカウンタ生成部 ３４：プログラム・カウンタ ３５：ラッチ ３６：命令コードラッチ ３７：パイプライン制御部 ３８：レジスタファイル ３９、４４、４９：トレース用ラッチ ４０、４１、４２、４５、４６、５０、５１：ラッチ ４３：算術演算部 ５２：データトレースバス制御部 ５５：２入力ＡＮＤゲート ４８：外部バス制御部 ６３〜６６：出力端子 ６３ａ〜６６ａ：出力端子 ６９〜７２：入力端子 ７３：ＲＦパイプライン・レジスタ ７４：ＥＸパイプライン・レジスタ ７５：ＤＦパイプライン・レジスタ ７６：ＷＢパイプライン・レジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−11290（ＪＰ，Ａ) 特開 平７−271705（ＪＰ，Ａ) 特開 平８−171505（ＪＰ，Ａ) 特開 平３−263136（ＪＰ，Ａ) 特開 平２−51745（ＪＰ，Ａ) 特開 平６−83705（ＪＰ，Ａ) 特開 昭63−83841（ＪＰ，Ａ) 特開 平３−256141（ＪＰ，Ａ) 特開 平８−95945（ＪＰ，Ａ) 特開 平８−335177（ＪＰ，Ａ) 特開 平６−161818（ＪＰ，Ａ) 特開 平３−137736（ＪＰ，Ａ) 特開 平10−240570（ＪＰ，Ａ) 特開 平４−296944（ＪＰ，Ａ) 欧州特許出願公開969370（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38 G06F 11/28 - 11/36 G06F 12/08

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 命令キャッシュメモリとデータキャッシ
   ュメモリとを有し、 システム・バスを介して外部装置との間でデータの授受
   を行い、 命令を取り込むＩＦステージと、 命令をデコードするＲＦステージと、 デコードされた命令を実行するＥＸステージと、 前記外部装置にアクセスしてデータの読出しを行うＤＦ
   ステージと、 データの書込みを行うＷＢステージとを備えたマイクロ
   プロセッサにおいて、前記ＤＦステージに設けられ、前
   記ＥＸステージで出力されたアクセスアドレスを保持す
   る第１ラッチと、 前記ＤＦステージに設けられ、データ書込み時に前記Ｅ
   Ｘステージで出力されたデータを保持する第２ラッチ
   と、 前記第１ラッチから出力されたアクセスアドレスが入力
   されるデータキャッシュメモリと、 前記ＷＢステージに設けられ、前記第１ラッチから出力
   されたアクセスアドレスを保持する第３ラッチと、 前記ＷＢステージに設けられ、ストア命令時には前記第
   ２ラッチから出力されたデータを、ロード命令時には前
   記データキャッシュメモリより出力されたデータを、選
   択手段で選択して保持する第４ラッチと、 前記第３ラッチ及び第４ラッチから出力されたアクセス
   アドレス及びデータを、システム・バスとは独立したデ
   ータトレース・バスに出力するデータトレースバス制御
   手段と、 前記データトレース・バスを介してトレースすべき被ト
   レースデータを出力する出力端子とを備え、 アクセスアドレスとデータとが同期して前記データトレ
   ース・バスに出力されることを特徴とするマイクロプロ
   セッサ。
2. 【請求項２】 前記ＥＸステージから前記ＷＢステージ
   までの段数に相当する数のラッチから成るステータスラ
   ッチを更に備えることを特徴とする請求項１に記載のマ
   イクロプロセッサ。
3. 【請求項３】 前記データトレースバス制御手段は、前
   記被トレースデータの出力の有効期間を示すイネーブル
   信号生成手段を備えることを特徴とする請求項１に記載
   のマイクロプロセッサ。
4. 【請求項４】 前記ＲＦステージでは、フェッチした信
   号がロード命令又はストア命令であることが検出される
   とメモリリクエスト信号が出力され、 前記ロード命令又は前記ストア命令が前記ＷＢステージ
   に到達したときに、前記メモリリクエスト信号を保持し
   てイネーブル信号を出力するイネーブルラッチを更に備
   えることを特徴とする請求項１乃至３の内の何れか１項
   に記載のマイクロプロセッサ。
5. 【請求項５】 前記イネーブルラッチは、前記メモリリ
   クエスト信号とパイプライン処理と停止させるパイプマ
   スク信号との論理積した信号を保持することによって、
   パイプライン処理を停止中はイネーブル信号を出力しな
   いように構成されることを特徴とする請求項４に記載の
   マイクロプロセッサ。
6. 【請求項６】 前記データトレース・バスには、被トレ
   ースデータをトレースするトレース回路が接続されるこ
   とを特徴とする請求項１に記載のマイクロプロセッサ。
7. 【請求項７】 命令キャッシュメモリとデータキャッシ
   ュメモリとを有し、システム・バスを介して外部装置と
   の間でデータの授受を行い、授受するアドレスデータと
   データデータをパイプライン方式で処理するマイクロプ
   ロセッサを備えたデータ処理システムにおいて、 複数ステージの夫々に設けられ、前記外部装置又は命令
   キャッシュメモリにアクセスされるアドレスデータを保
   持するアドレスラッチと、 複数ステージの夫々に設けられ、前記外部装置又はデー
   タキャッシュメモリとの間で授受されるデータデータを
   保持するデータラッチと、 複数ステージの夫々に設けられ、前記アドレスデータ又
   は前記データデータのステータス情報を保持するステー
   タスラッチと、 システム・バスとは独立して設けられたデータトレース
   ・バスと、 前記アドレスデータと前記データデータと前記ステータ
   ス情報とから成る被トレースデータをパイプラインクロ
   ックに同期してパイプラインの最終ステージまで転送す
   るデータ供給手段とを備え、 最終ステージのアドレスラッチと最終ステージのデータ
   ラッチと最終ステージのステータスラッチにラッチされ
   た被トレースデータであって、同一の命令により発生し
   た被トレースデータを命令の発生順に前記データトレー
   ス・バスを介して前記出力端子より出力することを特徴
   とするデータ処理システム。
8. 【請求項８】 前記データ供給手段は、前記最終ステー
   ジのアドレスラッチと最終ステージのデータラッチから
   の前記被トレースデータを前記出力端子に供給するデー
   タトレースバス制御部を更に備えることを特徴とする請
   求項７に記載のデータ処理システム。
9. 【請求項９】 前記出力端子に接続され、前記出力端子
   から出力された被トレースデータを記憶するトレース回
   路を備えることを特徴とする請求項７又は８に記載のデ
   ータ処理システム。
10. 【請求項１０】 前記トレース回路は、被トレースデー
    タを記憶するトレースメモリ部と、 被トレースデータを記憶するアドレスを算出するアドレ
    ス加算回路とを備えることを特徴とする請求項９に記載
    のデータ処理システム。
11. 【請求項１１】 前記アドレス加算回路は、パイプライ
    ンの処理が停止している期間は前記トレースメモリ部の
    同じアドレス信号を出力する手段を備えることを特徴と
    する請求項１０に記載のデータ処理システム。
12. 【請求項１２】 前記トレース回路は、所定の命令が最
    終段のパイプラインステージに到達した時点で前記トレ
    ースメモリ部に記憶させる手段を備えることを特徴とす
    る請求項９に記載のデータ処理システム。
13. 【請求項１３】 前記トレース回路は、イネーブル信号
    が有効なときにトレースメモリ部の書込みを許可する手
    段を備えることを特徴とする請求項９に記載のデータ処
    理システム。