JPH0683705A - マイクロコンピュータｌｓｉ - Google Patents
マイクロコンピュータｌｓｉInfo
- Publication number
- JPH0683705A JPH0683705A JP4235785A JP23578592A JPH0683705A JP H0683705 A JPH0683705 A JP H0683705A JP 4235785 A JP4235785 A JP 4235785A JP 23578592 A JP23578592 A JP 23578592A JP H0683705 A JPH0683705 A JP H0683705A
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- signal
- lsi
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 キャッシュ・メモリに対して出力されたアド
レスの情報を外部アドレス・バスへ出力し、その情報を
採取する事によりマイクロコンピュータ内部のトレース
情報を得ること。 【構成】中央処理部１０２よりキャッシュ・メモリ１０
５に送られるアドレス信号と集積回路外部の主記憶装置
１１０への入出力のために出力されるアドレス信号との
うちいずれかを選択して集積回路のアドレス出力信号端
子群１０９に出力するアドレス切り替え回路１１２を設
け、アドレス信号選択端子１０１を設ける。キャッシュ
・メモリ内蔵のマイクロコンピュータ集積回路で、アド
レス信号選択端子１０１への入力信号が、内部アドレス
信号群１０３からの信号のみをアドレス・バス端子群１
０９に接続状態にするように入力された場合、中央処理
部１０２よりキャッシュ・メモリ１０５に要求されたア
ドレスを、直接外部より、アドレス・バス端子１０９を
通して参照可能となる。
レスの情報を外部アドレス・バスへ出力し、その情報を
採取する事によりマイクロコンピュータ内部のトレース
情報を得ること。 【構成】中央処理部１０２よりキャッシュ・メモリ１０
５に送られるアドレス信号と集積回路外部の主記憶装置
１１０への入出力のために出力されるアドレス信号との
うちいずれかを選択して集積回路のアドレス出力信号端
子群１０９に出力するアドレス切り替え回路１１２を設
け、アドレス信号選択端子１０１を設ける。キャッシュ
・メモリ内蔵のマイクロコンピュータ集積回路で、アド
レス信号選択端子１０１への入力信号が、内部アドレス
信号群１０３からの信号のみをアドレス・バス端子群１
０９に接続状態にするように入力された場合、中央処理
部１０２よりキャッシュ・メモリ１０５に要求されたア
ドレスを、直接外部より、アドレス・バス端子１０９を
通して参照可能となる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータＬ
ＳＩに関し、特に高速緩衝装置（キャッシュ・メモリ）
内蔵のマイクロコンピュータＬＳＩを利用した装置の開
発のための機構において、マイクロコンピュータの端子
数の増加を伴わない回路に関する。
ＳＩに関し、特に高速緩衝装置（キャッシュ・メモリ）
内蔵のマイクロコンピュータＬＳＩを利用した装置の開
発のための機構において、マイクロコンピュータの端子
数の増加を伴わない回路に関する。
【０００２】
【従来の技術】現在のキャッシュ・メモリ内蔵のマイク
ロコンピュータＬＳＩの基本形を、図４に示す。実際の
構成は、図４よりも複雑であるが、直接影響のないと思
われる部分は省略してある。
ロコンピュータＬＳＩの基本形を、図４に示す。実際の
構成は、図４よりも複雑であるが、直接影響のないと思
われる部分は省略してある。
【０００３】図４においてその動作を説明する。中央処
理部１０２から特定のメモリに対する入出力操作を指示
するために、内部アドレス信号群１０３が、キャッシュ
制御部１０４に対して出力される。ここでいう内部アド
レス信号群１０３とはアドレス値及び制御に関する信号
群も含むものとする。
理部１０２から特定のメモリに対する入出力操作を指示
するために、内部アドレス信号群１０３が、キャッシュ
制御部１０４に対して出力される。ここでいう内部アド
レス信号群１０３とはアドレス値及び制御に関する信号
群も含むものとする。
【０００４】キャッシュ制御部１０４は、キャッシュ・
メモリ１０５の中に外部の記憶装置１１０のどのアドレ
スの内容がキャッシュ・メモリ１０５のどこに格納され
ているかの情報を内蔵しており、入力された内部アドレ
ス信号群１０３の内容と前記情報とを比較して、もしキ
ャッシュ・メモリ１０５の中に既に指定されたアドレス
の内容が格納されている場合、中央処理部１０２に対し
て内容が準備可能である事を示すデータ有り信号１０６
を返すと同時に、キャッシュ・メモリ１０５に対して内
部アドレス信号群１０３で指定したアドレスに対応する
キャッシュ・メモリ１０５のキャッシュ・アドレス１０
７を出力する。
メモリ１０５の中に外部の記憶装置１１０のどのアドレ
スの内容がキャッシュ・メモリ１０５のどこに格納され
ているかの情報を内蔵しており、入力された内部アドレ
ス信号群１０３の内容と前記情報とを比較して、もしキ
ャッシュ・メモリ１０５の中に既に指定されたアドレス
の内容が格納されている場合、中央処理部１０２に対し
て内容が準備可能である事を示すデータ有り信号１０６
を返すと同時に、キャッシュ・メモリ１０５に対して内
部アドレス信号群１０３で指定したアドレスに対応する
キャッシュ・メモリ１０５のキャッシュ・アドレス１０
７を出力する。
【０００５】キャッシュ・メモリ１０５は、キャッシュ
・アドレス１０７のデータの内容を内部データ・バス１
０８に対して出力する。中央処理部１０２は、キャッシ
ュ制御部１０４よりデータ有り信号１０６が有効である
事を確認して、内部データ・バス１０８よりキャッシュ
・メモリ１０５からのデータを読み出す。
・アドレス１０７のデータの内容を内部データ・バス１
０８に対して出力する。中央処理部１０２は、キャッシ
ュ制御部１０４よりデータ有り信号１０６が有効である
事を確認して、内部データ・バス１０８よりキャッシュ
・メモリ１０５からのデータを読み出す。
【０００６】もし、キャッシュ・メモリ１０５の中に指
定されたアドレスの内容が格納されてない場合、キャッ
シュ制御部１０４は、中央処理部１０２に対してデータ
有り信号１０６にデータの用意がされていない旨の情報
を返し、さらに中央処理部１０２より与えられた内部ア
ドレス信号群１０３を、外部出力用アドレス信号群１１
６を通してアドレス・バス端子群１０９に出力して外部
の記憶装置１１０より該当するデータをデータ・バス端
子１１１より取り込み、その内容をキャッシュ・メモリ
１０５に格納すると同時に、内部データ・バス１０８に
出力して、読み込みが完了した時点でデータ有り信号１
０６を有効にする。中央処理部１０２は、データ有り信
号１０６が有効になった事を確認して内部データ・バス
１０８より記憶装置からのデータを読み込み、この動作
中にキャッシュ制御部１０４は、キャッシュ・メモリ１
０５の特定のアドレスに該当する中央処理部１０２から
のアドレスの内容が、書き込まれた事を登録する。
定されたアドレスの内容が格納されてない場合、キャッ
シュ制御部１０４は、中央処理部１０２に対してデータ
有り信号１０６にデータの用意がされていない旨の情報
を返し、さらに中央処理部１０２より与えられた内部ア
ドレス信号群１０３を、外部出力用アドレス信号群１１
６を通してアドレス・バス端子群１０９に出力して外部
の記憶装置１１０より該当するデータをデータ・バス端
子１１１より取り込み、その内容をキャッシュ・メモリ
１０５に格納すると同時に、内部データ・バス１０８に
出力して、読み込みが完了した時点でデータ有り信号１
０６を有効にする。中央処理部１０２は、データ有り信
号１０６が有効になった事を確認して内部データ・バス
１０８より記憶装置からのデータを読み込み、この動作
中にキャッシュ制御部１０４は、キャッシュ・メモリ１
０５の特定のアドレスに該当する中央処理部１０２から
のアドレスの内容が、書き込まれた事を登録する。
【０００７】このような動作によって、一度中央処理部
１０２によって外部記憶装置１１０からの読み出された
データは、ＬＳＩ内部のキャッシュ・メモリ１０５に取
り込まれ、以降の同じアドレスからの読み出しは、高速
なキャッシュ・メモリ１０５より読み出されるため、中
央処理部１０２の動作が、低速な外部の記憶装置１１０
に影響を受けずにすむという利点がある。
１０２によって外部記憶装置１１０からの読み出された
データは、ＬＳＩ内部のキャッシュ・メモリ１０５に取
り込まれ、以降の同じアドレスからの読み出しは、高速
なキャッシュ・メモリ１０５より読み出されるため、中
央処理部１０２の動作が、低速な外部の記憶装置１１０
に影響を受けずにすむという利点がある。
【０００８】
【発明が解決しようとする課題】従来の技術のキャッシ
ュ・メモリ内蔵マイクロコンピュータＬＳＩでは、中央
処理部１０２が、キャッシュ・メモリ１０５からデータ
を読み込んでいる間ＬＳＩからは、内部で実行されてい
る情報が外部に対して出力されないため、マイクロコン
ピュータＬＳＩ内部でどのような命令が現時点で実行さ
れているのかを外部より知る手だてがなかった。
ュ・メモリ内蔵マイクロコンピュータＬＳＩでは、中央
処理部１０２が、キャッシュ・メモリ１０５からデータ
を読み込んでいる間ＬＳＩからは、内部で実行されてい
る情報が外部に対して出力されないため、マイクロコン
ピュータＬＳＩ内部でどのような命令が現時点で実行さ
れているのかを外部より知る手だてがなかった。
【０００９】前述した問題点を解決するためには、マイ
クロコンピュータＬＳＩ内部の中央処理部１０２から、
キャッシュ制御部１０４に出力される内部アドレス信号
群１０３をそのままＬＳＩの端子に出力すれば可能だ
が、大量な端子が余分に必要となるため現実的ではなか
った。そのため、マイクロコンピュータＬＳＩの応用ブ
ログラムを開発し検証する場合においては、詳細にプロ
グラムの流れを追う方法としては、内部のキャッシュ制
御部１０４とキャッシュ・メモリ１０５の動作を止め
て、外部の端子に中央処理部１０２からの記憶装置１１
０への入出力を常に実行させる必要があった。しかしな
がら、この方法では、キャッシュ・メモリ１０５を有効
にした場合に対して、プログラムの実行速度が低下する
ため、プログラムの実行速度を忠実に再現させる事は、
できないという問題点が残る。
クロコンピュータＬＳＩ内部の中央処理部１０２から、
キャッシュ制御部１０４に出力される内部アドレス信号
群１０３をそのままＬＳＩの端子に出力すれば可能だ
が、大量な端子が余分に必要となるため現実的ではなか
った。そのため、マイクロコンピュータＬＳＩの応用ブ
ログラムを開発し検証する場合においては、詳細にプロ
グラムの流れを追う方法としては、内部のキャッシュ制
御部１０４とキャッシュ・メモリ１０５の動作を止め
て、外部の端子に中央処理部１０２からの記憶装置１１
０への入出力を常に実行させる必要があった。しかしな
がら、この方法では、キャッシュ・メモリ１０５を有効
にした場合に対して、プログラムの実行速度が低下する
ため、プログラムの実行速度を忠実に再現させる事は、
できないという問題点が残る。
【００１０】本発明の目的は、前記問題点を解決し、プ
ログラムの実行速度を忠実に再現させることができるよ
うにしたマイクロコンピュータＬＳＩを提供することに
ある。
ログラムの実行速度を忠実に再現させることができるよ
うにしたマイクロコンピュータＬＳＩを提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の第１の構成は、
外部の主記憶装置の命令処理部との間に、キャッシュ・
メモリを内蔵し、一度特定の番地の情報を外部より入力
すると、以後の同一の番地からの入力は前記キャッシュ
・メモリから読み出す事により命令の実行を高速化する
マイクロコンピュータＬＳＩにおいて、中央処理部より
前記キャッシュ・メモリに送られるアドレス信号群とＬ
ＳＩの外部の主記憶装置への入出力のために出力される
アドレス信号群とのうちいずれかを選択して前記ＬＳＩ
のアドレス出力信号端子群に出力するアドレス切り替え
回路と、前記アドレス切り替え回路に入力され、どちら
の方を選択するかを指定する信号を入力する入力端子と
を備えた事を特徴とする。
外部の主記憶装置の命令処理部との間に、キャッシュ・
メモリを内蔵し、一度特定の番地の情報を外部より入力
すると、以後の同一の番地からの入力は前記キャッシュ
・メモリから読み出す事により命令の実行を高速化する
マイクロコンピュータＬＳＩにおいて、中央処理部より
前記キャッシュ・メモリに送られるアドレス信号群とＬ
ＳＩの外部の主記憶装置への入出力のために出力される
アドレス信号群とのうちいずれかを選択して前記ＬＳＩ
のアドレス出力信号端子群に出力するアドレス切り替え
回路と、前記アドレス切り替え回路に入力され、どちら
の方を選択するかを指定する信号を入力する入力端子と
を備えた事を特徴とする。
【００１２】本発明の第２の構成は、外部の主記憶装置
の命令処理部との間に、キャッシュ・メモリを内蔵し、
一度特定の番地の情報を外部より入力すると、以後の同
一の番地からの入力は前記キャッシュ・メモリから読み
出す事により命令の実行を高速化するマイクロコンピュ
ータＬＳＩにおいて、キャッシュ・アドレスとＬＳＩの
外部の主記憶装置への入出力のために出力されるアドレ
ス信号群とのうちいずれかを選択して前記ＬＳＩのアド
レス出力信号端子群に出力するアドレス切り替え回路
と、前記アドレス切り替え回路に入力され、どちらの方
を選択するかを指定する信号を入力する入力端子とを備
えた事を特徴とする。
の命令処理部との間に、キャッシュ・メモリを内蔵し、
一度特定の番地の情報を外部より入力すると、以後の同
一の番地からの入力は前記キャッシュ・メモリから読み
出す事により命令の実行を高速化するマイクロコンピュ
ータＬＳＩにおいて、キャッシュ・アドレスとＬＳＩの
外部の主記憶装置への入出力のために出力されるアドレ
ス信号群とのうちいずれかを選択して前記ＬＳＩのアド
レス出力信号端子群に出力するアドレス切り替え回路
と、前記アドレス切り替え回路に入力され、どちらの方
を選択するかを指定する信号を入力する入力端子とを備
えた事を特徴とする。
【００１３】
【実施例】図１は本発明の第１の実施例のマイクロコン
ピュータＬＳＩを示すブロック図である。図１におい
て、本実施例のマイクロコンピュータＬＳＩの構成は、
図４の従来の技術に対して、中央処理部１０２よりキャ
ッシュ・メモリ１０５に送られる内部のアドレス信号群
１０３としＬＳＩ外部の主記憶装置１１０への入出力の
ために出力される外部出力用アドレス信号群１１６のい
ずれかを選択してＬＳＩのアドレス・バス端子群１０９
に出力するアドレス切り替え回路１１２と、前記アドレ
ス切り替え回路１１２に入力され、どちらの方を選択す
るかを指定するアドレス信号選択端子１０１とが追加さ
れた事が特徴である。
ピュータＬＳＩを示すブロック図である。図１におい
て、本実施例のマイクロコンピュータＬＳＩの構成は、
図４の従来の技術に対して、中央処理部１０２よりキャ
ッシュ・メモリ１０５に送られる内部のアドレス信号群
１０３としＬＳＩ外部の主記憶装置１１０への入出力の
ために出力される外部出力用アドレス信号群１１６のい
ずれかを選択してＬＳＩのアドレス・バス端子群１０９
に出力するアドレス切り替え回路１１２と、前記アドレ
ス切り替え回路１１２に入力され、どちらの方を選択す
るかを指定するアドレス信号選択端子１０１とが追加さ
れた事が特徴である。
【００１４】キャッシュ・メモリ内蔵のマイクロコンピ
ュータＬＳＩで、アドレス信号選択端子１０１への入力
信号が、キャッシュ制御部１０４からの外部出力用アド
レス信号群１１６の信号をアドレス・バス端子群１０９
に接続状態にするように入力された場合には、従来の技
術と同じ動作をする。
ュータＬＳＩで、アドレス信号選択端子１０１への入力
信号が、キャッシュ制御部１０４からの外部出力用アド
レス信号群１１６の信号をアドレス・バス端子群１０９
に接続状態にするように入力された場合には、従来の技
術と同じ動作をする。
【００１５】キャッシュ・メモリ内蔵のマイクロコンピ
ュータＬＳＩで、アドレス信号選択端子１０１への入力
信号が、内部アドレス信号群１０３からの信号のみをア
ドレス・バス端子群１０９に接続状態にするように入力
された場合には、中央処理部１０２よりキャッシュ・メ
モリ１０５に要求されたアドレスを、外部に直接、アド
レス・バス端子群１０９を介して参照可能となる。
ュータＬＳＩで、アドレス信号選択端子１０１への入力
信号が、内部アドレス信号群１０３からの信号のみをア
ドレス・バス端子群１０９に接続状態にするように入力
された場合には、中央処理部１０２よりキャッシュ・メ
モリ１０５に要求されたアドレスを、外部に直接、アド
レス・バス端子群１０９を介して参照可能となる。
【００１６】次に、前記第１の実施例を応用してキャッ
シュ・メモリ内蔵のマイクロコンピュータＬＳＩの内部
動作に対して外部より確認する装置（以後デバッグ装置
という）の基本形を実現する回路を、第２の実施例とし
て図２で説明する。
シュ・メモリ内蔵のマイクロコンピュータＬＳＩの内部
動作に対して外部より確認する装置（以後デバッグ装置
という）の基本形を実現する回路を、第２の実施例とし
て図２で説明する。
【００１７】図２で示すように、本デバッグ装置の基本
形は、第１の実施例のマイクロコンピュータＬＳＩを２
つ使用する事を特徴とする。そして、第１，第２のマイ
クロコンピュータＬＳＩ１１５，２１５のアドレス信号
選択端子１０１，２０１と、両方のアドレス・バス端子
群１０９，２０９と出力専用端子以外の互いに対応する
全ての端子群１１７，２１７同士を接続して使用する。
形は、第１の実施例のマイクロコンピュータＬＳＩを２
つ使用する事を特徴とする。そして、第１，第２のマイ
クロコンピュータＬＳＩ１１５，２１５のアドレス信号
選択端子１０１，２０１と、両方のアドレス・バス端子
群１０９，２０９と出力専用端子以外の互いに対応する
全ての端子群１１７，２１７同士を接続して使用する。
【００１８】そして、第１のマイクロコンピュータＬＳ
Ｉ１１５のアドレス信号選択端子１０１へは、キャッシ
ュ制御部１０４から出力される外部出力用アドレス信号
群１１６をアドレス・バス端子群１０９へ出力するよう
に指定し、第２のマイクロコンピュータＬＳＩ２１５の
アドレス信号選択端子２０１へは、中央処理部２０２よ
り出力される内部アドレス信号群２０３を直接外部アド
レス・バス端子群へ出力させるように指定する。そうす
る事によって、この２つのマイクロコンピュータＬＳＩ
１１５，２１５で、１つのマイクロコンピュータが実現
される。
Ｉ１１５のアドレス信号選択端子１０１へは、キャッシ
ュ制御部１０４から出力される外部出力用アドレス信号
群１１６をアドレス・バス端子群１０９へ出力するよう
に指定し、第２のマイクロコンピュータＬＳＩ２１５の
アドレス信号選択端子２０１へは、中央処理部２０２よ
り出力される内部アドレス信号群２０３を直接外部アド
レス・バス端子群へ出力させるように指定する。そうす
る事によって、この２つのマイクロコンピュータＬＳＩ
１１５，２１５で、１つのマイクロコンピュータが実現
される。
【００１９】本マイクロコンピュータ装置の実際の動作
をつかさどるのは、第１のマイクロコンピュータＬＳＩ
１１５である。第２のマイクロコンピュータＬＳＩ２１
５は、マイクロコンピュータ装置の外部へは、アドレス
情報を出力しないので、外部装置を制御する事はできな
いが、データ・バス端子群２１１と、全ての入力端子群
２１７が、第１のマイクロコンピュータＬＳＩ１１５の
対応する信号群に接続されているため、結果的に第１の
マイクロコンピュータＬＳＩ１１５とまったく同じ動作
をする事になる。
をつかさどるのは、第１のマイクロコンピュータＬＳＩ
１１５である。第２のマイクロコンピュータＬＳＩ２１
５は、マイクロコンピュータ装置の外部へは、アドレス
情報を出力しないので、外部装置を制御する事はできな
いが、データ・バス端子群２１１と、全ての入力端子群
２１７が、第１のマイクロコンピュータＬＳＩ１１５の
対応する信号群に接続されているため、結果的に第１の
マイクロコンピュータＬＳＩ１１５とまったく同じ動作
をする事になる。
【００２０】そのため、第２のマイクロコンピュータＬ
ＳＩ２１５のアドレス・バス端子群２０９からは、第１
のマイクロコンピュータＬＳＩ１１５の内部アドレス信
号群１０３と同一の信号が出力されている事になる。
ＳＩ２１５のアドレス・バス端子群２０９からは、第１
のマイクロコンピュータＬＳＩ１１５の内部アドレス信
号群１０３と同一の信号が出力されている事になる。
【００２１】その結果、第２のマイクロコンピュータＬ
ＳＩ２１５のアドレス・バス端子群２０９の信号を入力
する事により、デバッグ情報制御装置２１３は、マイク
ロコンピュータのうちの中央処理部１０２の全ての動作
状態を得る事ができる。その結果、入力された内部アド
レス信号群２０３の情報を使用して、指定のアドレス値
でのプログラムの中断や、アドレス値の時間的の経過を
保存する事により、以前のプログラムの実行状態を得る
事ができる。
ＳＩ２１５のアドレス・バス端子群２０９の信号を入力
する事により、デバッグ情報制御装置２１３は、マイク
ロコンピュータのうちの中央処理部１０２の全ての動作
状態を得る事ができる。その結果、入力された内部アド
レス信号群２０３の情報を使用して、指定のアドレス値
でのプログラムの中断や、アドレス値の時間的の経過を
保存する事により、以前のプログラムの実行状態を得る
事ができる。
【００２２】前述した機能により、本デバッグ装置は、
キャッシュ・メモリを内蔵するマイクロコンピュータＬ
ＳＩのプログラム開発を支援する事が容易に行えるよう
になる。
キャッシュ・メモリを内蔵するマイクロコンピュータＬ
ＳＩのプログラム開発を支援する事が容易に行えるよう
になる。
【００２３】図３は本発明の第３の実施例のマイクロコ
ンピュータＬＳＩを示すブロック図である。図３におい
て、本第３の実施例は、図１で示した内部アドレス信号
群１０３の代わりに、キャッシュ・アドレス１０７をア
ドレス切り替え回路１１２に渡す事を特徴としている。
その他の部分は図１と同様である。
ンピュータＬＳＩを示すブロック図である。図３におい
て、本第３の実施例は、図１で示した内部アドレス信号
群１０３の代わりに、キャッシュ・アドレス１０７をア
ドレス切り替え回路１１２に渡す事を特徴としている。
その他の部分は図１と同様である。
【００２４】本実施例の場合、アドレス・バス端子群１
０９からは、中央処理部１０２からの内部アドレス信号
群１０３が出力されないため、直接には、中央処理部１
０２の動作を得る事はできない。
０９からは、中央処理部１０２からの内部アドレス信号
群１０３が出力されないため、直接には、中央処理部１
０２の動作を得る事はできない。
【００２５】しかしながら、本マイクロコンピュータＬ
ＳＩを２個使用してのデバッグ装置（図示はしていな
い）では、キャッシュに対するアドレスの対応は、キャ
ッシュ・メモリへの最初の書き込みは必ず外部アドレス
・バス端子群１０９を使用して読み込んだ結果を使用す
るため、その時点での外部アドレス・バス端子群１０９
と第２のマイクロコンピュータＬＳＩのアドレス・バス
端子群から得られるキャッシュアドレス１０７と一組み
を外部で保存する事により実現できる。
ＳＩを２個使用してのデバッグ装置（図示はしていな
い）では、キャッシュに対するアドレスの対応は、キャ
ッシュ・メモリへの最初の書き込みは必ず外部アドレス
・バス端子群１０９を使用して読み込んだ結果を使用す
るため、その時点での外部アドレス・バス端子群１０９
と第２のマイクロコンピュータＬＳＩのアドレス・バス
端子群から得られるキャッシュアドレス１０７と一組み
を外部で保存する事により実現できる。
【００２６】このキャッシュ・アドレス１０７と外部の
アドレス・バス端子群１０９を接続する方式の場合の利
点は、アドレスを出力する端子数が、少なくていいため
に、残った端子に対しては、各種のマイクロコンピュー
タＬＳＩの内部情報の出力用として使用が可能となる点
である。
アドレス・バス端子群１０９を接続する方式の場合の利
点は、アドレスを出力する端子数が、少なくていいため
に、残った端子に対しては、各種のマイクロコンピュー
タＬＳＩの内部情報の出力用として使用が可能となる点
である。
【００２７】
【発明の効果】以上説明したように、本発明は、例えば
中央処理部よりキャッシュ・メモリに送られるアドレス
信号と、ＬＳＩ外部の主記憶装置への入出力のために出
力されるアドレス信号とのいずれかを選択してＬＳＩの
アドレス出力信号端子群に出力するアドレス切り替え回
路と、前記アドレス切り替え回路に入力され、どちらの
方を選択するかを指定する信号を入力する入力端子とを
有する事で、そのアドレスを採取する事が可能となり、
またどのような命令が実行されたか、全て確認する事が
できるという効果を有する。
中央処理部よりキャッシュ・メモリに送られるアドレス
信号と、ＬＳＩ外部の主記憶装置への入出力のために出
力されるアドレス信号とのいずれかを選択してＬＳＩの
アドレス出力信号端子群に出力するアドレス切り替え回
路と、前記アドレス切り替え回路に入力され、どちらの
方を選択するかを指定する信号を入力する入力端子とを
有する事で、そのアドレスを採取する事が可能となり、
またどのような命令が実行されたか、全て確認する事が
できるという効果を有する。
【図１】本発明の第１の実施例のマイクロコンピュータ
ＬＳＩの基本形を示すブロック図である。
ＬＳＩの基本形を示すブロック図である。
【図２】本発明の第２の実施例のマイクロコンピュータ
ＬＳＩを２個使用したデバッグ装置の基本形を示すブロ
ック図である。
ＬＳＩを２個使用したデバッグ装置の基本形を示すブロ
ック図である。
【図３】本発明の第３の実施例のマイクロコンピュータ
ＬＳＩの基本形の一変形を示すブロック図である。
ＬＳＩの基本形の一変形を示すブロック図である。
【図４】従来技術のマイクロコンピュータＬＳＩの基本
形を示すブロック図である。
形を示すブロック図である。
１０１，２０１ アドレス信号選択端子 １０２，２０２ 中央処理部 １０３，２０３ 内部アドレス信号群 １０４，２０４ キャッシュ制御部 １０５，２０５ キャッシュ・メモリ １０６，２０６ データ有り信号 １０７，２０７ キャッシュ・アドレス １０８，２０８ 内部データ・バス １０９，２０９ アドレス・バス端子群 １１０ 外部記憶装置 １１１，２１１ データ・バス端子群 １１２，２１２ アドレス切り替え装置 ２１３ デバッグ情報制御装置 １１５ 第１のマイクロコンピュータＬＳＩ ２１５ 第２のマイクロコンピュータＬＳＩ １１６，２１６ 外部出力用アドレス信号群 １１７，２１７ その他の入力信号群
Claims (2)
- 【請求項１】 外部の主記憶装置の命令処理部との間
に、キャッシュ・メモリを内蔵し、一度特定の番地の情
報を外部より入力すると、以後の同一の番地からの入力
は前記キャッシュ・メモリから読み出す事により命令の
実行を高速化するマイクロコンピュータＬＳＩにおい
て、中央処理部より前記キャッシュ・メモリに送られる
アドレス信号群とＬＳＩの外部の主記憶装置への入出力
のために出力されるアドレス信号群とのうちいずれかを
選択して前記ＬＳＩのアドレス出力信号端子群に出力す
るアドレス切り替え回路と、前記アドレス切り替え回路
に入力され、どちらの方を選択するかを指定する信号を
入力する入力端子とを備えた事を特徴とするマイクロコ
ンピュータＬＳＩ。 - 【請求項２】 外部の主記憶装置の命令処理部との間
に、キャッシュ・メモリを内蔵し、一度特定の番地の情
報を外部より入力すると、以後の同一の番地からの入力
は前記キャッシュ・メモリから読み出す事により命令の
実行を高速化するマイクロコンピュータＬＳＩにおい
て、キャッシュ・アドレスとＬＳＩの外部の主記憶装置
への入出力のために出力されるアドレス信号群とのうち
いずれかを選択して前記ＬＳＩのアドレス出力信号端子
群に出力するアドレス切り替え回路と、前記アドレス切
り替え回路に入力され、どちらの方を選択するかを指定
する信号を入力する入力端子とを備えた事を特徴とする
マイクロコンピュータＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235785A JPH0683705A (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235785A JPH0683705A (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683705A true JPH0683705A (ja) | 1994-03-25 |
Family
ID=16991218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235785A Pending JPH0683705A (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683705A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453410B1 (en) | 1998-07-03 | 2002-09-17 | Nec Corporation | Computer system having a cache memory and a tracing function |
-
1992
- 1992-09-03 JP JP4235785A patent/JPH0683705A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453410B1 (en) | 1998-07-03 | 2002-09-17 | Nec Corporation | Computer system having a cache memory and a tracing function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4879646A (en) | Data processing system with a pipelined structure for editing trace memory contents and tracing operations during system debugging | |
| US5689694A (en) | Data processing apparatus providing bus attribute information for system debugging | |
| JP3380827B2 (ja) | エミュレータ装置 | |
| JPH0683705A (ja) | マイクロコンピュータｌｓｉ | |
| JP2563708B2 (ja) | マイクロプロセッサ装置およびそれを用いたエミュレータ装置 | |
| JP3074978B2 (ja) | エミュレーション装置 | |
| JPH01239485A (ja) | 大規模集積回路 | |
| JPH04305783A (ja) | マイクロコンピュータ | |
| JP2935710B2 (ja) | プロセッサ集積回路装置のテスト装置 | |
| KR100658485B1 (ko) | 마이크로프로세서 개발시스템 | |
| JPH05289908A (ja) | プログラムトレーサ | |
| JP2531206B2 (ja) | チャネル装置 | |
| JP2757388B2 (ja) | マイクロプログラム制御装置 | |
| JP3182287B2 (ja) | マイクロプロセッサ | |
| JPH02293948A (ja) | マイクロコンピュータｌｓｉ | |
| JPH0644066A (ja) | 情報処理装置 | |
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPH01205799A (ja) | メモリ回路試験機 | |
| JPS645343B2 (ja) | ||
| JPH01314344A (ja) | プログラム開発支援装置 | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPH01169639A (ja) | 記憶装置 | |
| JPH05303513A (ja) | プログラムのトレースメモリ | |
| JPH06103108A (ja) | マイクロプロセッサ | |
| JPH0315948A (ja) | アドレスバス試験方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |