JPH06103108A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH06103108A JPH06103108A JP4252602A JP25260292A JPH06103108A JP H06103108 A JPH06103108 A JP H06103108A JP 4252602 A JP4252602 A JP 4252602A JP 25260292 A JP25260292 A JP 25260292A JP H06103108 A JPH06103108 A JP H06103108A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- branch
- cache
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 外部から命令アドレストレースを可能にす
る。 【構成】 分岐先アドレスを記憶するＦＩＦＯ装置１３
と、分岐命令を実行しさらにキャッシュヒットを判定す
るＡＮＤ回路１６とを設け、外部端子にキャッシュヒッ
トと分岐命令実行を示す信号を出力し、アドレス端子に
バスアクセス時以外でアドレス端子の不使用時はＦＩＦ
Ｏ装置１３の出力を得、アドレス端子へのその出力状態
を示す信号も外部端子に出力することで、ＩＣＥ等のデ
バッガはキャッシュがヒットし、外部端子に実行命令ア
ドレスが出力されない場合でもキャッシュヒット信号が
出力される。分岐実行信号が出力されていない場合実行
命令アドレスはインクリメントのみでキャッシュヒット
信号が出力され、分岐実行信号が出力された場合それを
記憶しておき、状態信号の出力でアドレスバスから分岐
先アドレス情報を入力して、キャッシュメモリ使用時で
もアドレストレース可能とした。
る。 【構成】 分岐先アドレスを記憶するＦＩＦＯ装置１３
と、分岐命令を実行しさらにキャッシュヒットを判定す
るＡＮＤ回路１６とを設け、外部端子にキャッシュヒッ
トと分岐命令実行を示す信号を出力し、アドレス端子に
バスアクセス時以外でアドレス端子の不使用時はＦＩＦ
Ｏ装置１３の出力を得、アドレス端子へのその出力状態
を示す信号も外部端子に出力することで、ＩＣＥ等のデ
バッガはキャッシュがヒットし、外部端子に実行命令ア
ドレスが出力されない場合でもキャッシュヒット信号が
出力される。分岐実行信号が出力されていない場合実行
命令アドレスはインクリメントのみでキャッシュヒット
信号が出力され、分岐実行信号が出力された場合それを
記憶しておき、状態信号の出力でアドレスバスから分岐
先アドレス情報を入力して、キャッシュメモリ使用時で
もアドレストレース可能とした。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ装置を
内蔵したマイクロプロセッサに関するものである。
内蔵したマイクロプロセッサに関するものである。
【０００２】
【従来の技術】従来のキャッシュメモリ装置内蔵マイク
ロプロセッサとしては、一般的に図２のような構成をし
ている。１はキャッシュメモリ装置、２はキャッシュメ
モリ装置１への入力アドレス、３はスリーステートバッ
ファ、４はキャッシュメモリ装置１から出力されるキャ
ッシュヒット信号、５は分岐命令が実行されたことを示
す信号、６はバスアクセス実行を指示するバスアクセス
指示信号、７はキャッシュヒット信号４と分岐実行信号
５とバスアクセス指示信号６を入力しスリーステートバ
ッファ３にキャッシュ入力アドレス２を出力させさらに
外部端子にキャッシュヒットと分岐実行が行われたこと
を示す信号を出力するバスコントロール装置、８はスリ
ーステートバッファ３の制御信号、９は外部端子に出力
されるキャッシュヒット信号、１０は外部端子に出力さ
れる分岐命令実行信号、１１は外部端子に出力されるア
ドレスデータである。
ロプロセッサとしては、一般的に図２のような構成をし
ている。１はキャッシュメモリ装置、２はキャッシュメ
モリ装置１への入力アドレス、３はスリーステートバッ
ファ、４はキャッシュメモリ装置１から出力されるキャ
ッシュヒット信号、５は分岐命令が実行されたことを示
す信号、６はバスアクセス実行を指示するバスアクセス
指示信号、７はキャッシュヒット信号４と分岐実行信号
５とバスアクセス指示信号６を入力しスリーステートバ
ッファ３にキャッシュ入力アドレス２を出力させさらに
外部端子にキャッシュヒットと分岐実行が行われたこと
を示す信号を出力するバスコントロール装置、８はスリ
ーステートバッファ３の制御信号、９は外部端子に出力
されるキャッシュヒット信号、１０は外部端子に出力さ
れる分岐命令実行信号、１１は外部端子に出力されるア
ドレスデータである。
【０００３】このマイクロプロセッサ装置において、キ
ャッシュメモリ装置１は、入力アドレス２が入力される
と、その値に対応するデータが格納されていれば、キャ
ッシュヒット信号４を出力する。バスコントロール装置
７は、キャッシュヒット信号４と分岐命令実行信号５と
バスアクセス指示信号６を入力し、外部端子にはキャッ
シュヒット信号４と分岐命令実行信号５をそのまま外部
端子キャッシュヒット信号９と外部端子分岐命令実行信
号１０として出力し、スリーステートバッファ３にはバ
スアクセス指示信号が入力された場合、入力アドレス２
をアドレスデータ１１に出力させるように制御信号８を
出力する。
ャッシュメモリ装置１は、入力アドレス２が入力される
と、その値に対応するデータが格納されていれば、キャ
ッシュヒット信号４を出力する。バスコントロール装置
７は、キャッシュヒット信号４と分岐命令実行信号５と
バスアクセス指示信号６を入力し、外部端子にはキャッ
シュヒット信号４と分岐命令実行信号５をそのまま外部
端子キャッシュヒット信号９と外部端子分岐命令実行信
号１０として出力し、スリーステートバッファ３にはバ
スアクセス指示信号が入力された場合、入力アドレス２
をアドレスデータ１１に出力させるように制御信号８を
出力する。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、分岐命令実行時分岐先命令でキャッシュ
がヒットした場合、外部からは分岐先アドレスを確認す
るためには、キャッシュ内に格納されている分岐命令を
逆アセンブルしてアドレスを計算しなければならず、Ｉ
ＣＥ等のデバッガではきわめて複雑な作業をしなければ
ならないという問題点を有していた。
うな構成では、分岐命令実行時分岐先命令でキャッシュ
がヒットした場合、外部からは分岐先アドレスを確認す
るためには、キャッシュ内に格納されている分岐命令を
逆アセンブルしてアドレスを計算しなければならず、Ｉ
ＣＥ等のデバッガではきわめて複雑な作業をしなければ
ならないという問題点を有していた。
【０００５】本発明は上記課題を解決するもので、キャ
ッシュメモリ装置を使用した場合でも、外部からアドレ
ストレース可能なマイクロプロセッサを提供することを
目的とする。
ッシュメモリ装置を使用した場合でも、外部からアドレ
ストレース可能なマイクロプロセッサを提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、キャッシュメモリ装置と、前記キャッシュ
メモリの入力アドレスを記憶する任意段数のＦＩＦＯ装
置と、前記キャッシュメモリの入力アドレスと前記ＦＩ
ＦＯ装置の出力値を選択する選択装置と、前記キャッシ
ュメモリ装置から出力されたキャッシュヒット信号およ
び分岐命令が実行されたことを示す信号の論理積をとる
ＡＮＤ装置と、ＦＩＦＯ装置にデータが存在することを
示す信号とキャッシュヒット信号とバスアクセス指示信
号と分岐命令が実行されたことを示す信号を入力し、バ
スアクセス指示信号が入力された場合、前記選択装置に
前記キャッシュメモリの入力アドレスを選択させ、それ
以外の場合、前記ＦＩＦＯ装置の出力値を選択させ、さ
らに外部端子に選択装置に何を選択させているかを示す
信号と分岐実行を示す信号とキャッシュヒット信号を出
力するバスコントロール装置を備えたものである。
するために、キャッシュメモリ装置と、前記キャッシュ
メモリの入力アドレスを記憶する任意段数のＦＩＦＯ装
置と、前記キャッシュメモリの入力アドレスと前記ＦＩ
ＦＯ装置の出力値を選択する選択装置と、前記キャッシ
ュメモリ装置から出力されたキャッシュヒット信号およ
び分岐命令が実行されたことを示す信号の論理積をとる
ＡＮＤ装置と、ＦＩＦＯ装置にデータが存在することを
示す信号とキャッシュヒット信号とバスアクセス指示信
号と分岐命令が実行されたことを示す信号を入力し、バ
スアクセス指示信号が入力された場合、前記選択装置に
前記キャッシュメモリの入力アドレスを選択させ、それ
以外の場合、前記ＦＩＦＯ装置の出力値を選択させ、さ
らに外部端子に選択装置に何を選択させているかを示す
信号と分岐実行を示す信号とキャッシュヒット信号を出
力するバスコントロール装置を備えたものである。
【０００７】
【作用】本発明は上記した構成により、キャッシュメモ
リ装置に入力アドレスが入力されると、キャッシュメモ
リ装置は、そのアドレスに対応するデータが格納されて
いれば、キャッシュヒット信号を出力する。キャッシュ
ヒット信号が出力され、そのときの命令が分岐命令であ
ることをＡＮＤ装置で判定されると、ＦＩＦＯ装置はキ
ャッシュ入力アドレスを格納する。そして、バスコント
ロール装置はキャッシュヒット信号と分岐命令実行信号
を外部に出力するとともに、バスアクセスが実行されて
いるかを判定して選択装置を制御し、キャッシュミスヒ
ットの場合にはキャッシュ入力アドレスを選択させてバ
スアクセスを行い、それ以外の場合にはＦＩＦＯ装置の
出力値を選択させて、以前に実行された分岐命令の分岐
先アドレスを出力させる。このようにすると外部から
は、キャッシュメモリ使用時で分岐命令が実行されて
も、分岐先アドレスがマイクロプロセッサのアドレス端
子から分岐先アドレスが出力されアドレストレースが可
能になる。
リ装置に入力アドレスが入力されると、キャッシュメモ
リ装置は、そのアドレスに対応するデータが格納されて
いれば、キャッシュヒット信号を出力する。キャッシュ
ヒット信号が出力され、そのときの命令が分岐命令であ
ることをＡＮＤ装置で判定されると、ＦＩＦＯ装置はキ
ャッシュ入力アドレスを格納する。そして、バスコント
ロール装置はキャッシュヒット信号と分岐命令実行信号
を外部に出力するとともに、バスアクセスが実行されて
いるかを判定して選択装置を制御し、キャッシュミスヒ
ットの場合にはキャッシュ入力アドレスを選択させてバ
スアクセスを行い、それ以外の場合にはＦＩＦＯ装置の
出力値を選択させて、以前に実行された分岐命令の分岐
先アドレスを出力させる。このようにすると外部から
は、キャッシュメモリ使用時で分岐命令が実行されて
も、分岐先アドレスがマイクロプロセッサのアドレス端
子から分岐先アドレスが出力されアドレストレースが可
能になる。
【０００８】
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。
しながら説明する。
【０００９】図に示すように、１はキャッシュメモリ、
２はキャッシュメモリ装置への入力アドレス、４はキャ
ッシュヒット信号、５は分岐命令実行信号、６はバスア
クセス指示信号、７はバスコントロール装置、８はセレ
クタ制御信号、９は外部端子用キャッシュヒット信号、
１０は外部端子用分岐命令実行信号、１１は外部端子ア
ドレス、１２は選択装置、１３はＦＩＦＯ装置、１４は
分岐先アドレス出力状態信号、１５は分岐先アドレス、
１６はＡＮＤ回路、１７はＦＩＦＯ装置登録指示信号、
１８は分岐先アドレス存在信号である。
２はキャッシュメモリ装置への入力アドレス、４はキャ
ッシュヒット信号、５は分岐命令実行信号、６はバスア
クセス指示信号、７はバスコントロール装置、８はセレ
クタ制御信号、９は外部端子用キャッシュヒット信号、
１０は外部端子用分岐命令実行信号、１１は外部端子ア
ドレス、１２は選択装置、１３はＦＩＦＯ装置、１４は
分岐先アドレス出力状態信号、１５は分岐先アドレス、
１６はＡＮＤ回路、１７はＦＩＦＯ装置登録指示信号、
１８は分岐先アドレス存在信号である。
【００１０】上記構成において動作を説明すると、キャ
ッシュメモリ装置１に入力アドレス２が入力されたら、
キャッシュメモリ装置１は、その対応するデータが格納
されていた場合、キャッシュヒット信号４を出力する。
そして、そのとき実行された命令が分岐命令で、入力ア
ドレス２の値が分岐先アドレスであることを分岐命令実
行信号５からＡＮＤ回路１６が判定すると、ＡＮＤ回路
１６はＦＩＦＯ装置登録指示信号１７を出力し、ＦＩＦ
Ｏ装置１３は、ＦＩＦＯ装置登録指示信号１７が出力さ
れたら、入力アドレス２の値を保持する。バスコントロ
ール装置７は、バスアクセス指示信号６が入力された
ら、選択装置１２に入力アドレス２、それ以外で外部端
子アドレスが使用されていなくて、分岐先アドレス存在
信号１８からＦＩＦＯ装置１３にデータが存在している
と判定した場合、分岐先アドレス１５を選択させ、セレ
クタ制御信号８を介して外部端子アドレス１１に出力さ
せる。また、バスコントロール装置７は外部端子にキャ
ッシュヒット信号９、外部端子用分岐命令実行信号１０
と外部端子アドレスに分岐先アドレスを出力している状
態を示す分岐先アドレス出力状態信号１４を出力する。
ッシュメモリ装置１に入力アドレス２が入力されたら、
キャッシュメモリ装置１は、その対応するデータが格納
されていた場合、キャッシュヒット信号４を出力する。
そして、そのとき実行された命令が分岐命令で、入力ア
ドレス２の値が分岐先アドレスであることを分岐命令実
行信号５からＡＮＤ回路１６が判定すると、ＡＮＤ回路
１６はＦＩＦＯ装置登録指示信号１７を出力し、ＦＩＦ
Ｏ装置１３は、ＦＩＦＯ装置登録指示信号１７が出力さ
れたら、入力アドレス２の値を保持する。バスコントロ
ール装置７は、バスアクセス指示信号６が入力された
ら、選択装置１２に入力アドレス２、それ以外で外部端
子アドレスが使用されていなくて、分岐先アドレス存在
信号１８からＦＩＦＯ装置１３にデータが存在している
と判定した場合、分岐先アドレス１５を選択させ、セレ
クタ制御信号８を介して外部端子アドレス１１に出力さ
せる。また、バスコントロール装置７は外部端子にキャ
ッシュヒット信号９、外部端子用分岐命令実行信号１０
と外部端子アドレスに分岐先アドレスを出力している状
態を示す分岐先アドレス出力状態信号１４を出力する。
【００１１】以上のように本実施例によれば、キャッシ
ュミスヒットした場合は命令アクセスが行われ実行命令
のアドレスは外部からわかり、キャッシュヒットした場
合でも、通常、命令実行時はキャッシュヒット信号が出
力している分アドレスは進み、分岐時には外部アドレス
端子から分岐先アドレスが出力されるので、外部から容
易に実行命令アドレスがトレース可能となる。
ュミスヒットした場合は命令アクセスが行われ実行命令
のアドレスは外部からわかり、キャッシュヒットした場
合でも、通常、命令実行時はキャッシュヒット信号が出
力している分アドレスは進み、分岐時には外部アドレス
端子から分岐先アドレスが出力されるので、外部から容
易に実行命令アドレスがトレース可能となる。
【００１２】
【発明の効果】本発明によれば、キャッシュメモリを用
いた場合でも実行命令のアドレストレースが容易になり
ＩＣＥ等のデバッガの制御が簡単化されプログラム開発
環境がよくなりその実用的効果は大きい。
いた場合でも実行命令のアドレストレースが容易になり
ＩＣＥ等のデバッガの制御が簡単化されプログラム開発
環境がよくなりその実用的効果は大きい。
【図１】本発明の一実施例のキャッシュメモリ装置の構
成図
成図
【図２】従来のキャッシュメモリ装置の構成図
１ キャッシュメモリ装置 ２ 入力アドレス ３ スリーステートバッファ ４ キャッシュヒット信号 ５ 分岐命令実行信号 ６ バスアクセス指示信号 ７ バスコントロール装置 ８ セレクタ制御信号 ９ 外部端子用キャッシュヒット信号 １０ 外部端子用分岐命令実行信号 １１ 外部端子アドレス １２ 選択装置 １３ ＦＩＦＯ装置 １４ 分岐先アドレス出力状態信号 １５ 分岐先アドレス １６ ＡＮＤ回路 １７ ＦＩＦＯ装置登録指示信号 １８ 分岐先アドレス存在信号
Claims (1)
- 【請求項１】キャッシュメモリ装置と、前記キャッシュ
メモリ装置の入力アドレスを記憶する任意段数のＦＩＦ
Ｏ装置と、前記キャッシュメモリ装置の入力アドレスと
前記ＦＩＦＯ装置の出力値を選択する選択装置と、前記
キャッシュメモリ装置から出力されたキャッシュヒット
信号および分岐命令が実行されたことを示す信号の論理
積をとるＡＮＤ装置と、ＦＩＦＯ装置にデータが存在す
ることを示す信号とキャッシュヒット信号とバスアクセ
ス指示信号と分岐命令が実行されたことを示す信号を入
力し、バスアクセス指示信号が入力された場合前記選択
装置に前記キャッシュメモリ装置の入力アドレスを選択
させ、それ以外の場合前記ＦＩＦＯ装置の出力値を選択
させ、さらに外部端子に選択装置に何を選択させている
かを示す信号と分岐実行を示す信号とキャッシュヒット
信号を出力するバスコントロール装置を備えたことを特
徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252602A JPH06103108A (ja) | 1992-09-22 | 1992-09-22 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252602A JPH06103108A (ja) | 1992-09-22 | 1992-09-22 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103108A true JPH06103108A (ja) | 1994-04-15 |
Family
ID=17239652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252602A Pending JPH06103108A (ja) | 1992-09-22 | 1992-09-22 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103108A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358552A (ja) * | 1986-08-29 | 1988-03-14 | Nec Corp | マイクロプロセサ |
| JPH02150932A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 情報処理装置 |
-
1992
- 1992-09-22 JP JP4252602A patent/JPH06103108A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358552A (ja) * | 1986-08-29 | 1988-03-14 | Nec Corp | マイクロプロセサ |
| JPH02150932A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 情報処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
| US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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