JPH01169639A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 演算を実行するプロセッサがフェッチする命令と定数デ
ータとを記憶する記憶装置に関し、デバッグを行うホス
ト・コンピュータによる、デバッグ対象のプログラムの
命令を格納する領域と定数データを格納する領域との管
理を容易にすることを目的とし、 演算を実行するプロセッサがフェッチするプログラムの
命令と定数データとを記憶する記憶装置において、各ア
ドレス毎に該アドレスの内容が命令か定数データかを示
すビットを有するように構成する。

〔産業上の利用分野〕

本発明は、記憶装置に関し、特に、演算を実行するプロ
セッサがフェッチする命令と定数データとを記憶する記
憶装置に関する。

演算を実行するプロセッサがフェッチする命令と定数デ
ータとを記憶する記憶装置においては、初めに外部のホ
スト・コンピュータによって、当該プロセッサがフェッ
チして実行するために編集した（オブジェクト）プログ
ラムが書き込まれるが、さらに、デバッグの過程におい
て該ホスト・コンピュータから当該プロセッサの記憶装
置の記憶内容を必要に応じて書き換えることが行われる
。

特に、近年、上記のような記憶装置において、命令を書
き込む領域と定数データを書き込む領域とを別々に分離
して設けずに、命令と定数データとを自由に書き込むこ
とが行われており、デバッグを行うホスト・コンピュー
タにおいて、該記憶装置における命令を格納する領域と
定数データを格納する領域との管理を複雑化させること
となっている。そのため、このようなホスト・コンピュ
ータが、デバッグ対象となるプログラムを格納する記憶
装置における、命令を格納する領域と定数データを格納
する領域とを、容易に管理することができるようにする
技術が要望されていた。

〔従来の技術、および発明が解決しようとする問題点〕

従来、演算を実行するプロセッサと、該プロセッサがフ
ェッチする命令と定数データとを格納するメモリとを有
してなるシステムにおいて実行されるプログラムのデバ
ッグを行うホスト・コンピュータにおいては、該メモリ
における命令を格納する領域と定数データを格納する領
域とを別に記憶しておき、デバッグの際には、この記憶
内容を参照することにより、該プロセッサがフェッチし
た内容が命令であるか、定数データであるかを認識して
いた。しかしながら、該メモリにおいて命令を書き込む
領域と定数データを書き込む領域とが別々に分離して設
けられずに、命令と定数データとが必要に応じて自由に
書き込まれる場合、ホスト・コンピュータにおける、該
メモリの命令を格納する領域と定数データを格納する領
域との管理が複雑になるという問題があった。

本発明は」−記の問題点に鑑み、なされたもので、デバ
ッグを行うホスト・コンピュータによる、デバッグ対象
のプログラムの命令を格納する領域と定数データを格納
する領域との管理を容易にする記憶装置を提供すること
を目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の基本構成図である。本図において、１
は、本発明の記憶装置において演算を実行するプロセッ
サがフェッチするプログラムの命令と定数データとを記
憶する部分であり、２は、１の部分の各アドレス毎に該
アドレスの内容が命令か定数データかを示すビットから
なる部分である。

〔作　用〕

本発明の記憶装置を備えるプロセッサがフェッチするプ
ログラムの命令と定数データとを記憶する部分１の各ア
ドレス毎に該アドレスの内容が命令か定数データかを示
すビットが設けられていることにより、該プロセッサが
実行するプログラムをデバッグするホスト・コンピュー
タは、該記憶する部分の各アドレスの内容を読み出す際
に、同時に該アドレスの内容に対応する上記ビットを読
み出すことにより、各アドレスの内容が命令か定数デー
タかを直ちに認識することが可能となり、該記憶装置に
おける命令を格納する領域と定数データを格納する領域
とを管理する複雑な処理が不要となる。

〔実施例〕

第２図は、本発明の第１の実施例の構成図である。第２
図において、１はプログラム・メモリ、２はテーブル・
エリア・メモリ、３はプロセッサ、４はセレクタ、５お
よび６は双方向バッファ、３０はプログラム・カウンタ
、３１および３２はそれぞれ第１および第２の命令レジ
スタである。

プログラム・メモリ１は先に〔問題点を解決するための
手段〕の項において述べた、本発明の記憶装置における
、演算を実行するプロセッサがフェッチするプログラム
の命令と定数データとを記憶する部分に対応するもので
あり、第１図に示すように、命令を格納する領域１０と
、定数データを格納する領域１１とを有してなり、これ
らの領域は、外部のホスト・コンピュータから自由に設
定できるようになっている。同じく、テーブル・エリア
・メモリ２は、該プログラム・メモリ１の各アドレス毎
に該アドレスの内容が命令か定数データかを示すビット
からなる部分に対応するものであって、第１図には、プ
ログラム・メモリ１における命令が格納されているアド
レスに対応するテーブル・エリア・メモリ２の各アドレ
スには“０”が、そして、該プログラム・メモリ１にお
ける定数データ命令が格納されているアドレスに対応す
る該テーブル・エリア・メモリ２の各アドレスにはパ１
”が書き込まれている。

プロセッサ３は上記のプログラム・メモリ１から実行す
べき命令および必要なデータを読み出して、該命令を実
行するものであって、第２図の例では通信分野において
信号の高速処理を行うディジタル・シグナル・プロセッ
サ（以下においては、ＤＳＰと称す）の場合について示
している。該ＤＳ、Ｐ３の内部の構成のうちプログラム
・カウンタ３０は、上記プログラム・メモリ１から命令
、あるいは、定数データを読み出す際に該プログラム・
メモリ１のアドレスを指定するものであり、第２図の構
成においては、該プログラム・カウンタ３０は、本発明
により設けられた上記テーブル・エリア・メモリ２のア
ドレスをもまた同時に指定する。命令レジスタ３１およ
び３２は該プログラム・メモリ１から読み出した命令を
順にロードする部分である。

セレクタ４は、上記のようにＤＳＰ３からプログラム・
メモリ１の内容を読み出す際には上記プログラム・カウ
ンタ３０の出力が該プログラム・メモリ１および上記テ
ーブル・エリア・メモリ２に印加されるように、あるい
はまた、ホスト・コンピュータ（図中ＨＰで示す）が該
プログラム・メモリ１およびテーブル・エリア・メモリ
２に対して書き込みを行う際にはホスト・コンピュータ
からのアドレス信号が該プログラム・メモリ１およびテ
ーブル・エリア・メモリ２に印加されるように切り換え
られる。この切り換えの制御は、該ＤＳＰ３、あるいは
、ホスト・コンピュータがそれぞれ必要なときに行う。

双方向バッファ５および６は、上記のようにホスト・コ
ンピュータがプログラム・メモリ１およびテーブル・エ
リア・メモリ２に対して、命令、定数データ、および各
ア゛ドレスの内容が命令か定数データかを示すビ・ノド
の内容を書き込む際と、逆に、該ホスト・コンピュータ
が、デバッグのために、該プログラム・メモリ１および
テーブル・エリア・メモリ２からＤＳＰ３が読み出した
内容をモニタする場合とにおいて、その信号伝達方向を
切り換えるものである。

こうして、第２図の構成によれば、プログラム・メモリ
１から各アドレスの内容が読み出されると同時にテーブ
ル・エリア・メモリ２からは、該アドレスの内容が命令
であるか定数データであるかが、１ビツトの情報として
出力されるので、ホスト・コンピュータにおいては、従
来のように、プログラム・メモリ１のどの領域に命令が
格納され、どの領域に定数データが格納されているかを
別に記憶しておいて、デバッグの際に、常に、この記憶
を参照する等の、煩雑、且つ複雑な処理が不要となる。

第３図は、上述の第２図の構成に加えて、本来命令が読
み出されるべきときに誤って定数データが読み出された
場合に、これを検出するエラー検出回路を設けた本発明
の第２の実施例の構成を示すものである。本来命令が読
み出されるべきときに誤って定数データが読み出される
と、これを読み込んだプロセッサは、この定数データを
命令として実行しようとするために、暴走等の異常な状
態に陥る。しかしながら、上述のテーブル・エリア・メ
モリ２のような、プロセッサがフェッチする命令と定数
データとを格納するプログラム・メモリ１の各アドレス
の内容が命令であるのか、定数データであるのかを示す
構成を有しない、従来の、演算を実行するプロセッサと
、該プロセッサがフェッチする命令と定数データとを格
納するプログラム・メモリとを有してなるシステムにお
いては、プログラムの欠陥等のために本来命令が読み出
されるべき所に誤って定数データが読み出された場合に
、これを検出することは困難であった。

第３図の破線７内に示される構成が、本発明の第２の実
施例において設けられたエラー検出回路である。第３図
のエラー検出回路７は、通常のＤＳＰ等のプロセッサに
おいては定数データを２回連続してフェッチすることが
ないことに注目して上述のような誤りを検出しようとす
るもので、ＤＳＰ３が同期して動作するシステム・クロ
ック５ＣＬＫに同期して動作し、ＤＳＰ３によって読み
出される第２図のテーブル・エリア・メモリ２の出力を
受けて、２回連続して定数データを示す内容が入力され
ると、これをエラーとして検出するものである。

第３図の破線７内において、７１，７３、および、７４
はＤフリップ・フロップ回路、７２はＡＮＤ回路、そし
て、７５はトライステート・バッファ回路である。上記
テーブル・エリア・メモリ２の出力Ｔ、Ｐ、はＤフリッ
プ・フロップ回路７１のＤ入力端子に印加され、該Ｄフ
リップ・フロップ回路７１のエツジ・トリガ入力端子に
は、上記システム・クロック５ＣＬＫが印加されている
。そして、そのＱ出力はＡＮＤ回路７２の２つの入力端
子の一方に印加され、該ＡＮＤ回路７２の他方の入力端
子にも上記テーブル・エリア・メモリ２の出力Ｔ、Ｐ、
が印加されている。該ＡＮＤ回路７２の出力は、Ｄフリ
ップ・フロップ回路７３のＤ入力端子に印加され、該Ｄ
フリップ・フロップ回路７３のエツジ・トリガ入力端子
にも上記システム・クロック５ＣＬＫが印加されている
。

そして、そのＱ出力はＤフリップ・フロップ回路７４の
エツジ・トリガ入力端子に印加されている。

該Ｄフリップ・フロップ回路７４のＤ入力端子は常時“
′Ｈ”レベルに保持され、そのＱ出力がＨ”レベルのと
き、前述のエラーの検出を示すエラー信号となる。

第３図の構成の動作のタイミングは第４図および第５図
に示されている。第４図および第５図において、ｎ、ｎ
＋１．ｎ＋２等は第３図のプログラム・カウンタ３０が
出力する命令のアドレス、ｋ、に＋１等は同じく第３図
のプログラム・カウンタ３０が出力する、定数データを
読み出すためのアドレス、そして、（ｎ）、　　（ｎ＋
１）、　　（ｎ＋２）、　　（ｋ）、　　（ｋ＋１）等
は上記の対応するアドレスによって第３図のプログラム
・メモリ１から読み出された内容である。特に、ここで
は、命令（ｎ）は、定数データ（ｋ）を読み出して転送
する命令であるものとする。

第４図は、正常な動作のタイミングを示すもので、プロ
グラム・カウンタ３０の出力するアドレスｎに応じて時
刻ｔ、においてプログラム・メモリ１より命令（ｎ＞が
読み出され、続いて、同様にアドレスｎ＋ｌに応じて時
刻Ｌ２において命令（ｎ＋１）が読み出される。これら
の命令は、順に命令レジスタ３１および３２にロードさ
れる。そして、時刻ｔ３において上記定数データ（ｋ）
が読み出される。これに応じて、Ｔ、Ｐ、で示される前
記テーブル・エリア・メモリ２の出力は、′１″となる
。その次のシステム・クロック５ＣＬＫの立ち上がりの
時刻ｔ４においてＤフリップ・フロップ回路のＱ出力は
立ち上がり、これにより、ＡＮＤ回路７２の出力は立ち
上がるが、時刻ｔ５においてプログラム・メモリ１より
読み出される内容が命令（ｎ＋２）であることにより、
該テーブル・エリア・メモリ２の出力は、１クロツク・
サイクルの間に“０”に戻るので、第３図のＤフリップ
・フロップ回路７３においては、時刻ｔ６に、エツジ・
トリガ入力端子に印加されるシステム・クロックが立ち
上がる前に、上記時刻ｔ、において、Ｄ入力となるＡＮ
Ｄ回路７２の出力が立ち下がるため、Ｑ出力は立ち上が
ることはなく、したがって、Ｄフリップ・フロップ回路
７４のＱ出力、すなわち、エラー信号は、有効とはなら
ない。

第５図は、エラーが発生する動作のタイミングを示すも
のである。時刻ｔ、から時刻ｔ、までの間における該エ
ラー検出回路の動作は、前述の第４図の動作と同じであ
る。しかし、第５図の場合、プログラム・カウンタ３０
からは、アドレスｋに続いてアドレスに、　＋　ｌが出
力されるため、上記時刻１、の後も引き続きテーブル・
エリア・メモリ２の出力Ｔ、Ｐ、は１”のままである。

これにより、次のシステム・クロックＳ　ＣＩ、　Ｋが
立ち上がるタイミング時刻ｔ６において前記Ｄフリップ
・フロップ回路７３のＱ出力は立ち上がり、該立ち上が
りに応じてＤフリップ・フロップ回路７４のＱ出力も立
ち上がる。こうして、図中ＡＬＭで示されるエラー信号
が有効となる。このエラー信号は、直ちにＤＳＰ　３を
停止させる信号ＨＬ　Ｔとして該ＤＳＰ３に印加され、
他方、ポスト・コンピュータ（ＨＰ）から前記トライス
テート・バッファ回路７５を制御することにより、デバ
ッグ時には、該エラー信号はポスト・コンピュータにも
伝達される。

以上のように、第３図の構成によれば、本来命令が読み
出されるべきときに誤って定数データが読み出された場
合に、これを検出してエラー信号を出力し、直ちに、こ
れによるプロセッサの誤動作を停止させるごとができる
。

〔発明の効果］ 本発明によれば、デバッグを行うホスト・コンピュータ
による、デバッグ対象のプログラムの命令を格納する領
域と定数データを格納する領域との管理を容易にする。

さらに、命令をフェッチすべきときにおいて誤ってデー
タをフェッチした場合の検出をも容易にする。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の第１の実施例の構成図、第３図は本発
明の第２の実施例の構成図、そして 第４図および第５図は第３図の構成のタイミング図であ
る。 〔符号の説明〕 ■・・・プログラム・メモリ、 ２・・・テーブル・エリア・メモリ、 ３・・・プロセッサ（ディジタル・シグナル・プロセッ
サ）、 ４・・・セレクタ、 ５．６・・・双方向バッファ、 ７・・・エラー検出回路、 ３０・・・プログラム・カウンタ、 ３１．３２・・・命令レジスタ、 ７１．７３．７４・・・Ｄフリップ・フロ・ノブ回路、
７２・・・ＡＮＤ回路、 ７５・・・トライステー１・・バッファ回路。

Claims (1)

1. 【特許請求の範囲】 １、演算を実行するプロセッサ（３）がフェッチするプ
   ログラムの命令と定数データとを記憶する記憶装置にお
   いて、 各アドレス毎に該アドレスの内容が命令か定数データか
   を示すビット（２）を有することを特徴とする記憶装置
   。 ２、演算を実行するプロセッサ（３）がフェッチするプ
   ログラムの命令と定数データとを記憶する記憶装置にお
   いて、 各アドレス毎に該アドレスの内容が命令か定数データか
   を示すビット（２）を有し、且つ 該アドレスの内容が前記プロセッサ（３）によって読み
   出される毎に、対応する前記ビット（２）の内容を入力
   し、続けて読み出された該アドレスの内容が共に定数デ
   ータであることを検出するエラー検出回路（７）を有す
   ることを特徴とする記憶装置。