JPH04162150A - ウォッチドッグタイマ制御回路 - Google Patents
ウォッチドッグタイマ制御回路Info
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- JPH04162150A JPH04162150A JP2288907A JP28890790A JPH04162150A JP H04162150 A JPH04162150 A JP H04162150A JP 2288907 A JP2288907 A JP 2288907A JP 28890790 A JP28890790 A JP 28890790A JP H04162150 A JPH04162150 A JP H04162150A
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- Japan
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- signal
- watchdog timer
- circuit
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- reset
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- 238000001514 detection method Methods 0.000 claims description 18
- 238000005070 sampling Methods 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 210000003127 knee Anatomy 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- 102220035924 rs515726219 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はウォッチドッグタイマ制御回路に関し、特に
マイクロコンピュータにおいてプロゲラ御回路に関する
。
マイクロコンピュータにおいてプロゲラ御回路に関する
。
マイクロコンピュータには、プログラムの暴走、システ
ムの異常等に対処するためのウォッチドッグタイマを内
蔵しているものがある。
ムの異常等に対処するためのウォッチドッグタイマを内
蔵しているものがある。
ウォッチドッグタイマはクリア手段を備え、オーバーフ
ロー情報を圧力するカウンタにより構成される。ウォッ
チドッグタイマのカウントスタート命令を実行して、カ
ウントスタートさせ、オーバーフローする前に、プロク
ラムの流れの中でウォッチドッグタイマをクリアする命
令（以下ウォッチドッグタイマ・クリア命令という）を
実行することにより、ウォッチドッグタイマをオーバー
フローさせないことで、プロクラムが正常に動作してい
ることを確認するものであり、プロクラムの暴走、シス
テムの異常等が発生し、ウォッチドッグタイマ・クリア
命令が実行されないときはオーバーフローを生じ、マイ
クロコンピュータの中央処理装置（以下ＣＰＵという）
がウォッチドッグタイマのオーバーフローを検出し、異
常時に対する処理ルーチンを実行することで、ユーザは
マイクロコンピュータのシステム全体の信頼度を高める
ことができる。
ロー情報を圧力するカウンタにより構成される。ウォッ
チドッグタイマのカウントスタート命令を実行して、カ
ウントスタートさせ、オーバーフローする前に、プロク
ラムの流れの中でウォッチドッグタイマをクリアする命
令（以下ウォッチドッグタイマ・クリア命令という）を
実行することにより、ウォッチドッグタイマをオーバー
フローさせないことで、プロクラムが正常に動作してい
ることを確認するものであり、プロクラムの暴走、シス
テムの異常等が発生し、ウォッチドッグタイマ・クリア
命令が実行されないときはオーバーフローを生じ、マイ
クロコンピュータの中央処理装置（以下ＣＰＵという）
がウォッチドッグタイマのオーバーフローを検出し、異
常時に対する処理ルーチンを実行することで、ユーザは
マイクロコンピュータのシステム全体の信頼度を高める
ことができる。
第５図は従来のウォッチドッグタイマ制御回路の一例を
示す回路図である。
示す回路図である。
この回路はリセット信号Ｒ３Ｔを検出しりセント検出信
号ＲＤＴを出力するリセット信号検出回路１と、マイク
ロコンピュータのシステム全体を制御するＣＰＵ４から
の制御信号ＣＮＴによりリセットされ、リセット検出信
号ＲＤＴによりリセットされて蔦出力端からつｔウチド
ッグタイマ制御信号ＷＣＴを出力するＳＲフリップフロ
ップ８と、ウォッチドッグタイマ制御信号ＷＣＴとＣＰ
Ｕ４からのウォッチドッグタイマ・クリア信号ＷＣＲの
否定論理和をとったウォッチドッグタイマ・イネーブル
信号ＷＤＥによりウォッチドッグタイマ１０を制御する
ＮＯＲゲート９とを有する。
号ＲＤＴを出力するリセット信号検出回路１と、マイク
ロコンピュータのシステム全体を制御するＣＰＵ４から
の制御信号ＣＮＴによりリセットされ、リセット検出信
号ＲＤＴによりリセットされて蔦出力端からつｔウチド
ッグタイマ制御信号ＷＣＴを出力するＳＲフリップフロ
ップ８と、ウォッチドッグタイマ制御信号ＷＣＴとＣＰ
Ｕ４からのウォッチドッグタイマ・クリア信号ＷＣＲの
否定論理和をとったウォッチドッグタイマ・イネーブル
信号ＷＤＥによりウォッチドッグタイマ１０を制御する
ＮＯＲゲート９とを有する。
第６図はこのマイクロコンピュータにおけるリセット信
号Ｒ８Ｔとマイクロコンピュータの初期化のタイミング
を示すタイミング図である。
号Ｒ８Ｔとマイクロコンピュータの初期化のタイミング
を示すタイミング図である。
マイクロコンピュータの初期化は大きく３つに分けられ
、ハードウェアによる第１の初期化と、マイクロ命令の
リセットルーチンによる第２の初期化と、ユーザプログ
ラムの初期化ルーチンによる第３の初期化からなる。
、ハードウェアによる第１の初期化と、マイクロ命令の
リセットルーチンによる第２の初期化と、ユーザプログ
ラムの初期化ルーチンによる第３の初期化からなる。
マイクロコンピュータがリセット信号Ｒ８’１人力する
と、まず第１の初期化でレジスタ等のハードウェアによ
る初期化が行われる。第１の初期化の途中から、第２の
初期化が始まり、マイクロ命令のリセットルーチンによ
りプログラムセグメント、プログラムカウンタの初期化
をしてニーサブログラムの先頭アドレスへの分岐処理等
を行う。第１及び第２の初期化終了後に、ユーザプログ
ラムの初期化ルーチンによる第３の初期化を実行してユ
ーザが初潮状態として設定したいテークをレジスタに設
定するなどの処理を行う。
と、まず第１の初期化でレジスタ等のハードウェアによ
る初期化が行われる。第１の初期化の途中から、第２の
初期化が始まり、マイクロ命令のリセットルーチンによ
りプログラムセグメント、プログラムカウンタの初期化
をしてニーサブログラムの先頭アドレスへの分岐処理等
を行う。第１及び第２の初期化終了後に、ユーザプログ
ラムの初期化ルーチンによる第３の初期化を実行してユ
ーザが初潮状態として設定したいテークをレジスタに設
定するなどの処理を行う。
この第１．第２．第３の初期化が終了した時点で、様々
なシステムを制御するニーサブログラムの本処理ルーチ
ンを実行する。
なシステムを制御するニーサブログラムの本処理ルーチ
ンを実行する。
第５図の従来例では、ウォッチドッグタイマ１０のカウ
ント開始は第３の初期化であるユーザプログラムの初期
化ルーチン中にウォッチドッグタイマ１０をスタートす
る命令（以下ウォッチドッグタイマ・スタート命令とい
う）を実行して行われていた。
ント開始は第３の初期化であるユーザプログラムの初期
化ルーチン中にウォッチドッグタイマ１０をスタートす
る命令（以下ウォッチドッグタイマ・スタート命令とい
う）を実行して行われていた。
次に、ハードウェアによる第１の初期化の動作について
説明する。但しウォッチドッグタイマ・クリア信号Ｗｃ
Ｒはユーザプログラムの初期化ルーチンによる第３の初
期化が実行されるまで、０”である。
説明する。但しウォッチドッグタイマ・クリア信号Ｗｃ
Ｒはユーザプログラムの初期化ルーチンによる第３の初
期化が実行されるまで、０”である。
外部からのリセット信号Ｒ８Ｔを検出するとすセット信
号検出回路１は“Ｉ”レベルのりセント検圧信号ＲＤＴ
を圧力しＳＲフリップフロップ８をリセットする。ウォ
ッチドッグタイマ・クリア信号ＷＣＲは０”であるから
、ＳＲフリップフロップ８の圧力であるウォッチドッグ
タイマ制御信号ＷＣＴの“ｌ”との否定論理和をとって
、ウォッチドッグタイマ・イネ−フル信号ＷＤＥを“Ｏ
″にしウォッチドッグタイマ１０をクリアする。
号検出回路１は“Ｉ”レベルのりセント検圧信号ＲＤＴ
を圧力しＳＲフリップフロップ８をリセットする。ウォ
ッチドッグタイマ・クリア信号ＷＣＲは０”であるから
、ＳＲフリップフロップ８の圧力であるウォッチドッグ
タイマ制御信号ＷＣＴの“ｌ”との否定論理和をとって
、ウォッチドッグタイマ・イネ−フル信号ＷＤＥを“Ｏ
″にしウォッチドッグタイマ１０をクリアする。
リセット信号Ｒ８Ｔによるウォッチドッグタイマ１０ａ
のクリア後、第２の初期化のマイクロ命令によるリセッ
ト・ルーチンにおいては、ユーザ・プログラムの先頭ア
ドレスへの分岐処理等が実行されており、ウォッチドッ
グタイマ制御回路の状態は変化しない。
のクリア後、第２の初期化のマイクロ命令によるリセッ
ト・ルーチンにおいては、ユーザ・プログラムの先頭ア
ドレスへの分岐処理等が実行されており、ウォッチドッ
グタイマ制御回路の状態は変化しない。
第１及び第２の初期化終了後、マイクロコンピュータが
ユーザプログラムの初期化ルーチンによる第３の初期化
を実行する中で、ウォッチドッグタイマ・スタート命令
を実行することによりＣＰＵ６からの制御信号ＣＮＴを
“ｌ”レベルとしＳＲフリップフロップ８をリセットす
ると、ウォッチドッグタイマ制御信号ＷＣＴを“０″に
し、″“０″であるウォッチドッグタイマ・クリア信号
ＷＣＲと否定論理和をとってウォッチドッグタイマ・イ
ネーブル信号ＷＤＥを“１″にし、ウォッチドッグタイ
マ１０のカウントを開始させる。
ユーザプログラムの初期化ルーチンによる第３の初期化
を実行する中で、ウォッチドッグタイマ・スタート命令
を実行することによりＣＰＵ６からの制御信号ＣＮＴを
“ｌ”レベルとしＳＲフリップフロップ８をリセットす
ると、ウォッチドッグタイマ制御信号ＷＣＴを“０″に
し、″“０″であるウォッチドッグタイマ・クリア信号
ＷＣＲと否定論理和をとってウォッチドッグタイマ・イ
ネーブル信号ＷＤＥを“１″にし、ウォッチドッグタイ
マ１０のカウントを開始させる。
ウォッチドッグタイマ１０はクリア可能でオーバーフロ
ーを検出するカウンタである。ウォッチドッグタイマ１
０をカウントスタートさせた後、オーバーフローする前
に、プログラムの流れの中でウォッチドッグタイマ・ク
リア命令を実行することにより、ウォッチドッグタイマ
１０をオーバーフローさせないことで、プログラムが正
常に動作していることを確認し、またプログラムの暴走
、システムの異常等が発生し、ウォッチドッグタイマ・
クリア命令が実行されないときはオーバーフローが生じ
ウォッチドッグタイマ１０はオーバーフロー信号ＯＶＲ
を出力し、ＣＰＵ６がオーバーフロー信号ＯＶＲを検出
し、異常時に対する処理ルーチンを実行する。
ーを検出するカウンタである。ウォッチドッグタイマ１
０をカウントスタートさせた後、オーバーフローする前
に、プログラムの流れの中でウォッチドッグタイマ・ク
リア命令を実行することにより、ウォッチドッグタイマ
１０をオーバーフローさせないことで、プログラムが正
常に動作していることを確認し、またプログラムの暴走
、システムの異常等が発生し、ウォッチドッグタイマ・
クリア命令が実行されないときはオーバーフローが生じ
ウォッチドッグタイマ１０はオーバーフロー信号ＯＶＲ
を出力し、ＣＰＵ６がオーバーフロー信号ＯＶＲを検出
し、異常時に対する処理ルーチンを実行する。
口発明が解決しようとする課題〕
上述した従来のウォッチドッグタイマ制御回路は、リセ
ット信号Ｒ３Ｔを入力後は、マイクロコンピュータがハ
ードウェアによる第１の初期化を実行し、ウォッチドッ
グタイマ１０をクリアし、マイクロフンピユータがマイ
クロ命令のリセットルーチンによる第２の初期化を終了
後、ユーザプログラムの初期化ルーチンによる第３の初
期化を実行して、ウォッチドッグタイマ・スタート命令
を実行しなければ、ウォッチドッグタイマ１０はカウン
ト開始しない構成となっているので、第３の初期化にお
けるユーザプログラムの初期化ルーチンによるウォッチ
ドッグタイマ・スタート命令を実行する以前では、ウォ
ッチドッグタイマ１０はカウントされていないために、
もしもこの期間にプログラムの暴走が起きてもマイクロ
フンピユータがオーバーフローによるプログラムの暴走
、システムの異常の発生を検出できず、異常に対する処
理ルーチンを実行できず、ユーザがマイクロコンピュー
タのシステム全体の信頼度ヲ高めるには限度がある、と
いう問題点があった。
ット信号Ｒ３Ｔを入力後は、マイクロコンピュータがハ
ードウェアによる第１の初期化を実行し、ウォッチドッ
グタイマ１０をクリアし、マイクロフンピユータがマイ
クロ命令のリセットルーチンによる第２の初期化を終了
後、ユーザプログラムの初期化ルーチンによる第３の初
期化を実行して、ウォッチドッグタイマ・スタート命令
を実行しなければ、ウォッチドッグタイマ１０はカウン
ト開始しない構成となっているので、第３の初期化にお
けるユーザプログラムの初期化ルーチンによるウォッチ
ドッグタイマ・スタート命令を実行する以前では、ウォ
ッチドッグタイマ１０はカウントされていないために、
もしもこの期間にプログラムの暴走が起きてもマイクロ
フンピユータがオーバーフローによるプログラムの暴走
、システムの異常の発生を検出できず、異常に対する処
理ルーチンを実行できず、ユーザがマイクロコンピュー
タのシステム全体の信頼度ヲ高めるには限度がある、と
いう問題点があった。
また、リセット後のウォッチドッグタイマ１０のカウン
ト開始を外部から設定しようとすると、新たに動作モー
ドを指定するための端子が必要にしに、リセット後にウ
ォッチドッグタイマをスタートするか否かの動作モート
を選択できることができ、かつウォッチドッグタイマを
スタートさせるモードにしたときには、つｔウチドッグ
タイマがカウントできない期間を最小限にすることによ
りシステム全体の信頼度を高めることができるつｔウチ
ドッグタイマ制御回路を提供することにある。
ト開始を外部から設定しようとすると、新たに動作モー
ドを指定するための端子が必要にしに、リセット後にウ
ォッチドッグタイマをスタートするか否かの動作モート
を選択できることができ、かつウォッチドッグタイマを
スタートさせるモードにしたときには、つｔウチドッグ
タイマがカウントできない期間を最小限にすることによ
りシステム全体の信頼度を高めることができるつｔウチ
ドッグタイマ制御回路を提供することにある。
本発明のウォッチドッグタイマ制御回路は、外部から入
力されるリセット信号を検出してリセット検圧信号を圧
力するリセット信号検出回路と、前記リセット検出信号
によりタイミング信号を発生するタイミング信号発生回
路と、ウォッチドッグタイマのカウント開始モードを設
定するための複数ビットのデータを保持し出力する設定
部と、前記タイミング信号に従って前記設定部のデータ
を選択してラッチし圧力する選択ラッチ回路と、この選
択ラッチ回路の出力データを前記タイミング信号により
サンプリングし前記選択ラッチ回路の出力データのレベ
ルと対応したレベルのカウント要求信号を出力するサン
プリング回路と、前記リセット検出信号により前記ウォ
ッチドッグタイマをリセットし、前記カウント要求信号
が能動レベルになるとこのカウント要求信号により前記
ウォッチドッグタイマのカウントを開始させ、前記カウ
ント要求信号が非能動レベルのときはプログラム制御に
より前記ウォッチドッグタイマのカウントを開始させる
制御部とを有している。
力されるリセット信号を検出してリセット検圧信号を圧
力するリセット信号検出回路と、前記リセット検出信号
によりタイミング信号を発生するタイミング信号発生回
路と、ウォッチドッグタイマのカウント開始モードを設
定するための複数ビットのデータを保持し出力する設定
部と、前記タイミング信号に従って前記設定部のデータ
を選択してラッチし圧力する選択ラッチ回路と、この選
択ラッチ回路の出力データを前記タイミング信号により
サンプリングし前記選択ラッチ回路の出力データのレベ
ルと対応したレベルのカウント要求信号を出力するサン
プリング回路と、前記リセット検出信号により前記ウォ
ッチドッグタイマをリセットし、前記カウント要求信号
が能動レベルになるとこのカウント要求信号により前記
ウォッチドッグタイマのカウントを開始させ、前記カウ
ント要求信号が非能動レベルのときはプログラム制御に
より前記ウォッチドッグタイマのカウントを開始させる
制御部とを有している。
また、設定部を、ウォッチドッグタイマのカウント開始
モードを設定するためのビットと特定の内部回路制御用
の制御信号のレベルを設定するためのビットとから成る
データを保持し出力する回路とし、選択ラッチ航路を、
タイミング信号に従って前記設定部の出力データを順次
ラッチし、前記特定の内部回路制御用の外部から制御信
号を入力するための入力端子へ供給する回路とし、サン
プリング回路を、前記タイミング信号に従って前記入力
端子に供給されたデータをサンブリンクし、このデータ
のレベルと対応したレベルの前記特定の内部回路制御用
の制御信号とカウント要求信号とを圧力する回路とした
構成を有している。
モードを設定するためのビットと特定の内部回路制御用
の制御信号のレベルを設定するためのビットとから成る
データを保持し出力する回路とし、選択ラッチ航路を、
タイミング信号に従って前記設定部の出力データを順次
ラッチし、前記特定の内部回路制御用の外部から制御信
号を入力するための入力端子へ供給する回路とし、サン
プリング回路を、前記タイミング信号に従って前記入力
端子に供給されたデータをサンブリンクし、このデータ
のレベルと対応したレベルの前記特定の内部回路制御用
の制御信号とカウント要求信号とを圧力する回路とした
構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図はこの発明の第１の実施例を示す回路図である。
この実施例は、外部から入力されるリセット信号Ｒ８Ｔ
を検出してリセット検出信号ＲＤＴを圧力するリセット
信号検出回路、１と、クロック発生部２１及びシフトレ
ジスタ２２を備え、リセット検出信号ＲＤＴによりタイ
ミング信号ＴＳＩ−ＴＳ４及びクロック信号ＣＩ、Ｃ２
を発生するタイミング信号発生回路２と、ウォッチドッ
グタイマ１０のカウント開始モードを設定するためのビ
ットと特定の内部回路（例えばＲＯＭ）制御用の制御信
号（ＲＯＭ制御信号ＲＭＣ）のレベルを設定するための
ビットとから成るデータを保持し出力する設定部３と、
セレクタ４１及びラッチ回路４２を備え、タイミング信
号ＴＳＩ、ＴＳ３及びクロック信号Ｃ１に従って設定部
３の出力データを順次ラッチしアドレス信号の入力端子
ＴＡ＋ｓ（又はＴＡ、、）を介して前記特定の内部回路
制御用の外部からの制御信号を入力するための入力端子
ＴＥＡへ供給する選択ラッチ回路４と、ＡＮＤデー）Ｇ
ｌ、Ｇ２を備え、タイミング信号ＴＳ２及びクロック信
号Ｃ２に従って入力端子Ｔ！Ａに供給されたデータをサ
ンプリングし、このデータのレベルと対応したレベルの
前記特定の内部回路制御用の制御信号（ＲＭＣ）とカウ
ント要求信号ＣＲＱとを出力するサンプリング回路５と
、カウント要求信号ＣＲＱとＣＰＵ６からの制御信号Ｃ
ＮＴとの論理和をとるＯＲゲート７、Ｓ端子にこのＯＲ
ゲート７の出力データを入力しＲ端子にリセット検出信
号ＲＤＴを入力して蔦出力端子からウォッチドッグタイ
マ制御信号ＷＣＴを出力するＳＲフリップフロップ８．
及びウォッチドッグタイマ制御信号ＷＣＴとＣＰＵから
のウォッチドッグタイマ・クリア信号ＷＣＲとの否定論
理和をとってウォッチドッグタイマ・イネーブル信号Ｗ
ＤＥとして出力するＮＯＲゲート９を備え、リセット検
出信号ＲＤＴによりウォッチドッグタイマ１０をリセッ
トし、カウント要求信号ＣＲＱが能動レベルになるとこ
のカウント要求信号ＣＲＱによりウォッチドッグタイマ
１０のカウントを開始させ、カウント要求信号ＣＲＱが
非能動レベルのときにはプログラム制御によりウォッチ
ドッグタイマｌＯのカウントを開始させる制御部とを有
する構成となっている。
を検出してリセット検出信号ＲＤＴを圧力するリセット
信号検出回路、１と、クロック発生部２１及びシフトレ
ジスタ２２を備え、リセット検出信号ＲＤＴによりタイ
ミング信号ＴＳＩ−ＴＳ４及びクロック信号ＣＩ、Ｃ２
を発生するタイミング信号発生回路２と、ウォッチドッ
グタイマ１０のカウント開始モードを設定するためのビ
ットと特定の内部回路（例えばＲＯＭ）制御用の制御信
号（ＲＯＭ制御信号ＲＭＣ）のレベルを設定するための
ビットとから成るデータを保持し出力する設定部３と、
セレクタ４１及びラッチ回路４２を備え、タイミング信
号ＴＳＩ、ＴＳ３及びクロック信号Ｃ１に従って設定部
３の出力データを順次ラッチしアドレス信号の入力端子
ＴＡ＋ｓ（又はＴＡ、、）を介して前記特定の内部回路
制御用の外部からの制御信号を入力するための入力端子
ＴＥＡへ供給する選択ラッチ回路４と、ＡＮＤデー）Ｇ
ｌ、Ｇ２を備え、タイミング信号ＴＳ２及びクロック信
号Ｃ２に従って入力端子Ｔ！Ａに供給されたデータをサ
ンプリングし、このデータのレベルと対応したレベルの
前記特定の内部回路制御用の制御信号（ＲＭＣ）とカウ
ント要求信号ＣＲＱとを出力するサンプリング回路５と
、カウント要求信号ＣＲＱとＣＰＵ６からの制御信号Ｃ
ＮＴとの論理和をとるＯＲゲート７、Ｓ端子にこのＯＲ
ゲート７の出力データを入力しＲ端子にリセット検出信
号ＲＤＴを入力して蔦出力端子からウォッチドッグタイ
マ制御信号ＷＣＴを出力するＳＲフリップフロップ８．
及びウォッチドッグタイマ制御信号ＷＣＴとＣＰＵから
のウォッチドッグタイマ・クリア信号ＷＣＲとの否定論
理和をとってウォッチドッグタイマ・イネーブル信号Ｗ
ＤＥとして出力するＮＯＲゲート９を備え、リセット検
出信号ＲＤＴによりウォッチドッグタイマ１０をリセッ
トし、カウント要求信号ＣＲＱが能動レベルになるとこ
のカウント要求信号ＣＲＱによりウォッチドッグタイマ
１０のカウントを開始させ、カウント要求信号ＣＲＱが
非能動レベルのときにはプログラム制御によりウォッチ
ドッグタイマｌＯのカウントを開始させる制御部とを有
する構成となっている。
ＲＯＭ制御信号ＲＭＣはプログラム・メモリのアクセス
を指定するための信号であり、ＣＰＴＪ６はＲＯＭ制御
信号ＲＭＣが“１”ならば内部ＲＯＭをアクセスし、０
０″ならば外部メモリをアクセスする。
を指定するための信号であり、ＣＰＴＪ６はＲＯＭ制御
信号ＲＭＣが“１”ならば内部ＲＯＭをアクセスし、０
０″ならば外部メモリをアクセスする。
設定部３には“０１．” ”１０″のデータが保持さ
れ、選択ランチ回路４により、上位側が入力端子ＴＡ１
９に、下位側がＴＡｉｌに供給される。この設定部３の
データと、入力端子ＴＥＡに入出力端子Ｔ Ａ１９．
ＴＡｌｌの何れかを接続するかにより指定の内部回路（
ＲＯＭ）の制御と、ウォッチドッグタイマのカウント動
作モードが選択可能となる。また、入力端子ＴＥＡには
電源端子ＴＶＤＤＩ設置端子Ｔ ＯＮつを接続すること
ができ、第１表に示すように、ＲＯＭ及びウォッチドッ
グタイマ１０を制御することができる。
れ、選択ランチ回路４により、上位側が入力端子ＴＡ１
９に、下位側がＴＡｉｌに供給される。この設定部３の
データと、入力端子ＴＥＡに入出力端子Ｔ Ａ１９．
ＴＡｌｌの何れかを接続するかにより指定の内部回路（
ＲＯＭ）の制御と、ウォッチドッグタイマのカウント動
作モードが選択可能となる。また、入力端子ＴＥＡには
電源端子ＴＶＤＤＩ設置端子Ｔ ＯＮつを接続すること
ができ、第１表に示すように、ＲＯＭ及びウォッチドッ
グタイマ１０を制御することができる。
第 １ 表
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
ます、リセット直後にウォッチドッグタイマ１０のカウ
ントを開始する場合について説明する。
ントを開始する場合について説明する。
この場合、ＣＰＵ６からの制御信号ＣＮＴのレベルは、
リセット直後から本処理ルーチンによりそのレベルが変
えられるまで“０”であるとする。
リセット直後から本処理ルーチンによりそのレベルが変
えられるまで“０”であるとする。
入力端子ＴＥＡには入出力端子Ｔ Ａ ｌ ９を接続す
る（ＴｖＤＤでもよい）。
る（ＴｖＤＤでもよい）。
第２図に示すように、リセット信号Ｒ８Ｔを検出後、リ
セット検出信号ＲＤＴが出力される。
セット検出信号ＲＤＴが出力される。
リセット検出信号ＲＤＴでＳＲフリップフロップ８をリ
セットし、ウォッチドッグタイマ制御信号ＷＣＴを“１
′とし、ウォッチドッグタイマ・クリア信号ＷＣＲとの
否定論理和をとるとウォッチドッグタイマ・イネーブル
信号ＷＤＥは“°０″となり、ウォッチドッグタイマ１
０をクリアする。
セットし、ウォッチドッグタイマ制御信号ＷＣＴを“１
′とし、ウォッチドッグタイマ・クリア信号ＷＣＲとの
否定論理和をとるとウォッチドッグタイマ・イネーブル
信号ＷＤＥは“°０″となり、ウォッチドッグタイマ１
０をクリアする。
一方、タイミング信号発生回路２は、リセット検出信号
３により第２図に示すようなタイミング信号ＴＳＩ〜Ｔ
Ｓ４を生成する。
３により第２図に示すようなタイミング信号ＴＳＩ〜Ｔ
Ｓ４を生成する。
選択ラッチ回路４は、タイミング信号ＴＳＩのタイミン
グによりデータ″０１′をセレクトし、タイミング信号
ＴＳＩ中のクロック信号Ｃ１のタイミングでこのデータ
がラッチ保持され、入力端子Ｔ Ａｉ９＋ ＴＡｉに出
力される。
グによりデータ″０１′をセレクトし、タイミング信号
ＴＳＩ中のクロック信号Ｃ１のタイミングでこのデータ
がラッチ保持され、入力端子Ｔ Ａｉ９＋ ＴＡｉに出
力される。
入出力端子ＴＡｌＧのレベルが入力端子Ｔ ＥＡより入
力されると、タイミング信号ＴＳ２中のクロック信号Ｃ
２のタイミングで、ＡＮＤゲートＧ２によって“Ｏ”レ
ベルのデータがサンプリングされ、ＲＯＭ制御信号ＲＭ
Ｃを“０″とする。
力されると、タイミング信号ＴＳ２中のクロック信号Ｃ
２のタイミングで、ＡＮＤゲートＧ２によって“Ｏ”レ
ベルのデータがサンプリングされ、ＲＯＭ制御信号ＲＭ
Ｃを“０″とする。
タイミング信号ＴＳ３で設定部からのデータ“１０°゛
をセレクトし、タイミング信号ＴＳ ３中のクロックＣ
１のタイミングでこのデータがラッチ保持され、入出力
端子Ｔ Ａｌｌ ｌ Ｔ Ａｌｇに出力される。
をセレクトし、タイミング信号ＴＳ ３中のクロックＣ
１のタイミングでこのデータがラッチ保持され、入出力
端子Ｔ Ａｌｌ ｌ Ｔ Ａｌｇに出力される。
入出力端子ＴＡ＋９のレベルが入力端子ＴＥＡより入力
されると、タイミング信号ＴＳ４のクロック信号Ｃ２の
タイミングで、ＡＮＤゲー）Ｇｌによって“１″レベル
のデータがサンプリンタされ、カウント要求信号ＣＲＱ
を１”とする。
されると、タイミング信号ＴＳ４のクロック信号Ｃ２の
タイミングで、ＡＮＤゲー）Ｇｌによって“１″レベル
のデータがサンプリンタされ、カウント要求信号ＣＲＱ
を１”とする。
この結果、第１表に示すように、リセット直後にウォッ
チドッグタイマー０のカウントを開始する動作モードと
、プログラム・メモリとして外部メモリをアクセスする
モードを選択することになる。
チドッグタイマー０のカウントを開始する動作モードと
、プログラム・メモリとして外部メモリをアクセスする
モードを選択することになる。
次にリセット直後にウォッチドッグタイマーＯのカウン
トを開始しない場合について説明する。
トを開始しない場合について説明する。
この場合は、入力端子ＴＥＡに入力端子ＴＡ、、 （又
はＴ。、わ）を接続する。
はＴ。、わ）を接続する。
この場合は、入出力端子ＴＡＩ＠の“１″レベルのデー
タが入力端子Ｔ！！Ａを介してタイミング信号ＴＳ２の
クロック信号Ｃ２のタイミングで、 ＡＮＤゲートＧ２
によってサンプリングされ、ＲＯＭ制御信号ＲＭＣを“
１”とする。
タが入力端子Ｔ！！Ａを介してタイミング信号ＴＳ２の
クロック信号Ｃ２のタイミングで、 ＡＮＤゲートＧ２
によってサンプリングされ、ＲＯＭ制御信号ＲＭＣを“
１”とする。
また、タイミング信号ＴＳ４のクロックＣ２のタイミン
グで、ＡＮＤゲー）Ｇｌによって“Ｏ″レヘル入力端子
Ｔ１．Ａのデータがサンプリングされ、カウント要求信
号ＣＲＱを“０″とする。
グで、ＡＮＤゲー）Ｇｌによって“Ｏ″レヘル入力端子
Ｔ１．Ａのデータがサンプリングされ、カウント要求信
号ＣＲＱを“０″とする。
この結果、リセット直後にウォッチドッグタイマ１０の
カウントを開始しないでプログラム制御によ今モードと
、プログラム・メモリとして内部メモリをアクセスする
モードを選択する。
カウントを開始しないでプログラム制御によ今モードと
、プログラム・メモリとして内部メモリをアクセスする
モードを選択する。
このように、設定部３の制定内容を入力端子ＴＥＡにど
の端子を接続するかにより、新たに端子を追加すること
なしに、特定の内部回路の動作制御モードと、ウォッチ
ドッグタイマ１０をリセット直後にカウント開始させる
か否かなモードを設定することができ、また、リセット
直後のウォッチドッグタイマ１０のカウントを開始させ
るモードの場合にはハードウェアによる第１の初期化の
時点でカウントを開始するので、プログラムの暴走やシ
ステムの異常が検出できない期間を大幅に短かくするこ
とができ、システムの信頼性の向上をはかることができ
る。
の端子を接続するかにより、新たに端子を追加すること
なしに、特定の内部回路の動作制御モードと、ウォッチ
ドッグタイマ１０をリセット直後にカウント開始させる
か否かなモードを設定することができ、また、リセット
直後のウォッチドッグタイマ１０のカウントを開始させ
るモードの場合にはハードウェアによる第１の初期化の
時点でカウントを開始するので、プログラムの暴走やシ
ステムの異常が検出できない期間を大幅に短かくするこ
とができ、システムの信頼性の向上をはかることができ
る。
第３図は本発明の第２の実施例を示す回路図である。
この実施例が第１の図及び第２図に示された第１の実施
例と相違する点は、タイミング信号発生回路２Ａから出
力するタイミング信号ＴＳＩ、Ｔ３２Ａ、ＴＳ３．ＴＳ
４Ａ及びクロック信号Ｃ１゜Ｃ２を第４図に示すような
波形、タイミングとし、サンプリング回路５Ａを、入力
端子ＴＥＡのデータをタイミング信号ＴＳ４Ａ、ＴＳ２
Ａによりそれぞれサンプリングする２人力のＡＮＤテー
トＧ３゜Ｇ４と、これらＡＮＤＮＯゲート、Ｇ４により
それぞれセットされリセット検出信号ＲＤＴによりリセ
ットされるＳＲフリップフロップＦＥＩ、ＦＥ２とを備
えた構成とした点にある。
例と相違する点は、タイミング信号発生回路２Ａから出
力するタイミング信号ＴＳＩ、Ｔ３２Ａ、ＴＳ３．ＴＳ
４Ａ及びクロック信号Ｃ１゜Ｃ２を第４図に示すような
波形、タイミングとし、サンプリング回路５Ａを、入力
端子ＴＥＡのデータをタイミング信号ＴＳ４Ａ、ＴＳ２
Ａによりそれぞれサンプリングする２人力のＡＮＤテー
トＧ３゜Ｇ４と、これらＡＮＤＮＯゲート、Ｇ４により
それぞれセットされリセット検出信号ＲＤＴによりリセ
ットされるＳＲフリップフロップＦＥＩ、ＦＥ２とを備
えた構成とした点にある。
この実施例の基本的な動作及び効果は第１の実施例と同
様である。
様である。
なお、以上の実施例においては、特定の内部回路の制御
と、ウォッチドッグタイマ１０の制御の両方を行う場合
の例について説明したが、特定の内部回路の制御は従来
例と同様とし、タイミング信号発生回路２．２Ａ、設定
部３１選択ラッチ回路４、及びサンプリング回路５，５
Ａ等をウォッチドッグタイマ１０の専用とすることもで
き、この場合には入出力端子を介さないで行うこともで
きる。
と、ウォッチドッグタイマ１０の制御の両方を行う場合
の例について説明したが、特定の内部回路の制御は従来
例と同様とし、タイミング信号発生回路２．２Ａ、設定
部３１選択ラッチ回路４、及びサンプリング回路５，５
Ａ等をウォッチドッグタイマ１０の専用とすることもで
き、この場合には入出力端子を介さないで行うこともで
きる。
以上説明したように本発明は、ウォッチドッグタイマの
カウント開始動作の制御を、設定部に設定されたデータ
のより行う構成とすることにより、新たに入出力端子を
追加することなく、ウォッチドッグタイマのカウント開
始時点を選択することができ、かつこの選択をカウント
開始時点をリセット直後にしたときには、ハードウェア
による第１の初期において、ウォッチドッグタイマのカ
ウントしない期間を最小限にすることができるので、シ
ステムの信頼性を向上させることができる効果がある。
カウント開始動作の制御を、設定部に設定されたデータ
のより行う構成とすることにより、新たに入出力端子を
追加することなく、ウォッチドッグタイマのカウント開
始時点を選択することができ、かつこの選択をカウント
開始時点をリセット直後にしたときには、ハードウェア
による第１の初期において、ウォッチドッグタイマのカ
ウントしない期間を最小限にすることができるので、シ
ステムの信頼性を向上させることができる効果がある。
例を示す回路図及びこの実施例の動作を説明するための
各部信号のタイミング図、第３図及び第４図はそれぞれ
本発明の第２の実施例を示す回路図及びこの実施例の動
作を説明するための各部信号のタイミング図、第５図及
び第６図はそれぞれ従来のウォッチドッグタイマ制御回
路の一例を示す回路図及びこの例のウォッチドッグタイ
マのカウント動作開始を説明するだめの各部信号２各部
処理のタイミング図である。
各部信号のタイミング図、第３図及び第４図はそれぞれ
本発明の第２の実施例を示す回路図及びこの実施例の動
作を説明するための各部信号のタイミング図、第５図及
び第６図はそれぞれ従来のウォッチドッグタイマ制御回
路の一例を示す回路図及びこの例のウォッチドッグタイ
マのカウント動作開始を説明するだめの各部信号２各部
処理のタイミング図である。
１・・・・リセット信号検量回路、２，２Ａ・・・・
タイミング信号発生回路、３・・・・・設定部、４・・
・・・選択ラッチ回路、５，５Ａ・・・・・サンプリン
グ回路、６・・・・・ＣＰＵ、・７・・・・・・ＯＲゲ
ート、８・・・・・・ＳＲフリップフロップ、９・・・
・・・ＮＯＲゲート、１０・・・・・・ト。
タイミング信号発生回路、３・・・・・設定部、４・・
・・・選択ラッチ回路、５，５Ａ・・・・・サンプリン
グ回路、６・・・・・ＣＰＵ、・７・・・・・・ＯＲゲ
ート、８・・・・・・ＳＲフリップフロップ、９・・・
・・・ＮＯＲゲート、１０・・・・・・ト。
代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、外部から入力されるリセット信号を検出してリセッ
ト検出信号を出力するリセット信号検出回路と、前記リ
セット検出信号によりタイミング信号を発生するタイミ
ング信号発生回路と、ウォッチドッグタイマのカウント
開始モードを設定するための複数ビットのデータを保持
し出力する設定部と、前記タイミング信号に従って前記
設定部のデータを選択してラッチし出力する選択ラッチ
回路と、この選択ラッチ回路の出力データを前記タイミ
ング信号によりサンプリングし前記選択ラッチ回路の出
力データのレベルと対応したレベルのカウント要求信号
を出力するサンプリング回路と、前記リセット検出信号
により前記ウォッチドッグタイマをリセットし、前記カ
ウント要求信号が能動レベルになるとこのカウント要求
信号により前記ウォッチドッグタイマのカウントを開始
させ、前記カウント要求信号が非能動レベルのときはプ
ログラム制御により前記ウォッチドッグタイマのカウン
トを開始させる制御部とを有することを特徴とするウォ
ッチドッグタイマ制御回路。 ２、設定部を、ウォッチドッグタイマのカウント開始モ
ードを設定するためのビットと特定の内部回路制御用の
制御信号のレベルを設定するためのビットとから成るデ
ータを保持し出力する回路とし、選択ラッチ回路を、タ
イミング信号に従って前記設定部の出力データを順次ラ
ッチし、前記特定の内部回路制御用の外部からの制御信
号を入力するための入力端子へ供給する回路とし、サン
プリング回路を、前記タイミング信号に従って前記入力
端子に供給されたデータをサンプリングし、このデータ
のレベルと対応したレベルの前記特定の内部回路制御用
の制御信号とカウント要求信号とを出力する回路とした
請求項１記載のウォッチドッグタイマ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288907A JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288907A JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162150A true JPH04162150A (ja) | 1992-06-05 |
| JP2903695B2 JP2903695B2 (ja) | 1999-06-07 |
Family
ID=17736336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288907A Expired - Lifetime JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903695B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137036B2 (en) | 2002-02-22 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Microcontroller having an error detector detecting errors in itself as well |
-
1990
- 1990-10-26 JP JP2288907A patent/JP2903695B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137036B2 (en) | 2002-02-22 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Microcontroller having an error detector detecting errors in itself as well |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903695B2 (ja) | 1999-06-07 |
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