JP2903695B2 - ウォッチドッグタイマ制御回路 - Google Patents
ウォッチドッグタイマ制御回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はウォッチドッグタイマ制御回路に関し、特
にマイクロコンピュータにおいてプログラムの暴走、シ
ステムの異常等を検出するウォッチドッグタイマを制御
するためのウォッチドッグタイマ制御回路に関する。
にマイクロコンピュータにおいてプログラムの暴走、シ
ステムの異常等を検出するウォッチドッグタイマを制御
するためのウォッチドッグタイマ制御回路に関する。
マイクロコンピュータは、プログラムの暴走、システ
ムの異常等に対処するためのウォッチドッグタイマを内
蔵しているものがある。
ムの異常等に対処するためのウォッチドッグタイマを内
蔵しているものがある。
ウォッチドッグタイマはクリア手段を備え、オーバー
フロー情報を出力するカウンタにより構成される。ウォ
ッチドッグタイマのカウントスタート命令を実行して、
カウントスタートさせ、オーバーフローする前に、プロ
グラムの流れの中でウォッチドッグタイマをクリアする
命令（以下ウォッチドッグタイマ・クリア命令という）
を実行することにより、ウォッチドッグタイマをオーバ
ーフローさせないことで、プログラムが正常に動作して
いることを確認するものであり、プログラムの暴走、シ
ステムの異常等が発生し、ウォッチドッグタイマ・クリ
ア命令が実行されないときはオーバーフローを生じ、マ
イクロコンピュータの中央処理装置（以下CPUという）
がウォッチドッグタイマのオーバーフローを検出し、異
常時に対する処理ルーチンを実行することで、ユーザは
マイクロコンピュータのシステム全体の信頼度を高める
ことができる。
フロー情報を出力するカウンタにより構成される。ウォ
ッチドッグタイマのカウントスタート命令を実行して、
カウントスタートさせ、オーバーフローする前に、プロ
グラムの流れの中でウォッチドッグタイマをクリアする
命令（以下ウォッチドッグタイマ・クリア命令という）
を実行することにより、ウォッチドッグタイマをオーバ
ーフローさせないことで、プログラムが正常に動作して
いることを確認するものであり、プログラムの暴走、シ
ステムの異常等が発生し、ウォッチドッグタイマ・クリ
ア命令が実行されないときはオーバーフローを生じ、マ
イクロコンピュータの中央処理装置（以下CPUという）
がウォッチドッグタイマのオーバーフローを検出し、異
常時に対する処理ルーチンを実行することで、ユーザは
マイクロコンピュータのシステム全体の信頼度を高める
ことができる。
第５図は従来のウォッチドッグタイマ制御回路の一例
を示す回路図である。
を示す回路図である。
この回路はリセット信号RSTを検出しリセット検出信
号RDTを出力するリセット信号検出回路１と、マイクロ
コンピュータのシステム全体を制御するCPU4からの制御
信号CNTによりリセットされ、リセット検出信号RDTによ
りリセットされて出力端からウォッチドッグタイマ制
御信号WCTを出力するSRフリップフロップ８と、ウォッ
チドッグタイマ制御信号WCTとCPU4からのウォッチドッ
グタイマ・クリア信号WCRの否定論理和をとったウォッ
チドッグタイマ・イネーブル信号WDEによりウォッチド
ッグタイマ10を制御するNORゲート９とを有する。
号RDTを出力するリセット信号検出回路１と、マイクロ
コンピュータのシステム全体を制御するCPU4からの制御
信号CNTによりリセットされ、リセット検出信号RDTによ
りリセットされて出力端からウォッチドッグタイマ制
御信号WCTを出力するSRフリップフロップ８と、ウォッ
チドッグタイマ制御信号WCTとCPU4からのウォッチドッ
グタイマ・クリア信号WCRの否定論理和をとったウォッ
チドッグタイマ・イネーブル信号WDEによりウォッチド
ッグタイマ10を制御するNORゲート９とを有する。
第６図はこのマイクロコンピュータにおけるリセット
信号RSTとマイクロコンピュータの初期化のタイミング
を示すタイミング図である。
信号RSTとマイクロコンピュータの初期化のタイミング
を示すタイミング図である。
マイクロコンピュータの初期化は大きく３つに分けら
れ、ハードウェアによる第１の初期化と、マイクロ命令
のリセットルーチンによる第２の初期化と、ユーザプロ
グラムの初期化ルーチンによる第３の初期化からなる。
れ、ハードウェアによる第１の初期化と、マイクロ命令
のリセットルーチンによる第２の初期化と、ユーザプロ
グラムの初期化ルーチンによる第３の初期化からなる。
マイクロコンピュータがリセット信号RSTを入力する
と、まず第１の初期化でレジスタ等のハードウェアによ
る初期化が行われる。第１の初期化の途中から、第２の
初期化が始まり、マイクロ命令のリセットルーチンによ
りプログラムセグメント，プログラムカウンタの初期化
をしてユーザプログラムの先頭アドレスへの分岐処理等
を行う。第１及び第２の初期化終了後に、ユーザプログ
ラムの初期化ルーチンによる第３の初期化を実行してユ
ーザが初期状態として設定したいデータをレジスタに設
定するなどの処理を行う。
と、まず第１の初期化でレジスタ等のハードウェアによ
る初期化が行われる。第１の初期化の途中から、第２の
初期化が始まり、マイクロ命令のリセットルーチンによ
りプログラムセグメント，プログラムカウンタの初期化
をしてユーザプログラムの先頭アドレスへの分岐処理等
を行う。第１及び第２の初期化終了後に、ユーザプログ
ラムの初期化ルーチンによる第３の初期化を実行してユ
ーザが初期状態として設定したいデータをレジスタに設
定するなどの処理を行う。
この第1,第2,第３の初期化が終了した時点で、様々な
システムを制御するユーザプログラムの本処理ルーチン
を実行する。
システムを制御するユーザプログラムの本処理ルーチン
を実行する。
第５図の従来例では、ウォッチドッグタイマ10のカウ
ント開始は第３の初期化であるユーザプログラムの初期
化ルーチン中にウォッチドッグタイマ10をスタートする
命令（以下ウォッチドッグタイマ・スタート命令とい
う）を実行して行われていた。
ント開始は第３の初期化であるユーザプログラムの初期
化ルーチン中にウォッチドッグタイマ10をスタートする
命令（以下ウォッチドッグタイマ・スタート命令とい
う）を実行して行われていた。
次に、ハードウェアによる第１の初期化の動作につい
て説明する。但しウォッチドッグタイマ・クリア信号WC
Rはユーザプログラムの初期化ルーチンによる第３の初
期化が実行されるまで、“0"である。
て説明する。但しウォッチドッグタイマ・クリア信号WC
Rはユーザプログラムの初期化ルーチンによる第３の初
期化が実行されるまで、“0"である。
外部からのリセット信号RSTを検出するとリセット信
号検出回路１は“1"レベルのリセット検出信号RDTを出
力しSRフリップフロップ８をリセットする。ウォッチド
ッグタイマ・クリア信号WCRは“0"であるから、SRフリ
ップフロップ８の出力であるウォッチドッグタイマ制御
信号WCTの“1"との否定論理和をとって、ウォッチドッ
グタイマ・イネーブル信号WDEを“0"にしウォッチドッ
グタイマ10をクリアする。
号検出回路１は“1"レベルのリセット検出信号RDTを出
力しSRフリップフロップ８をリセットする。ウォッチド
ッグタイマ・クリア信号WCRは“0"であるから、SRフリ
ップフロップ８の出力であるウォッチドッグタイマ制御
信号WCTの“1"との否定論理和をとって、ウォッチドッ
グタイマ・イネーブル信号WDEを“0"にしウォッチドッ
グタイマ10をクリアする。
リセット信号RSTによるウォッチドッグタイマ10aのク
リア後、第２の初期化のマイクロ命令によるリセット・
ルーチンにおいては、ユーザ・プログラムの先頭アドレ
スへの分岐処理等が実行されており、ウォッチドッグタ
イマ制御回路の状態は変化しない。
リア後、第２の初期化のマイクロ命令によるリセット・
ルーチンにおいては、ユーザ・プログラムの先頭アドレ
スへの分岐処理等が実行されており、ウォッチドッグタ
イマ制御回路の状態は変化しない。
第１及び第２の初期化終了後、マイクロコンピュータ
がユーザプログラムの初期化ルーチンによる第３の初期
化を実行する中で、ウォッチドッグタイマ・スタート命
令を実行することによりCPU6からの制御信号CNTを“1"
レベルとしてSRフリップフロップ８をリセットすると、
ウォッチドッグタイマ制御信号WCTを“0"にし、“0"で
あるウォッチドッグタイマ・クリア信号WCRと否定論理
和をとってウォッチドッグタイマ・イネーブル信号WDE
を“1"にし、ウォッチドッグタイマ10のカウントを開始
させる。
がユーザプログラムの初期化ルーチンによる第３の初期
化を実行する中で、ウォッチドッグタイマ・スタート命
令を実行することによりCPU6からの制御信号CNTを“1"
レベルとしてSRフリップフロップ８をリセットすると、
ウォッチドッグタイマ制御信号WCTを“0"にし、“0"で
あるウォッチドッグタイマ・クリア信号WCRと否定論理
和をとってウォッチドッグタイマ・イネーブル信号WDE
を“1"にし、ウォッチドッグタイマ10のカウントを開始
させる。
ウォッチドッグタイマ10はクリア可能でオーバーフロ
ーを検出するカウンタである。ウォッチドッグタイマ10
をカウントスタートさせた後、オーバーフローする前
に、プログラムの流れの中でウォッチドッグタイマ・ク
リア命令を実行することにより、ウォッチドッグタイマ
10をオーバーフローさせないことで、プログラムが正常
に動作していることを確認し、またプログラムの暴走、
システムの異常等発生し、ウォッチドッグタイマ・クリ
ア命令が実行されないときはオーバーフローが生じウォ
ッチドッグタイマ10はオーバーフロー信号OVRを出力
し、CPU6がオーバーフロー信号OVRを検出し、異常時に
対する処理ルーチンを実行する。
ーを検出するカウンタである。ウォッチドッグタイマ10
をカウントスタートさせた後、オーバーフローする前
に、プログラムの流れの中でウォッチドッグタイマ・ク
リア命令を実行することにより、ウォッチドッグタイマ
10をオーバーフローさせないことで、プログラムが正常
に動作していることを確認し、またプログラムの暴走、
システムの異常等発生し、ウォッチドッグタイマ・クリ
ア命令が実行されないときはオーバーフローが生じウォ
ッチドッグタイマ10はオーバーフロー信号OVRを出力
し、CPU6がオーバーフロー信号OVRを検出し、異常時に
対する処理ルーチンを実行する。
上述した従来のウォッチドッグタイマ制御回路は、リ
セット信号RSTを入力後は、マイクロコンピュータがハ
ードウェアによる第１の初期化を実行し、ウォッチドッ
グタイマ10をクリアし、マイクロコンピュータがマイク
ロ命令のリセットルーチンによる第２の初期化を終了
後、ユーザプログラムの初期化ルーチンによる第３の初
期化を実行して、ウォッチドッグタイマ・スタート命令
を実行しなければ、ウォッチドッグタイマ10はカウント
開始しない構成となっているので、第３の初期化におけ
るユーザプログラムの初期化ルーチンによるウォッチド
ッグタイマ・スタート命令を実行する以前では、ウォッ
チドッグタイマ10はカウントされていないために、もし
もこの期間にプログラムの暴走が起きてもマイクロコン
ピュータがオーバーフローによるプログラムの暴走、シ
ステムの異常の発生を検出できず、異常に対する処理ル
ーチンを実行できず、ユーザがマイクロコンピュータの
システム全体の信頼度を高めるには限度がある、という
問題点があった。
セット信号RSTを入力後は、マイクロコンピュータがハ
ードウェアによる第１の初期化を実行し、ウォッチドッ
グタイマ10をクリアし、マイクロコンピュータがマイク
ロ命令のリセットルーチンによる第２の初期化を終了
後、ユーザプログラムの初期化ルーチンによる第３の初
期化を実行して、ウォッチドッグタイマ・スタート命令
を実行しなければ、ウォッチドッグタイマ10はカウント
開始しない構成となっているので、第３の初期化におけ
るユーザプログラムの初期化ルーチンによるウォッチド
ッグタイマ・スタート命令を実行する以前では、ウォッ
チドッグタイマ10はカウントされていないために、もし
もこの期間にプログラムの暴走が起きてもマイクロコン
ピュータがオーバーフローによるプログラムの暴走、シ
ステムの異常の発生を検出できず、異常に対する処理ル
ーチンを実行できず、ユーザがマイクロコンピュータの
システム全体の信頼度を高めるには限度がある、という
問題点があった。
また、リセット後のウォッチドッグタイマ10のカウン
ト開始を外部から設定しようとすると、新たに動作モー
ドを指定するための端子が必要になるという欠点があっ
た。
ト開始を外部から設定しようとすると、新たに動作モー
ドを指定するための端子が必要になるという欠点があっ
た。
この発明の目的は、新たに端子を追加することなし
に、リセット後にウォッチドッグタイマをスタートする
か否かの動作モードを選択できることができ、かつウォ
ッチドッグタイマをスタートさせるモードにしたときに
は、ウォッチドッグタイマがカウントできない期間を最
小限にすることによりシステム全体の信頼度を高めるこ
とができるウォッチドッグタイマ制御回路を提供するこ
とにある。
に、リセット後にウォッチドッグタイマをスタートする
か否かの動作モードを選択できることができ、かつウォ
ッチドッグタイマをスタートさせるモードにしたときに
は、ウォッチドッグタイマがカウントできない期間を最
小限にすることによりシステム全体の信頼度を高めるこ
とができるウォッチドッグタイマ制御回路を提供するこ
とにある。
本発明のウォッチドッグタイマ制御回路は、外部から
入力されるリセット信号を検出してリセット検出信号を
出力するリセット信号検出回路と、前記リセット検出信
号によりタイミング信号を発生するタイミング信号発生
回路と、ウォッチドッグタイマのカウント開始モードを
設定するための複数ビットのデータを保持し出力する設
定部と、前記タイミング信号に従って前記設定部のデー
タを選択してラッチし出力する選択ラッチ回路と、この
選択ラッチ回路の出力データを前記タイミング信号によ
りサンプリングし前記選択ラッチ回路の出力データのレ
ベルと対応したレベルのカウント要求信号を出力するサ
ンプリング回路と、前記リセット検出信号により前記ウ
ォッチドッグタイマをリセットし、前記カウント要求信
号が能動レベルになるとこのカウント要求信号により前
記ウォッチドッグタイマのカウントを開始させ、前記カ
ウント要求信号が非能動レベルのときはプログラム制御
により前記ウォッチドッグタイマのカウントを開始させ
る制御部とを有している。
入力されるリセット信号を検出してリセット検出信号を
出力するリセット信号検出回路と、前記リセット検出信
号によりタイミング信号を発生するタイミング信号発生
回路と、ウォッチドッグタイマのカウント開始モードを
設定するための複数ビットのデータを保持し出力する設
定部と、前記タイミング信号に従って前記設定部のデー
タを選択してラッチし出力する選択ラッチ回路と、この
選択ラッチ回路の出力データを前記タイミング信号によ
りサンプリングし前記選択ラッチ回路の出力データのレ
ベルと対応したレベルのカウント要求信号を出力するサ
ンプリング回路と、前記リセット検出信号により前記ウ
ォッチドッグタイマをリセットし、前記カウント要求信
号が能動レベルになるとこのカウント要求信号により前
記ウォッチドッグタイマのカウントを開始させ、前記カ
ウント要求信号が非能動レベルのときはプログラム制御
により前記ウォッチドッグタイマのカウントを開始させ
る制御部とを有している。
また、設定部を、ウォッチドッグタイマのカウント開
始モードを設定するためのビットと特定の内部回路制御
用の制御信号のレベルを設定するためのビットとから成
るデータを保持し出力する回路とし、選択ラッチ航路
を、タイミング信号に従って前記設定部の出力データを
順次ラッチし、前記特定の内部回路制御用の外部からの
制御信号を入力するための入力端子へ供給する回路と
し、サンプリング回路を、前記タイミング信号に従って
前記入力端子に供給されたデータをサンプリングし、こ
のデータのレベルと対応したレベルの前記特定の内部回
路制御用の制御信号とカウント要求信号とを出力する回
路とした構成を有している。
始モードを設定するためのビットと特定の内部回路制御
用の制御信号のレベルを設定するためのビットとから成
るデータを保持し出力する回路とし、選択ラッチ航路
を、タイミング信号に従って前記設定部の出力データを
順次ラッチし、前記特定の内部回路制御用の外部からの
制御信号を入力するための入力端子へ供給する回路と
し、サンプリング回路を、前記タイミング信号に従って
前記入力端子に供給されたデータをサンプリングし、こ
のデータのレベルと対応したレベルの前記特定の内部回
路制御用の制御信号とカウント要求信号とを出力する回
路とした構成を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図はこの発明の第１の実施例を示す回路図であ
る。
る。
この実施例は、外部から入力されるリセット信号RST
を検出してリセット検出信号RDTを出力するリセット信
号検出回路１と、クロック発生部21及びシフトレジスタ
22を備え、リセット検出信号RDTによりタイミング信号T
S1〜TS4及びクロック信号C1,C2を発生するタイミング信
号発生回路２と、ウォッチドッグタイマ10のカウント開
始モードを設定するためのビットと特定の内部回路（例
えばROM）制御用の制御信号（ROM制御信号RMC）のレベ
ルを設定するためのビットとから成るデータが保持し出
力する設定部３と、セレクタ41及びラッチ回路42を備
え、タイミング信号TS1,TS3及びクロック信号C1に従っ
て設定部３の出力データを順次ラッチしアドレス信号の
入力端子TA19（又はTA18）を介して前記特定の内部回路
制御用の外部からの制御信号を入力するための入力端子
TEAへ供給する選択ラッチ回路４と、ANDデートG1,G2を
備え、タイミング信号TS2及びクロック信号C2に従って
入力端子TEAに供給されたデータをサンプリングし、こ
のデータのレベルと対応したレベルの前記特定の内部回
路制御用の制御信号（RMC）とカウント要求信号CRQとを
出力するサンプリング回路５と、カウント要求信号CRQ
とCPU6からの制御信号CNTとの論理和をとるORゲート7,S
端子にこのORゲート７の出力データを入力しＲ端子にリ
セット検出信号RDTを入力して出力端からウォッチド
ッグタイマ制御信号WCTを出力するSRフリップフロップ
8,ウォッチドッグタイマ制御信号WCTとCPUからのウォッ
チドッグタイマ・クリア信号WCRとの否定論理和をとっ
てウォッチドッグタイマ・イネーブル信号WDEとして出
力するNORゲート９を備え、リセット検出信号RDTにより
ウォッチドッグタイマ10をリセットし、カウント要求信
号CRQが能動レベルになるとこのカウント要求信号CRQに
よりウォッチドッグタイマ10のカウントを開始させ、カ
ウント要求信号CRQが非能動レベルのときにはプログラ
ム制御によりウォッチドッグタイマ10のカウントを開始
させる制御部とを有する構成となっている。
を検出してリセット検出信号RDTを出力するリセット信
号検出回路１と、クロック発生部21及びシフトレジスタ
22を備え、リセット検出信号RDTによりタイミング信号T
S1〜TS4及びクロック信号C1,C2を発生するタイミング信
号発生回路２と、ウォッチドッグタイマ10のカウント開
始モードを設定するためのビットと特定の内部回路（例
えばROM）制御用の制御信号（ROM制御信号RMC）のレベ
ルを設定するためのビットとから成るデータが保持し出
力する設定部３と、セレクタ41及びラッチ回路42を備
え、タイミング信号TS1,TS3及びクロック信号C1に従っ
て設定部３の出力データを順次ラッチしアドレス信号の
入力端子TA19（又はTA18）を介して前記特定の内部回路
制御用の外部からの制御信号を入力するための入力端子
TEAへ供給する選択ラッチ回路４と、ANDデートG1,G2を
備え、タイミング信号TS2及びクロック信号C2に従って
入力端子TEAに供給されたデータをサンプリングし、こ
のデータのレベルと対応したレベルの前記特定の内部回
路制御用の制御信号（RMC）とカウント要求信号CRQとを
出力するサンプリング回路５と、カウント要求信号CRQ
とCPU6からの制御信号CNTとの論理和をとるORゲート7,S
端子にこのORゲート７の出力データを入力しＲ端子にリ
セット検出信号RDTを入力して出力端からウォッチド
ッグタイマ制御信号WCTを出力するSRフリップフロップ
8,ウォッチドッグタイマ制御信号WCTとCPUからのウォッ
チドッグタイマ・クリア信号WCRとの否定論理和をとっ
てウォッチドッグタイマ・イネーブル信号WDEとして出
力するNORゲート９を備え、リセット検出信号RDTにより
ウォッチドッグタイマ10をリセットし、カウント要求信
号CRQが能動レベルになるとこのカウント要求信号CRQに
よりウォッチドッグタイマ10のカウントを開始させ、カ
ウント要求信号CRQが非能動レベルのときにはプログラ
ム制御によりウォッチドッグタイマ10のカウントを開始
させる制御部とを有する構成となっている。
ROM制御信号RMCはプログラム・メモリのアクセスを指
定するための信号であり、CPU6はROM制御信号RMCが“1"
ならば内部ROMをアクセスし、“0"ならば外部メモリを
アクセスする。
定するための信号であり、CPU6はROM制御信号RMCが“1"
ならば内部ROMをアクセスし、“0"ならば外部メモリを
アクセスする。
設定部３には“01,"“10"のデータが保持され、選択
ラッチ回路４により、上位側が入力端子TA19に、下位側
がTA18に供給される。この設定部３のデータと、入力端
子TEAに入出力端子TA19,TA18の何れかを接続するかによ
り指定の内部回路（ROM）の制御と、ウォッチドッグタ
イマのカウント動作モードが選択可能となる。また、入
力端子TEAには電源端子TVDD、設置端子TGNDを接続する
ことができ、第１表に示すように、ROM及びウォッチド
ッグタイマ10を制御することができる。
ラッチ回路４により、上位側が入力端子TA19に、下位側
がTA18に供給される。この設定部３のデータと、入力端
子TEAに入出力端子TA19,TA18の何れかを接続するかによ
り指定の内部回路（ROM）の制御と、ウォッチドッグタ
イマのカウント動作モードが選択可能となる。また、入
力端子TEAには電源端子TVDD、設置端子TGNDを接続する
ことができ、第１表に示すように、ROM及びウォッチド
ッグタイマ10を制御することができる。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
まず、リセット直後にウォッチドッグタイマ10のカウ
ントを開始する場合について説明する。この場合、CPU6
からの制御信号CNTのレベルは、リセット直後から本処
理ルーチンによりそのレベルが変えられるまで“0"であ
るとする。
ントを開始する場合について説明する。この場合、CPU6
からの制御信号CNTのレベルは、リセット直後から本処
理ルーチンによりそのレベルが変えられるまで“0"であ
るとする。
入力端子TEAには入出力端子TA19を接続する（TVDDで
もよい）。
もよい）。
第２図に示すように、リセット信号RSTを検出後、リ
セット検出信号RDTが出力される。
セット検出信号RDTが出力される。
リセット検出信号RDTでSRフリップフロップ８をリセ
ットし、ウォッチドッグタイマ制御信号WCTを“1"と
し、ウォッチドッグタイマ・クリア信号WCRとの否定論
理和をとるとウォッチドッグタイマ・イネーブル信号WD
Eは“0"となり、ウォッチドッグタイマ10をクリアす
る。
ットし、ウォッチドッグタイマ制御信号WCTを“1"と
し、ウォッチドッグタイマ・クリア信号WCRとの否定論
理和をとるとウォッチドッグタイマ・イネーブル信号WD
Eは“0"となり、ウォッチドッグタイマ10をクリアす
る。
一方、タイミング信号発生回路２は、リセット検出信
号３により第２図に示すようなタイミング信号TS1〜TS4
を生成する。
号３により第２図に示すようなタイミング信号TS1〜TS4
を生成する。
選択ラッチ回路４は、タイミング信号TS1のタイミン
グによりデータ“01"をセレクトし、タイミング信号TS1
中のクロック信号C1のタイミングでこのデータがラッチ
保持され、入力端子TA19,TA18に出力される。
グによりデータ“01"をセレクトし、タイミング信号TS1
中のクロック信号C1のタイミングでこのデータがラッチ
保持され、入力端子TA19,TA18に出力される。
入出力端子TA19のレベルが入力端子TEAより入力され
ると、タイミング信号TS2中のクロック信号C2のタイミ
ングで、ANDゲートG2によって“0"レベルのデータがサ
ンプリングされ、ROM制御信号RMCを“0"とする。
ると、タイミング信号TS2中のクロック信号C2のタイミ
ングで、ANDゲートG2によって“0"レベルのデータがサ
ンプリングされ、ROM制御信号RMCを“0"とする。
タイミング信号TS3で設定部からのデータ“10"をセレ
クトし、タイミング信号TS3中のクロックC1のタイミン
グでこのデータがラッチ保持され、入出力端子TA19,T
A18に出力される。
クトし、タイミング信号TS3中のクロックC1のタイミン
グでこのデータがラッチ保持され、入出力端子TA19,T
A18に出力される。
入出力端子TA19のレベルが入力端子TEAより入力され
ると、タイミング信号TS4のクロック信号C2のタイミン
グで、ANDゲートG1によって“1"レベルのデータがサン
プリングされ、カウント要求信号をCRQを“1"とする。
ると、タイミング信号TS4のクロック信号C2のタイミン
グで、ANDゲートG1によって“1"レベルのデータがサン
プリングされ、カウント要求信号をCRQを“1"とする。
この結果、第１表に示すように、リセット直後にウォ
ッチドッグタイマ10のカウントを開始する動作モード
と、プログラム・メモリとして外部メモリをアクセスす
るモードを選択することになる。
ッチドッグタイマ10のカウントを開始する動作モード
と、プログラム・メモリとして外部メモリをアクセスす
るモードを選択することになる。
次にリセット直後にウォッチドッグタイマ10のカウン
トを開始しない場合について説明する。
トを開始しない場合について説明する。
この場合は、入力端子TEAに入力端子TA18（又は
TGND）を接続する。
TGND）を接続する。
この場合は、入出力端子TA18の“1"レベルのデータが
入力端子TEAを介してタイミング信号TS2のクロック信号
C2のタイミングで、ANDゲートG2によってサンプリング
され、ROM制御信号ROMを“1"とする。
入力端子TEAを介してタイミング信号TS2のクロック信号
C2のタイミングで、ANDゲートG2によってサンプリング
され、ROM制御信号ROMを“1"とする。
また、タイミング信号TS4のクロックC2のタイミング
で、ANDゲートG1によって“0"レベルの入力端子TEAのデ
ータがサンプリングされ、カウント要求信号CRQを“0"
とする。
で、ANDゲートG1によって“0"レベルの入力端子TEAのデ
ータがサンプリングされ、カウント要求信号CRQを“0"
とする。
この結果、リセット直後にウォッチドッグタイマ10の
カウントを開始しないでプログラム制御によるモード
と、プログラム・メモリとして内部メモリをアクセスす
るモードを選択する。
カウントを開始しないでプログラム制御によるモード
と、プログラム・メモリとして内部メモリをアクセスす
るモードを選択する。
このように、設定部３の制定内容を入力端子TEAにど
の端子を接続するかにより、新たに端子を追加すること
なしに、特定の内部回路の動作制御モードと、ウォッチ
ドッグタイマ10をリセット直後にカウント開始させるか
否かなモードを設定することができ、また、リセット直
後のウォッチドッグタイマ10のカウントを開始させるモ
ードの場合にはハードウェアによる第１の初期化の時点
でカウントを開始するので、プログラムの暴走やシステ
ムの異常が検出できない期間を大幅に短かくすることが
でき、システムの信頼性の向上をはかることができる。
の端子を接続するかにより、新たに端子を追加すること
なしに、特定の内部回路の動作制御モードと、ウォッチ
ドッグタイマ10をリセット直後にカウント開始させるか
否かなモードを設定することができ、また、リセット直
後のウォッチドッグタイマ10のカウントを開始させるモ
ードの場合にはハードウェアによる第１の初期化の時点
でカウントを開始するので、プログラムの暴走やシステ
ムの異常が検出できない期間を大幅に短かくすることが
でき、システムの信頼性の向上をはかることができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例が第１の図及び第２図に示された第１の実
施例と相違する点は、タイミング信号発生回路2Aから出
力するタイミング信号TS1,TS2A,TS3,TS4A及びクロック
信号C1,C2を第４図に示すような波形、タイミングと
し、サンプリング回路5Aを、入力端子TEAのデータをタ
イミング信号TS4A,TS2Aによりそれぞれサンプリングす
る２入力のANDゲートG3,G4と、これらANDゲートG3,G4に
よりそれぞれセットされリセット検出信号RDTによりリ
セットされるSRフリップフロップFE1,FE2とを備えた構
成とした点にある。
施例と相違する点は、タイミング信号発生回路2Aから出
力するタイミング信号TS1,TS2A,TS3,TS4A及びクロック
信号C1,C2を第４図に示すような波形、タイミングと
し、サンプリング回路5Aを、入力端子TEAのデータをタ
イミング信号TS4A,TS2Aによりそれぞれサンプリングす
る２入力のANDゲートG3,G4と、これらANDゲートG3,G4に
よりそれぞれセットされリセット検出信号RDTによりリ
セットされるSRフリップフロップFE1,FE2とを備えた構
成とした点にある。
この実施例の基本的な動作及び効果は第１の実施例と
同様である。
同様である。
なお、以上の実施例においては、特定の内部回路の制
御と、ウォッチドッグタイマ10の制御の両方を行う場合
の例について説明したが、特定の内部回路の制御は従来
例と同様とし、タイミング信号発生回路2,2A,設定部3,
選択ラッチ回路4,及びサンプリング回路5,5A等をウォッ
チドッグタイマ10の専用とすることもでき、この場合に
は入出力端子を介さないで行うこともできる。
御と、ウォッチドッグタイマ10の制御の両方を行う場合
の例について説明したが、特定の内部回路の制御は従来
例と同様とし、タイミング信号発生回路2,2A,設定部3,
選択ラッチ回路4,及びサンプリング回路5,5A等をウォッ
チドッグタイマ10の専用とすることもでき、この場合に
は入出力端子を介さないで行うこともできる。
以上説明したように本発明は、ウォッチドッグタイマ
のカウント開始動作の制御を、設定部に設定されたデー
タのより行う構成とすることにより、新たに入出力端子
を追加することなく、ウォッチドッグタイマのカウント
開始時点を選択することができ、かつこの選択をカウン
ト開始時点をリセット直後にしたときには、ハードウェ
アによる第１の初期において、ウォッチドッグタイマの
カウントしない期間を最小限にすることができるので、
システムの信頼性を向上させることができる効果があ
る。
のカウント開始動作の制御を、設定部に設定されたデー
タのより行う構成とすることにより、新たに入出力端子
を追加することなく、ウォッチドッグタイマのカウント
開始時点を選択することができ、かつこの選択をカウン
ト開始時点をリセット直後にしたときには、ハードウェ
アによる第１の初期において、ウォッチドッグタイマの
カウントしない期間を最小限にすることができるので、
システムの信頼性を向上させることができる効果があ
る。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するための各部信
号のタイミング図、第３図及び第４図はそれぞれ本発明
の第２の実施例を示す回路図及びこの実施例の動作を説
明するための各部信号のタイミング図、第５図及び第６
図はそれぞれ従来のウォッチドッグタイマ制御回路の一
例を示す回路図及びこの例のウォッチドッグタイマのカ
ウント動作開始を説明するための各部信号，各部処理の
タイミング図である。 １……リセット信号検出回路、2,2A……タイミング信号
発生回路、３……設定部、４……選択ラッチ回路、5,5A
……サンプリング回路、６……CPU、７……ORゲート、
８……SRフリップフロップ、９……NORゲート、10……
ウォッチドッグタイマ、21……クロック発生部、22……
シフトレジスタ、FF1,FF2……SRフリップフロップ、G1
〜G4……ANDゲート。
す回路図及びこの実施例の動作を説明するための各部信
号のタイミング図、第３図及び第４図はそれぞれ本発明
の第２の実施例を示す回路図及びこの実施例の動作を説
明するための各部信号のタイミング図、第５図及び第６
図はそれぞれ従来のウォッチドッグタイマ制御回路の一
例を示す回路図及びこの例のウォッチドッグタイマのカ
ウント動作開始を説明するための各部信号，各部処理の
タイミング図である。 １……リセット信号検出回路、2,2A……タイミング信号
発生回路、３……設定部、４……選択ラッチ回路、5,5A
……サンプリング回路、６……CPU、７……ORゲート、
８……SRフリップフロップ、９……NORゲート、10……
ウォッチドッグタイマ、21……クロック発生部、22……
シフトレジスタ、FF1,FF2……SRフリップフロップ、G1
〜G4……ANDゲート。
Claims (2)
- 【請求項１】外部から入力されるリセット信号を検出し
てリセット検出信号を出力するリセット信号検出回路
と、前記リセット検出信号によりタイミング信号を発生
するタイミング信号発生回路と、ウォッチドッグタイマ
のカウント開始モードを設定するための複数ビットのデ
ータを保持し出力する設定部と、前記タイミング信号に
従って前記設定部のデータを選択してラッチし出力する
選択ラッチ回路と、この選択ラッチ回路の出力データを
前記タイミング信号によりサンプリングし前記選択ラッ
チ回路の出力データのレベルと対応したレベルのカウン
ト要求信号を出力するサンプリング回路と、前記リセッ
ト検出信号により前記ウォッチドッグタイマをリセット
し、前記カウント要求信号が能動レベルになるとこのカ
ウント要求信号により前記ウォッチドッグタイマのカウ
ントを開始させ、前記カウント要求信号が非能動レベル
のときはプログラム制御により前記ウォッチドッグタイ
マのカウントを開始させる制御部とを有することを特徴
とするウォッチドッグタイマ制御回路。 - 【請求項２】設定部を、ウォッチドッグタイマのカウン
ト開始モードを設定するためのビットと特定の内部回路
制御用の制御信号のレベルを設定するためのビットとか
ら成るデータを保持し出力する回路とし、選択ラッチ回
路を、タイミング信号に従って前記設定部の出力データ
を順次ラッチし、前記特定の内部回路制御用の外部から
の制御信号を入力するための入力端子へ供給する回路と
し、サンプリング回路を、前記タイミング信号に従って
前記入力端子に供給されたデータをサンプリングし、こ
のデータのレベルと対応したレベルの前記特定の内部回
路制御用の制御信号とカウント要求信号とを出力する回
路とした請求項１記載のウォッチドッグタイマ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288907A JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288907A JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162150A JPH04162150A (ja) | 1992-06-05 |
| JP2903695B2 true JP2903695B2 (ja) | 1999-06-07 |
Family
ID=17736336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288907A Expired - Lifetime JP2903695B2 (ja) | 1990-10-26 | 1990-10-26 | ウォッチドッグタイマ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903695B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003248598A (ja) | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
-
1990
- 1990-10-26 JP JP2288907A patent/JP2903695B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162150A (ja) | 1992-06-05 |
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