JPS6232509B2 - - Google Patents
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- JPS6232509B2 JPS6232509B2 JP57081877A JP8187782A JPS6232509B2 JP S6232509 B2 JPS6232509 B2 JP S6232509B2 JP 57081877 A JP57081877 A JP 57081877A JP 8187782 A JP8187782 A JP 8187782A JP S6232509 B2 JPS6232509 B2 JP S6232509B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- execution
- microprocessor
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、例えば内部に命令キユーをもつ１チ
ツプ化したマイクロプロセツサに係り、主記憶装
置から命令を取り出すタイミングとその命令を実
行するタイミングのずれを補償する命令キユーの
補償装置に関するものである。
ツプ化したマイクロプロセツサに係り、主記憶装
置から命令を取り出すタイミングとその命令を実
行するタイミングのずれを補償する命令キユーの
補償装置に関するものである。
第１図はこの種の従来装置を示すもので、主記
憶装置の指定アドレスに記憶されている命令の実
行時点を検出する場合を例示したブロツク図であ
る。図において、１はマイクロプロセツサ、２，
３、及び４はマイクロプロセツサ１のデータ入力
端子、アドレス出力端子、及び制御用入出力端子
にそれぞれ接続されているデータバス、アドレス
バス、及び制御信号バスで、これらデータバス２
アドレスバス３、及び制御信号バス４を介して上
記マイクロプロセツサ１に主記憶装置５及び入出
力装置６が接続されている。７はアドレスバス３
を介してあらかじめ所望のアドレスを記憶してお
くラツチ回路、８はこのラツチ回路７の出力とマ
イクロプロセツサ１が出力するアドレスを比較す
るコンパレータ、９は制御信号バス４と接続され
てマイクロプロセツサ１のステータスを監視し、
命令フエツチ時にはカウンタ１０にカウントアツ
プ信号Suを、命令実行時にはカウンタ１０，１
１にカウントダウン信号Sdを、またプログラム
制御を別のロケーシヨンへ移す命令を実行した時
にはカウンタ１０，１１にリセツト信号Ｓrをそ
れぞれ出力するステータス変換回路で、ここで上
記カウンタ１１はプリセツトデータ入力端子がカ
ウンタ１０のカウント出力端子に、プリセツト入
力端子がコンパレータ８の一致検出端子とそれぞ
れ接続されている。
憶装置の指定アドレスに記憶されている命令の実
行時点を検出する場合を例示したブロツク図であ
る。図において、１はマイクロプロセツサ、２，
３、及び４はマイクロプロセツサ１のデータ入力
端子、アドレス出力端子、及び制御用入出力端子
にそれぞれ接続されているデータバス、アドレス
バス、及び制御信号バスで、これらデータバス２
アドレスバス３、及び制御信号バス４を介して上
記マイクロプロセツサ１に主記憶装置５及び入出
力装置６が接続されている。７はアドレスバス３
を介してあらかじめ所望のアドレスを記憶してお
くラツチ回路、８はこのラツチ回路７の出力とマ
イクロプロセツサ１が出力するアドレスを比較す
るコンパレータ、９は制御信号バス４と接続され
てマイクロプロセツサ１のステータスを監視し、
命令フエツチ時にはカウンタ１０にカウントアツ
プ信号Suを、命令実行時にはカウンタ１０，１
１にカウントダウン信号Sdを、またプログラム
制御を別のロケーシヨンへ移す命令を実行した時
にはカウンタ１０，１１にリセツト信号Ｓrをそ
れぞれ出力するステータス変換回路で、ここで上
記カウンタ１１はプリセツトデータ入力端子がカ
ウンタ１０のカウント出力端子に、プリセツト入
力端子がコンパレータ８の一致検出端子とそれぞ
れ接続されている。
上記構成において、通常、マイクロプロセツサ
１は下記に示すステツプを繰り返しながら、プロ
グラムと実行する。
１は下記に示すステツプを繰り返しながら、プロ
グラムと実行する。
ステツプ１ 主記憶装置５から次に実行すべき命
令を読込む（以下命令フエツチと呼ぶ）。
令を読込む（以下命令フエツチと呼ぶ）。
ステツプ２ 必要ならば、主記憶装置５からオペ
ランドを読込む。
ランドを読込む。
ステツプ３ 命令を実行する。
ステツプ４ 必要ならば、主記憶装置５又は入出
力装置６に結果を書込む。
力装置６に結果を書込む。
ここで、マイクロプロセツサ１は内部に命令キ
ユーを有し、上記ステツプ１とステツプ３が並行
して行なえる。すなわち、命令を実行中に、以下
実行すべき命令を数個プリフエツチすることがで
き、したがつて、このようなマイクロプロセツサ
１に対しては、フエツチタイミングと実行タイミ
ングのずれを補償する必要があり、第１図に示す
構成の補償装置は次のように動作する。
ユーを有し、上記ステツプ１とステツプ３が並行
して行なえる。すなわち、命令を実行中に、以下
実行すべき命令を数個プリフエツチすることがで
き、したがつて、このようなマイクロプロセツサ
１に対しては、フエツチタイミングと実行タイミ
ングのずれを補償する必要があり、第１図に示す
構成の補償装置は次のように動作する。
すなわち、マイクロプロセツサ１は上記各ステ
ツプの実行を示すステータスを出力しており、ス
テータス変換回路９は、このステータスを監視
し、ステツプ１の開始情報を得ると、つまり命令
フエツチ時にはカウンタ１０にカウントアツプ信
号Ｓuを出力し又、ステツプ３の開始情報を得る
と、つまり命令実行時にはカウンタ１０及び１１
にカウントダウン信号Ｓdを出力する。そしてさ
らに、マイクロプロセツサ１がジヤンプ命令等の
プログラム制御を別のロケーシヨンに移す命令を
実行した場合には、それまでにフエツチした命令
は無効となり、命令キユーが実行されずに流され
ることになり、ステータス変換回路９は、この情
報を得ると、カウンタ１０及び１１へリセツト信
号Ｓrを出力する。したがつて、カウンタ１０の
カウント値は、現在命令キユーに貯えられている
命令数を意味することになる。
ツプの実行を示すステータスを出力しており、ス
テータス変換回路９は、このステータスを監視
し、ステツプ１の開始情報を得ると、つまり命令
フエツチ時にはカウンタ１０にカウントアツプ信
号Ｓuを出力し又、ステツプ３の開始情報を得る
と、つまり命令実行時にはカウンタ１０及び１１
にカウントダウン信号Ｓdを出力する。そしてさ
らに、マイクロプロセツサ１がジヤンプ命令等の
プログラム制御を別のロケーシヨンに移す命令を
実行した場合には、それまでにフエツチした命令
は無効となり、命令キユーが実行されずに流され
ることになり、ステータス変換回路９は、この情
報を得ると、カウンタ１０及び１１へリセツト信
号Ｓrを出力する。したがつて、カウンタ１０の
カウント値は、現在命令キユーに貯えられている
命令数を意味することになる。
ところで、実行時点を知りたい命令の記憶アド
レスをあらかじめラツチ回路７に記憶させプログ
ラムを実行させると、コンパレータ８はその命令
がフエツチされた時点で一致検出信号Ｓcを有意
にしてカウンタ１０のカウント値をカウンタ１１
に設定する。すなわち、カウンタ１１には、フエ
ツチ時点での命令キユーに貯えられている命令数
が入力されることになり、その後命令が実行され
る毎に、カウンタ１１はカウントダウンされる。
又カウントダウン途中で、命令キユーが流される
と、カウンタ１１のカウント値を無効とする。こ
のようにすることにより、カウンタ１１のカウン
ト値が０になつた時点が命令の実行時点とわか
る。
レスをあらかじめラツチ回路７に記憶させプログ
ラムを実行させると、コンパレータ８はその命令
がフエツチされた時点で一致検出信号Ｓcを有意
にしてカウンタ１０のカウント値をカウンタ１１
に設定する。すなわち、カウンタ１１には、フエ
ツチ時点での命令キユーに貯えられている命令数
が入力されることになり、その後命令が実行され
る毎に、カウンタ１１はカウントダウンされる。
又カウントダウン途中で、命令キユーが流される
と、カウンタ１１のカウント値を無効とする。こ
のようにすることにより、カウンタ１１のカウン
ト値が０になつた時点が命令の実行時点とわか
る。
従来の命令キユーの補償装置は以上のように構
成されているので、複数の命令の実行時点を検出
したい場合には、同数の補償装置を用意しなけれ
ばならなく、又、従来の命令キユー補償装置は、
例えば実行した命令を実行順序に従つて記憶する
ようなトレース記憶装置に対しては命令キユーの
補償が困難であるという欠点があつた。
成されているので、複数の命令の実行時点を検出
したい場合には、同数の補償装置を用意しなけれ
ばならなく、又、従来の命令キユー補償装置は、
例えば実行した命令を実行順序に従つて記憶する
ようなトレース記憶装置に対しては命令キユーの
補償が困難であるという欠点があつた。
そこで本発明は、上記のような従来のものの欠
点を除去するためになされたもので、１チツプ化
したマイクロプロセツサから出力されるアドレス
信号等の情報と命令のフエツチ及び実行を示すス
テータス信号のみを利用してフエツチ時点と実行
時点のずれを補償し得るとともに実行した命令の
トレース装置への拡張が容易な命令キユーの補償
装置を提供することを目的としている。
点を除去するためになされたもので、１チツプ化
したマイクロプロセツサから出力されるアドレス
信号等の情報と命令のフエツチ及び実行を示すス
テータス信号のみを利用してフエツチ時点と実行
時点のずれを補償し得るとともに実行した命令の
トレース装置への拡張が容易な命令キユーの補償
装置を提供することを目的としている。
以下、本発明の一実施例を命令の実行時点の検
出回路への応用を示した第２図に基いて説明す
る。第２図において第１図と同一符号を附して示
し１２はステータス変換回路９によつて制御さ
れ、フエツチ時点のアドレスをアドレスバス３か
ら入力して記憶し、実行時点で該記憶アドレスを
実行アドレスバス１３に出力するFirst In First
Outメモリ（以下FIFOメモリと称す）であり、
内部に命令キユーをもち命令実行と命令フエツチ
を平行に行い得る１チツプ化したマイクロプロセ
ツサにおいて、該内部の命令キユーの動作をシミ
ユレートするようになされ、外部に設けられる。
しかして、コンパレータ８はこの実行アドレスバ
ス１３と接続されラツチ回路７に記憶されている
アドレスと比較するようになつている。その他は
従来と同様である。
出回路への応用を示した第２図に基いて説明す
る。第２図において第１図と同一符号を附して示
し１２はステータス変換回路９によつて制御さ
れ、フエツチ時点のアドレスをアドレスバス３か
ら入力して記憶し、実行時点で該記憶アドレスを
実行アドレスバス１３に出力するFirst In First
Outメモリ（以下FIFOメモリと称す）であり、
内部に命令キユーをもち命令実行と命令フエツチ
を平行に行い得る１チツプ化したマイクロプロセ
ツサにおいて、該内部の命令キユーの動作をシミ
ユレートするようになされ、外部に設けられる。
しかして、コンパレータ８はこの実行アドレスバ
ス１３と接続されラツチ回路７に記憶されている
アドレスと比較するようになつている。その他は
従来と同様である。
上記第２図構成において、ステータス変換回路
９はステツプ１の開始情報を得ると、すなわち命
令フエツチ時には、FIFOメモリ１２に対して
Writeクロツクを出力し、このWriteクロツクよ
り、FIFOメモリ１２はフエツチ時点でのアドレ
スを記憶することになる。
９はステツプ１の開始情報を得ると、すなわち命
令フエツチ時には、FIFOメモリ１２に対して
Writeクロツクを出力し、このWriteクロツクよ
り、FIFOメモリ１２はフエツチ時点でのアドレ
スを記憶することになる。
又、ステータス変換回路９はステツプ３の間始
情報を得ると、すなわち命令実行時にはFIFOメ
モリ１２に対してReadクロツクを出力すること
になり、これによりFIFOメモリ１２は入力され
た順に該Readクロツクにより記憶アドレスを出
力することになる。この出力されたアドレス、現
在、マイクロプロセツサ１が実行している命令が
格納されていた主記憶装置５のアドレスである。
さらに命令キユーが流れた場合、ステータス変換
回路９は、FIFOメモリ１２をリセツトするので
それまでに入力されていたアドレス情報は無効と
なり出力されない。ここで、FIFOメモリ１２の
メモリ容量がマイクロプロセツサ１のもつ命令キ
ユーの容量より大ならば、以上述べた動作によ
り、実行アドレスバス１３には、常にマイクロプ
ロセツサ１が実行している命令のアドレスが出力
されることになる。したがつて、あらかじめ検出
しない命令のアドレスをラツチ回路７に記憶させ
ておき、プログラムを実行させると、コンパレー
タ８は実行時点での一致検出信号を出力すること
になる。
情報を得ると、すなわち命令実行時にはFIFOメ
モリ１２に対してReadクロツクを出力すること
になり、これによりFIFOメモリ１２は入力され
た順に該Readクロツクにより記憶アドレスを出
力することになる。この出力されたアドレス、現
在、マイクロプロセツサ１が実行している命令が
格納されていた主記憶装置５のアドレスである。
さらに命令キユーが流れた場合、ステータス変換
回路９は、FIFOメモリ１２をリセツトするので
それまでに入力されていたアドレス情報は無効と
なり出力されない。ここで、FIFOメモリ１２の
メモリ容量がマイクロプロセツサ１のもつ命令キ
ユーの容量より大ならば、以上述べた動作によ
り、実行アドレスバス１３には、常にマイクロプ
ロセツサ１が実行している命令のアドレスが出力
されることになる。したがつて、あらかじめ検出
しない命令のアドレスをラツチ回路７に記憶させ
ておき、プログラムを実行させると、コンパレー
タ８は実行時点での一致検出信号を出力すること
になる。
なお、上記実施例では、１つの命令実行時点の
検出について述べたが、同様なラツチ回路及びコ
ンパレータのみを複数個設けることにより、複数
の命令の実行時点検出が可能となることは言うま
でもない。また、実行アドレスバス１３に記憶装
置等を接続すれば、命令キユーを補償した実行ア
ドレストレース装置が容易に構成できることは勿
論である。さらにFIFOメモリ１２に入力する信
号は、アドレス信号に限らず必要に応じた信号を
入力することにより、命令キユーの動作を補償し
た種々の装置が実現できる。
検出について述べたが、同様なラツチ回路及びコ
ンパレータのみを複数個設けることにより、複数
の命令の実行時点検出が可能となることは言うま
でもない。また、実行アドレスバス１３に記憶装
置等を接続すれば、命令キユーを補償した実行ア
ドレストレース装置が容易に構成できることは勿
論である。さらにFIFOメモリ１２に入力する信
号は、アドレス信号に限らず必要に応じた信号を
入力することにより、命令キユーの動作を補償し
た種々の装置が実現できる。
以上のように、本発明によれば、１チツプ化し
たマイクロプロセツサから出力されるステータス
信号によつて送出されるスタータス変換回路から
の制御信号に基いて、フエツチ時点のアドレスを
記憶し実行時点で該記憶アドレスを実行アドレス
バスに出力するFIFOメモリを設けると共に、ラ
ツチ回路に予め記憶されているアドレスと上記記
憶アドレスをコンパレータにより比較するように
したので、内部に命令キユーをもつマイクロプロ
セツサに対してフエツチ時点と実行時点のずれを
補償するのに簡潔であり、また実行した命令のト
レース記憶装置への拡張が容易な命令キユーの補
償装置が得られる。
たマイクロプロセツサから出力されるステータス
信号によつて送出されるスタータス変換回路から
の制御信号に基いて、フエツチ時点のアドレスを
記憶し実行時点で該記憶アドレスを実行アドレス
バスに出力するFIFOメモリを設けると共に、ラ
ツチ回路に予め記憶されているアドレスと上記記
憶アドレスをコンパレータにより比較するように
したので、内部に命令キユーをもつマイクロプロ
セツサに対してフエツチ時点と実行時点のずれを
補償するのに簡潔であり、また実行した命令のト
レース記憶装置への拡張が容易な命令キユーの補
償装置が得られる。
第１図は従来の命令キユーの補償装置を示すブ
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図である。 １：マイクロプロセツサ、２：データバス、
３：アドレスバス、４：制御信号バス、５：主記
憶装置、６：入出力装置、７：ラツチ回路、８，
８′：コンパレータ、９：ステータス変換回路、
１０，１１：カウンタ、１２：FIFOメモリ、１
３：実行アドレスバス、なお、図中、同一符号は
同一、又は相当部分を示す。
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図である。 １：マイクロプロセツサ、２：データバス、
３：アドレスバス、４：制御信号バス、５：主記
憶装置、６：入出力装置、７：ラツチ回路、８，
８′：コンパレータ、９：ステータス変換回路、
１０，１１：カウンタ、１２：FIFOメモリ、１
３：実行アドレスバス、なお、図中、同一符号は
同一、又は相当部分を示す。
Claims (1)
- １ 内部に命令キユーを有し命令実行と命令フエ
ツチを平行に行い得る１チツプ化したマイクロプ
ロセツサ、このマイクロプロセツサに制御信号バ
ス、アドレスバス、及びデータバスを介して接続
された主記憶装置と入出力装置、上記制御信号バ
スに接続されてマイクロプロセツサから出力され
る命令フエツチと実行とを示すステータス信号を
受けてリセツト信号、書込み信号及び読出し信号
等の制御信号を出力するステータス変換回路、該
制御信号に基いて制御され、上記マイクロプロセ
ツサから出力されるフエツチ時点のアドレスを記
憶し、実行時点で該記憶アドレスを実行アドレス
バスに出力するFirst In First Outメモリ、実行
アドレスバスを介して入力される該記憶アドレス
とラツチ回路に予め記憶されているアドレスとを
比較するコンパレータを備えたことを特徴とする
命令キユーの補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081877A JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081877A JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197546A JPS58197546A (ja) | 1983-11-17 |
| JPS6232509B2 true JPS6232509B2 (ja) | 1987-07-15 |
Family
ID=13758679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081877A Granted JPS58197546A (ja) | 1982-05-13 | 1982-05-13 | 命令キユ−の補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054256Y2 (ja) * | 1986-04-04 | 1993-02-02 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553747A (en) * | 1978-10-13 | 1980-04-19 | Nec Corp | Computer of order pre-fetch system |
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
-
1982
- 1982-05-13 JP JP57081877A patent/JPS58197546A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553747A (en) * | 1978-10-13 | 1980-04-19 | Nec Corp | Computer of order pre-fetch system |
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054256Y2 (ja) * | 1986-04-04 | 1993-02-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197546A (ja) | 1983-11-17 |
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